TWI732985B - 包含堆疊晶片的半導體封裝 - Google Patents

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TWI732985B
TWI732985B TW106146270A TW106146270A TWI732985B TW I732985 B TWI732985 B TW I732985B TW 106146270 A TW106146270 A TW 106146270A TW 106146270 A TW106146270 A TW 106146270A TW I732985 B TWI732985 B TW I732985B
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李承燁
朴眞敬
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南韓商愛思開海力士有限公司
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Abstract

一種半導體封裝可包括第一晶片層疊物，該第一晶片層疊物包括層疊在封裝基板上的第一晶片。該半導體封裝可包括第二晶片層疊物，該第二晶片層疊物包括層疊在該封裝基板上的第二晶片。該半導體封裝可包括設置在該第一晶片層疊物和該第二晶片層疊物上的第三晶片。

Description

包含堆疊晶片的半導體封裝
本公開的實施方式可總體上涉及半導體封裝技術，更具體地，涉及包括半導體晶片層疊結構的半導體封裝。
相關申請的交叉引用
本申請主張2017年5月25日提交的韓國申請案第10-2017-0064821號的優先權，其整體以引用方式併入本文。
在電子行業中，已開發了用於層疊多個半導體晶片的各種技術，以增加嵌入在單個半導體封裝中的半導體晶片的數量。即，已提出了各種封裝技術來增加半導體封裝的記憶體容量。例如，多個半導體記憶體晶片可被層疊以橫向地偏移，以實現大容量的半導體記憶體封裝。在這種情況下，層疊的半導體記憶體晶片可提供階梯結構。可在需要大記憶體容量的電子系統中採用大容量的半導體記憶體封裝。在層疊多個半導體晶片以實現半導體封裝的情況下，半導體封裝的厚度可增加。因此，很多努力都專注於開發大容量半導體記憶體封裝而不增加大容量半導體記憶體封裝的厚度。
根據實施方式，可提供一種半導體封裝。該半導體封裝可包括第一晶片層疊物，該第一晶片層疊物包括可彼此偏移並層疊在封裝基板上的第一晶片。該半導體封裝可包括第二晶片層疊物，該第二晶片層疊物包括可彼此偏移並層疊在封裝基板上的第二晶片。該半導體封裝可包括第三晶片，該第三晶片被設置在第一晶片層疊物和第二晶片層疊物上並由第一晶片層疊物和第二晶片層疊物支撐。
根據實施方式，可提供一種半導體封裝。該半導體封裝可包括第一晶片層疊物，該第一晶片層疊物包括可彼此偏移並層疊在封裝基板上的第一晶片。該半導體封裝可包括第二晶片層疊物，該第二晶片層疊物包括可彼此偏移並層疊在封裝基板上的第二晶片。該半導體封裝可包括由第一晶片層疊物和第二晶片層疊物支撐的第三晶片、將第一晶片電連接到封裝基板的第一接合導線以及將第二晶片電連接到封裝基板的第二接合導線。第一接合導線可延伸以提供將第一晶片層疊物連接到第三晶片的延伸部分。
根據實施方式，可提供一種半導體封裝。該半導體封裝可包括第一晶片層疊物，該第一晶片層疊物包括層疊在封裝基板上的第一晶片。該半導體封裝可包括第二晶片層疊物，該第二晶片層疊物包括層疊在封裝基板上的第二晶片。該半導體封裝可包括設置在第一晶片層疊物和第二晶片層疊物上的第三晶片。第一晶片層疊物和第二晶片層疊物的最頂端晶片之間的距離可小於第一晶片層疊物和第二晶片層疊物的最底端晶片之間的距離。
根據實施方式，可提供一種半導體封裝。該半導體封裝可包 括設置在封裝基板上的第一晶片層疊物。該半導體封裝可包括設置在封裝基板上的第二晶片層疊物。該半導體封裝可包括設置在第一晶片層疊物和第二晶片層疊物上的第三晶片。第一晶片層疊物和第二晶片層疊物的晶片可被配置並且第一晶片層疊物和第二晶片層疊物可被設置在封裝基板上以使得設置有第一晶片層疊物和第二晶片層疊物的總區域的寬度減小而非增加。
根據實施方式，可提供一種半導體封裝。該半導體封裝可包括設置在封裝基板上的第一晶片層疊物。該半導體封裝可包括設置在封裝基板上的第二晶片層疊物。該半導體封裝可包括第三晶片，該第三晶片被設置在第一晶片層疊物和第二晶片層疊物上並被配置為防止第一晶片層疊物和第二晶片層疊物坍塌。
根據實施方式，可提供一種半導體封裝。該半導體封裝可包括第一晶片層疊物，該第一晶片層疊物包括可彼此偏移並層疊在封裝基板上的第一晶片。該半導體封裝可包括第二晶片層疊物，該第二晶片層疊物包括可彼此偏移並層疊在封裝基板上的第二晶片。該半導體封裝可包括由第一晶片層疊物和第二晶片層疊物支撐的第三晶片。該半導體封裝可包括晶片連接結構，該晶片連接結構被配置為將第一晶片電連接到封裝基板，將第一晶片電連接到第三晶片，並且通過將第二晶片電連接到封裝基板來將第二晶片電耦合到第三晶片。
10‧‧‧半導體封裝
20‧‧‧半導體封裝
30‧‧‧半導體封裝
100‧‧‧封裝基板
101‧‧‧第一表面
102‧‧‧第二表面
110‧‧‧基板連接圖案
120‧‧‧外連接器
130‧‧‧內部導電圖案
150‧‧‧密封物
151‧‧‧第一側壁
152‧‧‧第二側壁
200‧‧‧第一晶片層疊物
200FS‧‧‧第一前向階梯狀側壁
200RS‧‧‧第一反向階梯狀側壁
207‧‧‧第一偏移方向
210‧‧‧第一晶片
210E‧‧‧第一邊緣部分
210L‧‧‧最底端晶片
210T‧‧‧最頂端晶片
211‧‧‧第一側壁
212‧‧‧第二側壁
219‧‧‧第一半導體裝置
230‧‧‧第一黏合層
300‧‧‧第二晶片層疊物
300FS‧‧‧第二前向階梯狀側壁
300RS‧‧‧第二反向階梯狀側壁
307‧‧‧第二偏移方向
310‧‧‧第二晶片
310E‧‧‧第二邊緣部分
310L‧‧‧最底端晶片
310T‧‧‧最頂端晶片
311‧‧‧第一側壁
312‧‧‧第二側壁
319‧‧‧第二半導體裝置
320‧‧‧第二晶片連接圖案
330‧‧‧第二黏合層
400‧‧‧第三晶片
400T‧‧‧第三晶片
401‧‧‧第一子晶片區域
401E‧‧‧第三邊緣部分
402‧‧‧第二子晶片區域
402E‧‧‧第四邊緣部分
403‧‧‧中間連結區域
411‧‧‧第一子晶片連接圖案
412‧‧‧第二子晶片連接圖案
418‧‧‧第四半導體裝置
419‧‧‧第三半導體裝置
421‧‧‧第一側壁
422‧‧‧第二側壁
430‧‧‧第三黏合層
500‧‧‧晶片連接結構
501‧‧‧第一接合導線
501E‧‧‧延伸部分
502‧‧‧第二接合導線
502E‧‧‧延伸部分
503‧‧‧第三接合導線
506‧‧‧第四接合導線
600‧‧‧第四半導體晶片
630‧‧‧第四黏合層
1400‧‧‧第三晶片
1401‧‧‧第一子晶片區域
1402‧‧‧第二子晶片區域
1402E‧‧‧第四邊緣部分
1403‧‧‧中間連結區域
1411‧‧‧第一子晶片連接圖案
1412‧‧‧第二子晶片連接圖案
1415‧‧‧鈍化層
1450‧‧‧再分配線
1451‧‧‧第一連接部分
1452‧‧‧第二連接部分
1453‧‧‧延伸部分
1455‧‧‧第一介電層
7800‧‧‧記憶卡
7810‧‧‧記憶體
7820‧‧‧記憶體控制器
7830‧‧‧主機
8710‧‧‧電子系統
8711‧‧‧控制器
8712‧‧‧輸入/輸出裝置
8713‧‧‧記憶體
8714‧‧‧介面
8715‧‧‧匯流排
圖1是示出根據實施方式的半導體封裝的橫截面圖。
圖2是示出根據實施方式的半導體封裝的橫截面圖。
圖3是示出包括在圖2的半導體封裝中的第一晶片的平面圖。
圖4是示出包括在圖2的半導體封裝中的第二晶片的平面圖。
圖5是示出包括在圖2的半導體封裝中的第三晶片的平面圖。
圖6是示出連接到圖5所示的第三晶片的接合導線的平面圖。
圖7是示出根據實施方式的半導體封裝的橫截面圖。
圖8是示出應用於圖7所示的半導體封裝的第三晶片的再分配線的平面圖。
圖9是示出圖8所示的一條再分配線的橫截面圖。
圖10是示出根據實施方式的半導體封裝的橫截面圖。
圖11是示出採用包括根據一些實施方式的至少一個半導體封裝的記憶卡的電子系統的方塊圖。
圖12是示出包括根據一些實施方式的至少一個半導體封裝的電子系統的方塊圖。
本文所使用的術語可對應於考慮其在實施方式中的功能而選擇的詞，術語的含義可根據實施方式所屬領域的普通技術人員而不同地解釋。如果被詳細定義，則術語可根據所述定義來解釋。除非另外定義，否則本文所使用的術語(包括技術術語和科學術語)具有與實施方式所屬 領域的普通技術人員通常理解的含義相同的含義。
將理解，儘管本文中可使用術語第一、第二、第三等來描述各種元件，這些元件不應受這些術語限制。這些術語僅用於將一個元件與另一元件相區分。這些術語僅用於將一個元件區別於另一元件，而非用於僅定義元件本身或者意指特定順序。
半導體封裝可包括諸如半導體晶片或半導體晶粒的電子裝置。可通過利用晶粒切割工藝將諸如晶圓的半導體基板分離成多片來獲得半導體晶片或半導體晶粒。半導體晶片可對應於記憶體晶片、邏輯晶片(包括特定應用積體電路(ASIC)晶片)或系統單晶片(SoC)。記憶體晶片可包括整合在半導體基板上的動態隨機存取記憶體(DRAM)電路、靜態隨機存取記憶體(SRAM)電路、NAND型快閃記憶體電路、NOR型快閃記憶體電路、磁隨機存取記憶體(MRAM)電路、電阻隨機存取記憶體(ReRAM)電路、鐵電隨機存取記憶體(FeRAM)電路或者相變隨機存取記憶體(PcRAM)電路。邏輯晶片可包括整合在半導體基板上的邏輯電路。可在諸如行動電話的通信系統、與生物技術或保健關聯的電子系統或者可穿戴電子系統中採用半導體封裝。
在整個說明書中，相同的標號表示相同的元件。因此，即使沒有參照附圖提及或描述標號，也可參照另一附圖提及或描述該標號。另外，即使圖中未示出標號，也可參照另一附圖提及或描述它。
圖1是示出根據實施方式的半導體封裝10的概念結構的橫截面圖。參照圖1，半導體封裝10可包括封裝基板100以及附接到封裝基板100的第一晶片層疊物200和第二晶片層疊物300。半導體封裝10還可 包括由第一晶片層疊物200和第二晶片層疊物300支撐的第三晶片400T。第一晶片層疊物200和第二晶片層疊物300可被設置為像橋墩一樣支撐第三晶片400T的兩端。即，第三晶片400T的兩端可像橋一樣分別被放在第一晶片層疊物200和第二晶片層疊物300上。在平面圖中第一晶片層疊物200和第二晶片層疊物300可被設置為彼此間隔開。因此，第三晶片400T可由第一晶片層疊物200和第二晶片層疊物300二者支撐。因此，第一晶片層疊物200與第二晶片層疊物300之間的空間D可被設置在第三晶片400T下方。
第一晶片層疊物200的高度H1可基本上等於第二晶片層疊物300的高度H2。第一晶片層疊物200的高度H1可對應於封裝基板100的第一表面101與層疊在封裝基板100的第一表面101上的第一晶片層疊物200的最頂端晶片210T的頂表面之間的距離。第二晶片層疊物300的高度H2可對應於封裝基板100的第一表面101與層疊在封裝基板100的第一表面101上的第二晶片層疊物300的最頂端晶片310T的頂表面之間的距離。由於第一晶片層疊物200和第二晶片層疊物300具有基本上相同的高度，所以第三晶片400T可水平地設置並且可由第一晶片層疊物200和第二晶片層疊物300穩定地支撐。
由於第三晶片400T可附接到第一晶片層疊物200和第二晶片層疊物300二者，所以第三晶片400T的寬度S3可大於第一晶片層疊物200的最頂端晶片210T的寬度S1或者第二晶片層疊物300的最頂端晶片310T的寬度S2。第三黏合層430可被引入到第三晶片400T與第一晶片層疊物200的最頂端晶片210T之間的介面以及第三晶片400T與第二晶片層 疊物300的最頂端晶片310T之間的介面中，以將第三晶片400T附接到最頂端晶片210T和310T。
第三黏合層430可將第一晶片層疊物200和第二晶片層疊物300固定到第三晶片400T。因此，第一晶片層疊物200和第二晶片層疊物300可通過第三晶片400T彼此固定以穩定地站在封裝基板100上。第三晶片400T可充當用於防止第一晶片層疊物200和第二晶片層疊物300坍塌或倒下的結合構件。因此，由於第三晶片400T的存在，第一晶片層疊物200的高度H1和第二晶片層疊物300的高度H2可增加。即，即使層疊在第一晶片層疊物200中的第一晶片210(即，第一半導體晶片)的數量和層疊在第二晶片層疊物300中的第二晶片310(即，第二半導體晶片)的數量增加，附接到第一晶片層疊物200和第二晶片層疊物300的第三晶片400T也可有效地防止第一晶片層疊物200和第二晶片層疊物300坍塌或倒下。因此，可增加嵌入在半導體封裝10中的第一晶片210和第二晶片310的總數而不會使第一晶片層疊物200和第二晶片層疊物300坍塌或層疊失敗。
第一晶片層疊物200可由在封裝基板100上垂直地層疊的第一晶片210組成，第二晶片層疊物300可由在封裝基板100上垂直地層疊的第二晶片310組成。第一晶片層疊物200和第二晶片層疊物300可設置在封裝基板100上以使得第一晶片層疊物200的側壁面向第二晶片層疊物300的側壁。第一晶片層疊物200和第二晶片層疊物300可被設置為關於第一晶片層疊物200和第二晶片層疊物300之間的垂直直線對稱。由於第一晶片層疊物200和第二晶片層疊物300在封裝基板100上並排設置，所以甚至可在不增加半導體封裝10的總厚度的情況下增加嵌入在半導體封裝10 中的半導體晶片210和310的數量。
封裝基板100可被配置為包括互連結構，該互連結構用於將嵌入在半導體封裝10中的半導體晶片210和310電連接和信號連接到外部裝置。封裝基板100的互連結構可具有各種配置中的任一種。例如，封裝基板100可以是印刷電路板(PCB)、插入物、柔性印刷電路板(FPCB)等。第一晶片層疊物200和第二晶片層疊物300可設置在封裝基板100的第一表面101上。外連接器120(例如，焊球或凸塊)可設置在封裝基板100的與第一晶片層疊物200和第二晶片層疊物300相對的第二表面102上，以將第一晶片層疊物200和第二晶片層疊物300電連接到外部裝置。
第一晶片層疊物200和第二晶片層疊物300中的每一個可包括在封裝基板100上層疊以提供階梯結構的第一晶片210或第二晶片310。第一黏合層230可被引入到第一晶片210之間以及第一晶片層疊物200的最底端晶片210L與封裝基板100的第一表面101之間的介面中，以將第一晶片層疊物200固定到封裝基板100。第二黏合層330可被引入到第二晶片310之間以及第二晶片層疊物300的最底端晶片310L與封裝基板100的第一表面101之間的介面中，以將第二晶片層疊物300固定到封裝基板100。
包括最底端晶片210L和最頂端晶片210T的第一晶片210可依次層疊以偏移，以提供具有階梯結構的第一晶片層疊物200。類似地，包括最底端晶片310L和最頂端晶片310T的第二晶片310可依次層疊以偏移，以提供具有階梯結構的第二晶片層疊物300。第一晶片210和第二晶片310可層疊以使得第一晶片層疊物200和第二晶片層疊物300關於第一晶片層疊物200和第二晶片層疊物300之間的垂直直線對稱。例如，第一晶片 210可依次層疊以在第一偏移方向207上偏移，以構建具有階梯結構的第一晶片層疊物200。第一晶片210中的一個晶片可層疊在第一晶片210中的另一晶片上以偏移，以使得第一晶片210中的所述另一晶片的第一邊緣部分210E暴露。另外，第二晶片310可依次層疊以在第二偏移方向307上偏移，以構建具有階梯結構的第二晶片層疊物300。第二晶片310中的一個晶片可層疊在第二晶片310中的另一晶片上以偏移，以使得第二晶片310中的所述另一晶片的第二邊緣部分310E暴露。在這種情況下，第一偏移方向207可以是基本上與第二偏移方向307相反的方向。
根據如上所述構建的第一晶片層疊物200和第二晶片層疊物300，與最底端晶片210L和310L之間的距離相比，最頂端晶片210T和310T之間的距離可變得更近。由於最頂端晶片210T和310T被附接並固定到第三晶片400T，所以第一晶片層疊物200和第二晶片層疊物300可結合到第三晶片400T。因此，即使第一晶片層疊物200的高度H1和第二晶片層疊物300的高度H2增加，第三晶片400T也可有效地防止第一晶片層疊物200和第二晶片層疊物300坍塌或倒下。因此，可增加構成第一晶片層疊物200和第二晶片層疊物300的第一晶片210和第二晶片310的數量。即，可增加嵌入在半導體封裝10中的第一晶片210和第二晶片310的數量。
第一晶片層疊物200可具有暴露第一邊緣部分210E以提供臺階形輪廓的第一前向階梯狀側壁200FS以及與第一前向階梯狀側壁200FS相對的第一反向階梯狀側壁200RS。第二晶片層疊物300可具有暴露第二邊緣部分310E以提供臺階形輪廓的第二前向階梯狀側壁300FS以及與第二前向階梯狀側壁300FS相對的第二反向階梯狀側壁300RS。第一晶片 層疊物200和第二晶片層疊物300可被設置成使得第二反向階梯狀側壁300RS面向第一反向階梯狀側壁200RS。因此，設置有第一晶片層疊物200和第二晶片層疊物300的總區域的寬度W可減小。如果第一晶片層疊物200和第二晶片層疊物300被設置成使得第一反向階梯狀側壁200RS面向第二前向階梯狀側壁300FS或者第二反向階梯狀側壁300RS面向第一前向階梯狀側壁200FS，則設置有第一晶片層疊物200和第二晶片層疊物300的總區域的寬度W可增加。在這種情況下，可能需要增加封裝基板100的寬度。
構成第一晶片層疊物200的第一晶片210可具有相同的尺寸(即，相同的厚度和寬度)和相同的功能。另選地，構成第一晶片層疊物200的第一晶片210中的至少一個可具有與第一晶片210中的其它晶片不同的尺寸(即，不同的厚度和/或不同的寬度)和不同的功能。構成第二晶片層疊物300的第二晶片310可具有相同的尺寸(即，相同的厚度和寬度)和相同的功能。另選地，構成第二晶片層疊物300的第二晶片310中的至少一個可具有與第二晶片310中的其它晶片不同的尺寸(即，不同的厚度和/或不同的寬度)和不同的功能。在一些實施方式中，第一晶片210和第二晶片310可具有相同的尺寸(即，相同的厚度和寬度)和相同的功能。在這種情況下，第一晶片210和第二晶片310中的每一個可以是整合有記憶體單元的記憶體晶片。
如果第一晶片210和第二晶片310具有基本上相同的厚度並且第一晶片210的數量等於第二晶片310的數量，則第一晶片層疊物200的高度H1可基本上等於第二晶片層疊物300的高度H2。如果第一晶片210的厚度不同於第二晶片310的厚度或者第一晶片210的數量不同於第二晶 片310的數量，則可通過控制第一黏合層230的厚度或者通過在第一晶片210或第二晶片310之間的介面中引入間隔物(未示出)或插入物(未示出)來補償第一晶片層疊物200和第二晶片層疊物300之間的高度差。
圖2是示出根據實施方式的半導體封裝20的橫截面圖。參照圖2，半導體封裝20可包括封裝基板100以及設置在封裝基板100上的第一晶片層疊物200和第二晶片層疊物300。第一晶片層疊物200可包括在封裝基板100上垂直地層疊以在第一偏移方向(圖1的207)上偏移的第一晶片210，第二晶片層疊物300可包括在封裝基板100上垂直地層疊以在第二偏移方向(圖1的307)上偏移的第二晶片310。半導體封裝20還可包括由第一晶片層疊物200和第二晶片層疊物300支撐的第三晶片400。第三晶片400的兩端可像橋一樣分別放在第一晶片層疊物200和第二晶片層疊物300上。
第一晶片連接圖案220可設置在第一晶片層疊物200的第一前向階梯狀側壁200FS處暴露的第一晶片210的第一邊緣部分210E上。第一晶片連接圖案220可以是第一晶片210的導電連接焊墊。第一晶片連接圖案220可設置在沿著第一前向階梯狀側壁200FS偏移的第一晶片210的位置上。第一晶片連接圖案220可被設置為將第一晶片210彼此電連接或者將第一晶片210電連接到封裝基板100。
圖3是示出包括在圖2的半導體封裝20中的任一個第一晶片210的平面圖。參照圖2和圖3，各個第一晶片210可具有與第一晶片層疊物200的第一前向階梯狀側壁200FS的一部分對應的第一側壁211以及與第一晶片層疊物200的第一反向階梯狀側壁200RS的一部分對應的第二 側壁212。可局部地將一些第一晶片連接圖案220僅設置在與第一晶片210的第一側壁211相鄰的第一晶片210的第一邊緣部分210E上。設置在第一晶片210的第一邊緣部分210E上的第一晶片連接圖案220可沿著第一側壁211成行排列。第一晶片連接圖案220可被設置為向整合在第一晶片210中的第一半導體裝置219發送電信號或者輸出第一半導體裝置219中生成的電信號。第一晶片連接圖案220可不設置在與第二側壁212相鄰的邊緣部分上，該第二側壁212與第一側壁211相對。
再參照圖2，第一接合導線501可耦合到在第一前向階梯狀側壁200FS處暴露的第一晶片連接圖案220，以將第一晶片210彼此電連接或者將第一晶片210電連接到封裝基板100。第一接合導線501可對應於將第一晶片210電連接到封裝基板100的晶片連接結構500的第一部分。第一接合導線501可由其它導電線(例如，再分配導電線)代替。
第一接合導線501可延伸以電連接到封裝基板100。封裝基板100可具有設置有第一晶片層疊物200和第二晶片層疊物300的第一表面101以及與第一晶片層疊物200和第二晶片層疊物300相對的第二表面102。封裝基板100可包括由絕緣材料或介電材料構成的基板主體以及設置在第一表面101和第二表面102上的跡線圖案。與跡線圖案的一部分對應的基板連接圖案110可設置在封裝基板100的第一表面101上。第一接合導線501可耦合到基板連接圖案110。外連接器120可設置在封裝基板100的第二表面102上，並且內部導電圖案130可被設置為基本上穿透封裝基板100的基板主體。第一接合導線501可通過內部導電圖案130電耦合到外連接器120。
第二晶片連接圖案320可設置在第二晶片層疊物300的第二前向階梯狀側壁300FS處暴露的第二晶片310的第二邊緣部分310E上。可局部地將第二晶片連接圖案320僅設置在第二晶片310的與第二前向階梯狀側壁300FS相鄰的第二邊緣部分310E上。第二晶片連接圖案320可設置在沿著第二前向階梯狀側壁300FS偏移的第二晶片310的位置上。第二晶片連接圖案320可被設置為將第二晶片310彼此電連接或者將第二晶片310電連接到封裝基板100。
圖4是示出包括在圖2的半導體封裝20中的任一個第二晶片310的平面圖。參照圖2和圖4，各個第二晶片310可具有與第二晶片層疊物300的第二反向階梯狀側壁300RS的一部分對應的第一側壁311以及與第二晶片層疊物300的第二前向階梯狀側壁300FS的一部分對應的第二側壁312。可局部地將一些第二晶片連接圖案320僅設置在與第二晶片310的第二側壁312相鄰的第二晶片310的第二邊緣部分310E上。設置在第二晶片310的第二邊緣部分310E上的第二晶片連接圖案320可沿著第二側壁312成行排列。第二晶片連接圖案320可被設置為向整合在第二晶片310中的第二半導體裝置319發送電信號或者輸出第二半導體裝置319中生成的電信號。第二晶片連接圖案320可不設置在與第一側壁311相鄰的邊緣部分上，該第一側壁311與第二側壁312相對。第二晶片310的第二側壁312可位於第一晶片210的相對側。第二晶片310的第一側壁311可面向第一晶片210的第二側壁212。
再參照圖2，第二接合導線502可耦合到在第二前向階梯狀側壁300FS處暴露的第二晶片連接圖案320，以將第二晶片310彼此電連接 或者將第二晶片310電連接到封裝基板100。第二接合導線502可對應於將第二晶片310電連接到封裝基板100的晶片連接結構500的第二部分。第二接合導線502可延伸以電連接到封裝基板100。
圖5是示出包括在圖2的半導體封裝20中的第三晶片400的平面圖。參照圖2和圖5，第三晶片400可對應於位於最頂端高度並由第一晶片層疊物200和第二晶片層疊物300支撐的半導體晶片。第三晶片400的寬度可大於位於下方的第一晶片層疊物200或第二晶片層疊物300的寬度。第三晶片400可包括第一子晶片區域401、第二子晶片區域402以及設置在第一子晶片區域401和第二子晶片區域402之間以將第一子晶片區域401與第二子晶片區域402組合的中間連結區域403。第一子晶片區域401可以是整合有第三半導體裝置419的區域，第二子晶片區域402可以是整合有第四半導體裝置418的區域。
第三晶片400可以是包括兩個半導體晶片的雙晶粒晶片。如果沿著中間連結區域403切割第三晶片400，則第一子晶片區域401和第二子晶片區域402可彼此分離以提供兩個單獨的半導體晶片。第三晶片400可對應於整合有一對第一晶片210的單個晶片。即，在多個第一晶片210被整合並形成在單個晶圓中的情況下，可通過切割晶圓以使得兩個相鄰第一晶片210彼此不分離來獲得第三晶片400。在這種情況下，第一子晶片區域401和第二子晶片區域402之間的中間連結區域403可對應於晶圓的劃線道。
在一些其它實施方式中，第三晶片400可被設置為提供一對第二晶片310。在一些其它實施方式中，第三晶片400可被設置為包括一個 第一晶片210和一個第二晶片310。另選地，第三晶片400可被設置為包括彼此組合的三個或更多個子晶片區域。在這種情況下，各個子晶片區域可包括第一晶片210和第二晶片310中的任一個。
第三半導體裝置419和第四半導體裝置418可具有相同的形狀和相同的功能。第三半導體裝置419和第四半導體裝置418可具有與各個第一晶片210的第一半導體裝置219相同的形狀和相同的功能。第三半導體裝置419和第四半導體裝置418可具有與各個第二晶片310的第二半導體裝置319相同的形狀和相同的功能。如果半導體封裝20被設置為具有大容量的記憶體，則第一至第四記憶體裝置219、319、419和418可以是具有相同的形狀和相同的功能的記憶體裝置(例如，NAND型記憶體裝置)。
第三晶片400的第一子晶片區域401可包括用於將第三半導體裝置419電連接到其它裝置的第一子晶片連接圖案411。第一子晶片連接圖案411可以是導電晶片焊墊。類似於第一晶片210的第一晶片連接圖案220，第一子晶片連接圖案411可沿著第一子晶片區域401的第一側壁421設置在第一子晶片區域401的第三邊緣部分401E上。第一子晶片區域401的第一側壁421可對應於與第一前向階梯狀側壁(圖2的200FS)相鄰的第三晶片400的第一側壁。
第三晶片400的第二子晶片區域402可包括用於將第四半導體裝置418電連接到其它裝置的第二子晶片連接圖案412。第二子晶片連接圖案412可設置在與中間連結區域403相鄰的第四邊緣部分402E上。第二子晶片區域402的第四邊緣部分402E可位於第二子晶片區域402的第二側壁422的相對側。第二子晶片區域402的第二側壁422可對應於與第二前 向階梯狀側壁(圖2的300FS)相鄰的第三晶片400的第二側壁。第一子晶片區域401的第一側壁421可位於第二子晶片區域402的相對側，並且第二子晶片區域402的第二側壁422可位於第一子晶片區域401的相對側。
第三晶片400的第一子晶片區域401和第二子晶片區域402可具有基本上相同的形狀和相同的配置。因此，第一子晶片連接圖案411可排列成具有與第二子晶片連接圖案412的陣列基本上相同的特徵。第一子晶片連接圖案411可被設置為分別與第二子晶片連接圖案412對應。即，第一子晶片連接圖案411和第二子晶片連接圖案412之間可存在一對一關聯性。
圖6是示出連接到圖5所示的第三晶片400的第三接合導線503的平面圖。參照圖6，第三接合導線503可將第一子晶片連接圖案411電連接到第二子晶片連接圖案412。第三接合導線503可對應於晶片連接結構(圖2的500)的第三部分。第三接合導線503的第一端可分別連接到第一子晶片連接圖案411。第三接合導線503的第二端可分別連接到第二子晶片連接圖案412。因此，各條第三接合導線503可將一個第一子晶片連接圖案411連接到一個第二子晶片連接圖案412。
參照圖2和圖6，第一接合導線501可延伸以將第一晶片層疊物200電連接到第三晶片400。第一接合導線501的延伸部分501E可將第三晶片400電連接到第一晶片層疊物200的最頂端晶片(圖1的210T)。第一接合導線501的延伸部分501E可將第三晶片400的第一子晶片連接圖案411電連接到第一晶片層疊物200的最頂端晶片(圖1的210T)的第一晶片連接圖案220。由於第一接合導線501連接到第三晶片400的第一子晶 片連接圖案411，所以整合在第一子晶片區域401中的第三半導體裝置419可通過第一接合導線501電連接到封裝基板100。由於第三接合導線503將第一子晶片連接圖案411電連接到第二子晶片連接圖案412，所以整合在第二子晶片區域402中的第四半導體裝置418可通過第三接合導線503和第一接合導線501電連接到封裝基板100。連接到第二晶片層疊物300的最頂端晶片310T的第二接合導線502可不延伸到第三晶片400上。因此，第二晶片層疊物300可不直接連接到第三晶片400或第三接合導線503。在實施方式中，例如，第二接合導線502的延伸部分502E可將第二晶片層疊物300的最頂端晶片310T(參見圖1)電連接到第二晶片層疊物300中的第二晶片310的第二晶片連接圖案320。
儘管本實施方式描述了半導體封裝包括用於將第三晶片400的第一子晶片連接圖案411連接到第三晶片400的第二子晶片連接圖案412的第三接合導線503的情況，根據實施方式，第三接合導線503可由其它互連構件代替。
再參照圖2，半導體封裝20還可包括密封物150，密封物150設置在封裝基板100的第一表面101上以覆蓋第一晶片層疊物200和第二晶片層疊物300以及第三晶片400。密封物150可被設置為保護構成第一晶片層疊物200和第二晶片層疊物300的第一晶片210和第二晶片310以及第三晶片400免受外部環境影響。密封物150可包括絕緣材料或介電材料。例如，密封物150可由包括環氧樹脂模製化合物(EMC)材料的模製層形成。
第一晶片層疊物200可被設置為使得第一晶片層疊物200 的第一前向階梯狀側壁200FS與密封物150的第一側壁151相鄰設置。第二晶片層疊物300可被設置為使得第二晶片層疊物300的第二前向階梯狀側壁300FS與密封物150的第二側壁152相鄰設置。密封物150的第一側壁151可與密封物150的第二側壁152相對。
圖7是示出根據實施方式的半導體封裝30的橫截面圖，圖8是示出設置在圖7所示的半導體封裝30的第三晶片1400上的再分配線1450的平面圖。另外，圖9是示出圖8所示的一條再分配線1450的橫截面圖。
參照圖7，半導體封裝30可包括封裝基板100、設置在封裝基板100上的第一晶片層疊物200和第二晶片層疊物300以及包括第一接合導線501和第二接合導線502的晶片連接結構500。第一接合導線501可將第一晶片層疊物200和第三晶片1400電連接到封裝基板100，第二接合導線502可將第二晶片層疊物300電連接到封裝基板100。再分配線1450可設置在第三晶片1400上並且電連接到第一接合導線501的延伸部分501E。再分配線1450可以是晶片連接結構500的第四部分。類似於第一晶片210的第一晶片連接圖案220，第一子晶片連接圖案1411可沿著第一子晶片區域1401(圖5的401)的第一側壁(圖5的421)設置在第一子晶片區域1401的第三邊緣部分1401E上。第二子晶片連接圖案1412可設置在與中間連結區域1403相鄰的第四邊緣部分1402E上。第二子晶片區域1402的第四邊緣部分1402E可位於第二子晶片區域1402的第二側壁(圖5的422)的相對側。
參照圖8和圖9，再分配線1450可將第三晶片1400的第一 子晶片區域1401電連接到第三晶片1400的第二子晶片區域1402。第三晶片1400還可包括中間連結區域1403，中間連結區域1403設置在第一子晶片區域1401和第二子晶片區域1402之間以將第一子晶片區域1401與第二子晶片區域1402組合。與再分配線1450的第一端對應的第一連接部分1451可連接到第一子晶片區域1401的第一子晶片連接圖案1411，與再分配線1450的第二端對應的第二連接部分1452可連接到第二子晶片區域1402的第二子晶片連接圖案1412。第一子晶片區域1401的第一子晶片連接圖案1411可以是與圖5所示的第一子晶片區域401的第一子晶片連接圖案411對應的圖案，第二子晶片區域1402的第二子晶片連接圖案1412可以是與圖5所示的第二子晶片區域402的第二子晶片連接圖案412對應的圖案。各條再分配線1450還可包括從第一連接部分1451延伸以到達第二連接部分1452的延伸部分1453。再分配線1450可由導電線形成。各條再分配線1450可將一個第一子晶片連接圖案1411電連接到一個第二子晶片連接圖案1412。
參照圖9，各條再分配線1450可以是設置在第三晶片1400上的導電圖案。第三晶片1400可包括暴露第一子晶片連接圖案1411和第二子晶片連接圖案1412的鈍化層1415。鈍化層1415可包括聚亞胺-異吲哚并喹唑啉二酮(Polyimide-IsoindoloQuinazolinedione，PIQ)材料。第一介電層1455可形成在鈍化層1415上以暴露第一子晶片連接圖案1411和第二子晶片連接圖案1412。導電層可形成在第一介電層1455上，並且該導電層可被圖案化以形成再分配線1450。用於形成再分配線1450的導電層可以是通過鍍覆技術生成的銅層。
用於形成再分配線1450的導電層可被圖案化，使得各條再分配線1450包括覆蓋一個第一子晶片連接圖案1411的第一連接部分1451、一個第二子晶片連接圖案1412以及將第一連接部分1451連接到第二子晶片連接圖案1412的延伸部分1453。第二介電層1457可形成在第一介電層1455上以覆蓋再分配線1450。第二介電層1457可被圖案化以暴露第一連接部分1451。在這種情況下，再分配線1450的第二連接部分1452可仍被第二介電層1457覆蓋。第一接合導線501的延伸部分501E可分別連接到再分配線1450的第一連接部分1451。因此，第三晶片1400的第一子晶片區域1401上的第一子晶片連接圖案1411可分別電連接到第一接合導線501，第三晶片1400的第二子晶片區域1402上的第二子晶片連接圖案1412可分別通過再分配線1450電連接到第一接合導線501。
如果在半導體封裝30中採用再分配線1450而非圖6所示的第三接合導線503，則可解決在用於形成密封物150的模製工藝期間可能發生的第三接合導線503之間的電短路故障。
圖10是示出根據實施方式的半導體封裝40的橫截面圖。
參照圖10，半導體封裝40可包括第四半導體晶片600，第四半導體晶片600設置在封裝基板100上以及第一晶片層疊物200和第二晶片層疊物300之間的空間D中。可在圖1、圖2和圖7所示的半導體封裝10、20和30中的任一個中另外採用第四半導體晶片600。第四半導體晶片600可包括控制構成第一晶片層疊物200的第一晶片210、構成第二晶片層疊物300的第二晶片310以及第三晶片400或1400的操作的控制器裝置。由於第四半導體晶片600設置在第一晶片層疊物200和第二晶片層疊 物300之間的空間D中，所以甚至可在不增加封裝基板100的寬度的情況下實現半導體封裝40。即，可有效地使用封裝基板100上的空間以提供與小型封裝對應的半導體封裝40。第四黏合層630可被引入到第四半導體晶片600與封裝基板100之間的介面中，以將第四半導體晶片600附接到封裝基板100。第四半導體晶片600可通過第四接合導線506電連接到封裝基板100。
圖11是示出包括記憶卡7800的電子系統的方塊圖，該記憶卡7800採用根據實施方式的至少一個半導體封裝。記憶卡7800包括諸如非揮發性記憶體裝置的記憶體7810以及記憶體控制器7820。記憶體7810和記憶體控制器7820可存儲資料或者讀出所存儲的資料。記憶體7810和記憶體控制器7820中的至少一個可包括根據實施方式的至少一個半導體封裝。
記憶體7810可包括本公開的實施方式的技術所應用於的非揮發性記憶體裝置。記憶體控制器7820可控制記憶體7810，使得回應於來自主機7830的讀和寫(讀/寫)請求讀出存儲的資料或者存儲資料。
圖12是示出包括根據實施方式的至少一個封裝的電子系統8710的方塊圖。電子系統8710可包括控制器8711、輸入和輸出(輸入/輸出)裝置8712和記憶體8713。控制器8711、輸入/輸出裝置8712和記憶體8713可通過提供資料移動的路徑的匯流排8715來彼此耦合。
在實施方式中，控制器8711可包括一個或更多個微處理器、數位訊號處理器、微控制器和/或能夠執行與這些元件相同的功能的邏輯裝置。控制器8711或記憶體8713可包括根據本公開的實施方式的一個 或更多個半導體封裝。輸入/輸出裝置8712可包括選自小鍵盤、鍵盤、顯示裝置、觸控式螢幕等中的至少一個。記憶體8713是用於存儲資料的裝置。記憶體8713可存儲要由控制器8711等執行的資料和/或命令。
記憶體8713可包括諸如DRAM的揮發性記憶體裝置和/或諸如快閃記憶體的非揮發性記憶體裝置。例如，快閃記憶體可被安裝到諸如移動終端或桌上型電腦的資訊處理系統。快閃記憶體可構成固態硬碟(SSD)。在這種情況下，電子系統8710可在快閃記憶體系統中穩定地存儲大量資料。
電子系統8710還可包括介面8714，介面8714被配置為向通信網路發送資料以及從通信網路接收資料。介面8714可以是有線型或無線型。例如，介面8714可包括天線或者有線或無線收發器。
電子系統8710可被實現為移動系統、個人電腦、工業電腦或者執行各種功能的邏輯系統。例如，移動系統可以是個人數位助理(PDA)、可攜式電腦、平板電腦、行動電話、智慧型手機、無線電話、膝上型電腦、記憶卡、數位音樂系統和資訊發送和接收(發送/接收)系統中的任一種。
如果電子系統8710是能夠執行無線通訊的設備，則電子系統8710可用在使用CDMA(分碼多重存取)、GSM(全球移動通信系統)、NADC(北美數位行動電話)、E-TDMA(強化分時多重存取)、WCDMA(寬頻分碼多重存取)、CDMA2000、LTE(長期演進技術)或Wibro(無線寬頻網際網路)的技術的通信系統中。
為了例示性目的公開了本公開的實施方式。本領域技術人員 將理解，在不脫離本公開和附圖的範圍和精神的情況下，可進行各種修改、添加和替代。
10‧‧‧半導體封裝
100‧‧‧封裝基板
101‧‧‧第一表面
102‧‧‧第二表面
120‧‧‧外連接器
200‧‧‧第一晶片層疊物
200FS‧‧‧第一前向階梯狀側壁
200RS‧‧‧第一反向階梯狀側壁
207‧‧‧第一偏移方向
210‧‧‧第一晶片
210E‧‧‧第一邊緣部分
210L‧‧‧最底端晶片
210T‧‧‧最頂端晶片
230‧‧‧第一黏合層
300‧‧‧第二晶片層疊物
300FS‧‧‧第二前向階梯狀側壁
300RS‧‧‧第二反向階梯狀側壁
307‧‧‧第二偏移方向
310‧‧‧第二晶片
310E‧‧‧第二邊緣部分
310L‧‧‧最底端晶片
310T‧‧‧最頂端晶片
330‧‧‧第二黏合層
400T‧‧‧第三晶片
430‧‧‧第三黏合層

Claims (12)

  1. 一種半導體封裝，所述半導體封裝包括：第一晶片層疊物，所述第一晶片層疊物包括彼此偏移並層疊在封裝基板上的第一晶片；第二晶片層疊物，所述第二晶片層疊物包括彼此偏移並層疊在所述封裝基板上的第二晶片；以及第三晶片，所述第三晶片由所述第一晶片層疊物和所述第二晶片層疊物支撐，第一接合導線，所述第一接合導線將所述第一晶片電連接到所述封裝基板；以及第二接合導線，所述第二接合導線將所述第二晶片電連接到所述封裝基板，其中，所述第一接合導線延伸以提供將所述第一晶片層疊物連接到所述第三晶片的延伸部分，以及其中，所述第三晶片僅直接電連接到所述第一晶片層疊物。
  2. 根據請求項1的半導體封裝，其中，所述第一晶片層疊物和所述第二晶片層疊物被設置為彼此間隔開。
  3. 根據請求項1的半導體封裝，其中，各個所述第一晶片包括邊緣部分，在所述邊緣部分上設置有連接到所述第一接合導線的第一晶片連接圖案，並且其中，所述第一晶片偏移以暴露所述第一晶片連接圖案。
  4. 根據請求項1的半導體封裝，其中，所述第一晶片偏移的方向與所 述第二晶片偏移的方向相反。
  5. 根據請求項1的半導體封裝，其中，所述第一晶片層疊物具有與所述第二晶片層疊物基本上相同的高度。
  6. 根據請求項1的半導體封裝，其中，所述第一晶片、所述第二晶片和所述第三晶片具有相同的功能。
  7. 根據請求項1的半導體封裝，所述半導體封裝還包括被設置在所述第一晶片層疊物和所述第二晶片層疊物之間以及被設置在所述封裝基板上的第四晶片。
  8. 根據請求項1的半導體封裝，所述半導體封裝還包括覆蓋所述第一晶片層疊物、所述第二晶片層疊物和所述第三晶片的密封物，其中，所述第一晶片層疊物被設置為使得所述第一晶片層疊物的第一前向階梯狀側壁與所述密封物的第一側壁相鄰，並且所述第二晶片層疊物被設置為使得所述第二晶片層疊物的第二前向階梯狀側壁與所述密封物的與所述第一側壁相對的第二側壁相鄰。
  9. 一種半導體封裝，所述半導體封裝包括：第一晶片層疊物，其包括被設置在封裝基板上的第一反向階梯狀側壁；第二晶片層疊物，其包括被設置在所述封裝基板上的第二反向階梯狀側壁；以及第三晶片，所述第三晶片被設置在所述第一晶片層疊物和所述第二晶片層疊物上，其中，所述第一晶片層疊物的晶片和所述第二晶片層疊物的晶片被配置並且所述第一晶片層疊物和所述第二晶片層疊物被設置在所述封裝基板 上以使得所述第二反向階梯狀側壁面對所述第一反向階梯狀側壁；第一接合導線，所述第一接合導線將所述第一晶片電連接到所述封裝基板；以及第二接合導線，所述第二接合導線將所述第二晶片電連接到所述封裝基板，其中，所述第一接合導線延伸以提供將所述第一晶片層疊物連接到所述第三晶片的延伸部分，以及其中，所述第三晶片僅直接電連接到所述第一晶片層疊物。
  10. 根據請求項9的半導體封裝，其中，所述第一晶片層疊物和所述第二晶片層疊物的晶片中的至少一個晶片相對於所述第一晶片層疊物和所述第二晶片層疊物的晶片中的另一晶片偏移。
  11. 根據請求項9的半導體封裝，其中，所述第三晶片被設置在所述第一晶片層疊物和所述第二晶片層疊物上以防止所述第一晶片層疊物和所述第二晶片層疊物坍塌。
  12. 根據請求項9的半導體封裝，所述半導體封裝還包括：在所述第一晶片層疊物和所述第二晶片層疊物之間以及在所述第三晶片下方的空間。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI800131B (zh) * 2021-09-30 2023-04-21 大陸商武漢新芯集成電路製造有限公司 存儲裝置及其製備方法

Families Citing this family (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102576764B1 (ko) * 2016-10-28 2023-09-12 에스케이하이닉스 주식회사 비대칭 칩 스택들을 가지는 반도체 패키지
US10276545B1 (en) * 2018-03-27 2019-04-30 Powertech Technology Inc. Semiconductor package and manufacturing method thereof
JP2020035957A (ja) 2018-08-31 2020-03-05 キオクシア株式会社 半導体装置
KR102628536B1 (ko) * 2019-02-01 2024-01-25 에스케이하이닉스 주식회사 적층 칩 구조를 가지는 반도체 패키지
JP2020145231A (ja) * 2019-03-04 2020-09-10 キオクシア株式会社 半導体装置およびその製造方法
JP7242366B2 (ja) 2019-03-22 2023-03-20 キオクシア株式会社 半導体装置
KR20210019226A (ko) * 2019-08-12 2021-02-22 에스케이하이닉스 주식회사 적층 반도체 칩을 포함하는 반도체 패키지
US11380651B2 (en) * 2019-10-15 2022-07-05 SK Hynix Inc. Semiconductor package including stacked semiconductor chips
US11862603B2 (en) 2019-11-27 2024-01-02 Samsung Electronics Co., Ltd. Semiconductor packages with chips partially embedded in adhesive
JP2021089932A (ja) 2019-12-03 2021-06-10 キオクシア株式会社 半導体記憶装置
CN110993590A (zh) * 2019-12-19 2020-04-10 华天科技（西安）有限公司 一种减小3d nand产品尺寸的封装结构及其制造方法
CN111816625B (zh) * 2020-08-25 2020-12-04 甬矽电子(宁波)股份有限公司 多层芯片堆叠结构和多层芯片堆叠方法
US11309281B2 (en) 2020-08-26 2022-04-19 Micron Technology, Inc. Overlapping die stacks for NAND package architecture
KR20220055112A (ko) 2020-10-26 2022-05-03 삼성전자주식회사 반도체 칩들을 갖는 반도체 패키지
KR20220067572A (ko) * 2020-11-16 2022-05-25 삼성전자주식회사 메모리 패키지 및 이를 포함하는 저장 장치
KR20220085617A (ko) 2020-12-15 2022-06-22 삼성전자주식회사 메모리 카드
JP7502478B2 (ja) * 2021-02-05 2024-06-18 長江存儲科技有限責任公司 フリップチップスタッキング構造体およびそれを形成するための方法
JP2022129462A (ja) * 2021-02-25 2022-09-06 キオクシア株式会社 半導体装置および半導体装置の製造方法
JP2022135727A (ja) 2021-03-05 2022-09-15 キオクシア株式会社 半導体装置
US11830849B2 (en) * 2021-11-04 2023-11-28 Western Digital Technologies, Inc. Semiconductor device with unbalanced die stackup

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW201044556A (en) * 2009-04-15 2010-12-16 Samsung Electronics Co Ltd Multi-chip packages providing reduced signal skew and related methods of operation
US20140175673A1 (en) * 2012-12-20 2014-06-26 Kilsoo Kim Semiconductor package
US20150200187A1 (en) * 2014-01-16 2015-07-16 Chul Park Semiconductor package including stepwise stacked chips

Family Cites Families (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6049129A (en) * 1997-12-19 2000-04-11 Texas Instruments Incorporated Chip size integrated circuit package
US6376904B1 (en) * 1999-12-23 2002-04-23 Rambus Inc. Redistributed bond pads in stacked integrated circuit die package
US6621155B1 (en) * 1999-12-23 2003-09-16 Rambus Inc. Integrated circuit device having stacked dies and impedance balanced transmission lines
JP2004063767A (ja) * 2002-07-29 2004-02-26 Renesas Technology Corp 半導体装置
KR101141707B1 (ko) * 2006-02-24 2012-05-04 삼성테크윈 주식회사 반도체 패키지 및 그 제조 방법
US20070241441A1 (en) * 2006-04-17 2007-10-18 Stats Chippac Ltd. Multichip package system
US8178978B2 (en) * 2008-03-12 2012-05-15 Vertical Circuits, Inc. Support mounted electrically interconnected die assembly
US8354742B2 (en) * 2008-03-31 2013-01-15 Stats Chippac, Ltd. Method and apparatus for a package having multiple stacked die
US8896126B2 (en) * 2011-08-23 2014-11-25 Marvell World Trade Ltd. Packaging DRAM and SOC in an IC package
KR101601847B1 (ko) * 2009-05-21 2016-03-09 삼성전자주식회사 반도체 패키지
CN102473697B (zh) * 2009-06-26 2016-08-10 伊文萨思公司 曲折配置的堆叠裸片的电互连
KR101703747B1 (ko) * 2009-12-30 2017-02-07 삼성전자주식회사 적층 구조의 반도체 칩들을 구비하는 반도체 메모리 장치, 반도체 패키지 및 시스템
KR20110078189A (ko) * 2009-12-30 2011-07-07 삼성전자주식회사 적층 구조의 반도체 칩들을 구비하는 메모리 카드 및 메모리 시스템
US8415808B2 (en) * 2010-07-28 2013-04-09 Sandisk Technologies Inc. Semiconductor device with die stack arrangement including staggered die and efficient wire bonding
KR101805146B1 (ko) * 2011-05-03 2017-12-05 삼성전자주식회사 반도체 칩, 메모리 칩, 메모리 제어 칩, 반도체 패키지, 그리고 메모리 시스템
KR20120135626A (ko) * 2011-06-07 2012-12-17 삼성전자주식회사 반도체 칩 패키지의 제조 방법
KR101887084B1 (ko) * 2011-09-22 2018-08-10 삼성전자주식회사 멀티-칩 반도체 패키지 및 그 형성 방법
CN102629604B (zh) * 2012-04-06 2014-09-03 天水华天科技股份有限公司 一种bt基板的悬梁式ic芯片堆叠封装件及其生产方法
US9082632B2 (en) * 2012-05-10 2015-07-14 Oracle International Corporation Ramp-stack chip package with variable chip spacing
KR102144367B1 (ko) * 2013-10-22 2020-08-14 삼성전자주식회사 반도체 패키지 및 이의 제조 방법
KR20160006032A (ko) * 2014-07-08 2016-01-18 삼성전자주식회사 칩, 이를 이용하는 칩 적층 패키지 및 그 제조방법
KR102497239B1 (ko) * 2015-12-17 2023-02-08 삼성전자주식회사 고속 신호 특성을 갖는 반도체 모듈

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW201044556A (en) * 2009-04-15 2010-12-16 Samsung Electronics Co Ltd Multi-chip packages providing reduced signal skew and related methods of operation
US20140175673A1 (en) * 2012-12-20 2014-06-26 Kilsoo Kim Semiconductor package
US20150200187A1 (en) * 2014-01-16 2015-07-16 Chul Park Semiconductor package including stepwise stacked chips

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI800131B (zh) * 2021-09-30 2023-04-21 大陸商武漢新芯集成電路製造有限公司 存儲裝置及其製備方法

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