JP2004063767A - 半導体装置 - Google Patents

半導体装置 Download PDF

Info

Publication number
JP2004063767A
JP2004063767A JP2002219909A JP2002219909A JP2004063767A JP 2004063767 A JP2004063767 A JP 2004063767A JP 2002219909 A JP2002219909 A JP 2002219909A JP 2002219909 A JP2002219909 A JP 2002219909A JP 2004063767 A JP2004063767 A JP 2004063767A
Authority
JP
Japan
Prior art keywords
substrate
semiconductor chip
semiconductor device
opening
semiconductor
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2002219909A
Other languages
English (en)
Other versions
JP2004063767A5 (ja
Inventor
Kazuyuki Misumi
三角　和幸
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Renesas Technology Corp
Original Assignee
Renesas Technology Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Renesas Technology Corp filed Critical Renesas Technology Corp
Priority to JP2002219909A priority Critical patent/JP2004063767A/ja
Priority to US10/382,497 priority patent/US6841870B2/en
Priority to KR1020030033615A priority patent/KR20040011348A/ko
Priority to TW092114249A priority patent/TW200402133A/zh
Priority to CNA031381928A priority patent/CN1472808A/zh
Priority to DE10324598A priority patent/DE10324598A1/de
Publication of JP2004063767A publication Critical patent/JP2004063767A/ja
Publication of JP2004063767A5 publication Critical patent/JP2004063767A5/ja
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0657—Stacked arrangements of devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/12—Mountings, e.g. non-detachable insulating substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0652—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00 the devices being arranged next and on each other, i.e. mixed assemblies
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/0401—Bonding areas specifically adapted for bump connectors, e.g. under bump metallisation [UBM]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0555—Shape
    • H01L2224/05552—Shape in top view
    • H01L2224/05553—Shape in top view being rectangular
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0555—Shape
    • H01L2224/05552—Shape in top view
    • H01L2224/05554—Shape in top view being square
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H01L2224/061—Disposition
    • H01L2224/0612—Layout
    • H01L2224/0613—Square or rectangular array
    • H01L2224/06134—Square or rectangular array covering only portions of the surface to be connected
    • H01L2224/06135—Covering only the peripheral area of the surface to be connected, i.e. peripheral arrangements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H01L2224/061—Disposition
    • H01L2224/0612—Layout
    • H01L2224/0613—Square or rectangular array
    • H01L2224/06134—Square or rectangular array covering only portions of the surface to be connected
    • H01L2224/06136—Covering only the central area of the surface to be connected, i.e. central arrangements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/16227—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/2612—Auxiliary members for layer connectors, e.g. spacers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32135—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/32145—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/45099—Material
    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/45144—Gold (Au) as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/4824—Connecting between the body and an opposite side of the item with respect to the body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/484—Connecting portions
    • H01L2224/48463—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a ball bond
    • H01L2224/48465—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a ball bond the other connecting portion not on the bonding area being a wedge bond, i.e. ball-to-wedge, regular stitch
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73207—Bump and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73215—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/85—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a wire connector
    • H01L2224/85909—Post-treatment of the connector or wire bonding area
    • H01L2224/8592—Applying permanent coating, e.g. protective coating
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06555—Geometry of the stack, e.g. form of the devices, geometry to facilitate stacking
    • H01L2225/06562—Geometry of the stack, e.g. form of the devices, geometry to facilitate stacking at least one device in the stack being rotated or offset
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06572—Auxiliary carrier between devices, the carrier having an electrical connection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L24/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/191—Disposition
    • H01L2924/19101—Disposition of discrete passive components
    • H01L2924/19107—Disposition of discrete passive components off-chip wires

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Wire Bonding (AREA)
  • Lead Frames For Integrated Circuits (AREA)

Abstract

【課題】ＢＯＣ構造を用いたマルチチップパッケージの信頼性を高めるとともに、小型で高密度なパッケージを提供する。
【解決手段】基板４の一方の面に設けられた第１の導電パターンと、基板４の他方の面に設けられた第２の導電パターンと、基板４の一方の面に実装され、第１の導電パターンと接続された少なくとも２つの第１の半導体チップ２，３と、隣接する第１の半導体チップ２，３上に跨って実装された第２の半導体チップ１と、隣接する第１の半導体チップ２，３の間及び基板４の開口部４ａを通り、一端が第２の半導体チップ１の基板４と対向する面に接続され、他端が第２の導電パターンと接続された第１の配線とを備える。
【選択図】　　　　図１

Description

【０００１】
【発明の属する技術分野】
この発明は半導体装置に関し、特に基板に複数の半導体チップが実装された半導体装置に適用して好適である。
【０００２】
【従来の技術】
高速ＤＲＡＭなどのパッケージとして、ＢＯＣ（Ｂｏａｒｄ　ｏｎ　Ｃｈｉｐ）構造によるパッケージが知られている。図１５は、ＢＯＣ構造によるパッケージを示す概略断面図である。ＢＯＣ構造によるパッケージでは、中央に開口部１０１ａを形成した基板１０１を用が用いられる。そして、半導体チップ１０２は下向きで基板１０１上にダイボンドされており、基板１０１のセンターパッド１０２ａと開口部１０１ａの位置が対応するように配置されている。半導体チップ１０２と基板１０１は金ワイヤ１０３によって電気的接続に接続されており、金ワイヤ１０３は開口部１０１ａに通されてセンターパッド１０２ａと基板１０１裏面のボンディングフィンガー１０１ｂにワイヤボンドされている。
【０００３】
図１６は、開口部１０１ａの周辺を詳細に示す平面図であって、図１５のパッケージを樹脂封止する前の状態を下側から見た図である。センターパッド１０２ａから引き回された金ワイヤ１０３は基板１０１のボンディングフィンガー１０１ｂと接続され、ボンディングフィンガー１０１ｂは図１５に示すボールバンプ１０４が配置されるパターン等と接続されている。そして、図１５に示すように、半導体チップ１０２の裏面と開口部１０１ａの周辺は封止用樹脂１０５で封止されている。
【０００４】
図１７は、基板タイプのパッケージを示す概略断面図である。基板タイプのパッケージでは、センターパッド１０２ａが上側に向けられて基板１０１上に半導体チップ１０２がダイボンドされる。そして、センターパッド１０２ａと接続された金ワイヤ１０３は半導体チップ１０２の上面に引き回され、半導体チップ１０２の外側に位置する基板１０１上のボンディングフィンガーへ接続される。
【０００５】
図１８は、ＢＯＣ構造を用いたマルチチップパッケージを示す模式図である。このマルチチップパッケージは、図１７の半導体チップ１０２を図１５の半導体チップ１０２上にダイボンドしたような構成であり、センターパット１０２ａが設けられた２つの半導体チップ１０２を上下反転させてダイボンドしたものである。図１８に示すように、上側の半導体チップ１０２のセンターパッド１０２ａは金ワイヤ１０３によって基板１０１上面と接続されている。また、下側の半導体チップ１０２のセンターパッド１０２ａに接続された金ワイヤ１０３は、開口部１０１ａを通って基板１０１の下面に接続されている。
【０００６】
【発明が解決しようとする課題】
しかしながら、図１８のマルチチップ構造では、半導体チップ１０２を２つ重ねることにより上側の半導体チップ１０２のセンターパッド１０２ａの位置が高くなり、基板１０１と接続するためには金ワイヤ１０３を十分に長くする必要がある。金ワイヤ１０３は両端のワイヤボンド部のみで支持されているため、全長が長くなるとワイヤボンド部の中間で倒れ（金線流れ）が生じ易くなる。このため、隣接する金ワイヤ１０３間でショートが発生したり、金ワイヤ１０３と半導体チップ１０２のエッジとの間でショートが発生するという問題が生じていた。
【０００７】
また、上側の半導体チップ１０２に接続される金ワイヤ１０３よりも、下側の半導体チップ１０２に接続される金ワイヤ１０３の配線引き回し長さが長くなるため、特に高速動作時に上側の半導体チップ１０２と下側の半導体チップ１０２の相互に生じる信号のタイミング差が顕著となっていた。これにより、デバイス動作の信頼性が損なわれるという問題が生じていた。
【０００８】
この発明は上述のような問題を解決するために成されたもので、ＢＯＣ構造を用いたマルチチップパッケージの信頼性を高めるとともに、小型で高密度なパッケージを提供することを目的とする。
【０００９】
【課題を解決するための手段】
この発明の半導体装置は、基板に複数の半導体チップが実装された半導体装置であって、前記基板の一方の面に設けられた第１の導電パターンと、前記基板の他方の面に設けられた第２の導電パターンと、前記基板の一方の面に実装され、前記第１の導電パターンと接続された少なくとも２つの第１の半導体チップと、隣接する前記第１の半導体チップ上に跨って実装された第２の半導体チップと、隣接する前記第１の半導体チップの間及び前記基板に設けられた開口部を通り、一端が前記第２の半導体チップの前記基板と対向する面に接続され、他端が前記第２の導電パターンと接続された第１の配線とを備えたものである。
【００１０】
また、前記第２の半導体チップの前記基板と対向する面に設けられ、複数の前記第１の配線がそれぞれ接続された複数の第１のパッドを備え、前記開口部は、隣接する前記第１の半導体チップの間の隙間に沿って延在し、複数の前記第１のパッドは、前記開口部の延在する方向に沿って配置されているものである。
【００１１】
また、複数の前記第１のパッドは、前記第２の半導体チップの中心線に沿って配置されているものである。
【００１２】
また、前記第１の半導体チップと前記第１の導電パターンとを電気的に接続する第２の配線を備えたものである。
【００１３】
また、前記第１の半導体チップは、複数の前記第２の配線が接続された複数のパッドをチップ面の周辺部に備えるものである。
【００１４】
また、前記第２の配線と前記第１の導電パターンとの接続部近傍における前記基板に、前記第１の導電パターンと前記第２の導電パターンとを接続するスルーホールが設けられたものである。
【００１５】
また、前記第１の半導体チップと前記第２の半導体チップとの間に設けられ、前記第１の半導体チップと前記第２の半導体チップとを電気的に接続するバンプを備えたものである。
【００１６】
また、前記第２の半導体チップは、複数の前記第１のパッドの両側に所定の間隔を隔てて配置された複数の第２のパッドを備え、前記第１の半導体チップは、前記第２の半導体チップと同一のチップを前記第１のパッドと前記第２のパッドとの間の境界に沿って分断して得られたものである。
【００１７】
また、前記開口部を通り、一端が前記第１の半導体チップに接続され、他端が前記第２の導電パターンと接続された第３の配線を備えたものである。
【００１８】
また、前記第１の半導体チップは、複数の前記第３の配線が接続された複数の前記第２のパッドをそのチップ面の周辺部に備えるものである。
【００１９】
また、前記第１の半導体チップと前記基板の一方の面との間に、前記第１の半導体チップと前記第１の導電パターンとを電気的に接続するバンプを備えたものである。
【００２０】
また、前記第２の導電パターンからなり、複数の前記第１の配線がそれぞれ接続された複数のボンディング用パターンと、前記複数のボンディング用パターンの少なくとも２つを接続する第３の配線を備えたものである。
【００２１】
また、前記第３の配線は、前記開口部を介して対向する少なくとも２つの前記ボンディング用パターンを接続しているものである。
【００２２】
また、前記第２の導電パターンからなり、複数の前記第１の配線がそれぞれ接続された複数のボンディング用パターンと、前記第２の導電パターンからなり、前記複数のボンディング用パターンの少なくとも２つを接続する接続用パターンとを備え、前記接続用パターンは、前記ボンディング用パターンと前記開口部の縁との間に設けられているものである。
【００２３】
また、前記第２の導電パターンからなり、複数の前記第１の配線がそれぞれ接続された複数のボンディング用パターンと、前記第２の導電パターン上に固着され、前記開口部に沿って配置された複数の導電ボールとを備え、前記ボンディング用パターンは、前記複数の導電ボールが配置された領域と前記開口部の縁との間の領域内に形成されており、前記開口部の延在する方向では、隣接する２つの前記ボールの間に１又は複数の前記ボンディング用パターンが位置しているものである。
【００２４】
また、隣接する前記第１の半導体チップの間及び前記開口部を充填するとともに、前記ボンディング用パターンを覆うように前記開口部よりも広い幅で前記他方の面上に形成された封止用樹脂を備え、前記導電ボールと近接する部分の前記封止用樹脂の幅が、前記ボンディング用パターンを覆う部分の幅よりも狭いものである。
【００２５】
また、前記導電ボールと近接する部分の前記封止用樹脂の幅が、前記ボンディング用パターンを覆う部分の幅よりも０．２ｍｍ以上狭いものである。
【００２６】
また、前記第１の半導体チップの少なくとも１つがダミーチップである。
【００２７】
また、この発明の半導体装置は、基板上に半導体チップが実装された半導体装置であって、前記基板の一方の面に設けられた導電パターンと、前記基板の他方の面に実装された半導体チップと、前記基板に設けられた開口部を通り、一端が前記半導体チップの前記基板と対向する面に接続され、他端が前記導電パターンと接続された第１の配線と、前記導電パターンからなり、複数の前記第１の配線がそれぞれ接続された複数のボンディング用パターンと、前記複数のボンディング用パターンの少なくとも２つを接続する第２の配線を備えたものである。
【００２８】
また、前記第２の配線は、前記開口部を介して対向する少なくとも２つの前記ボンディング用パターンを接続しているものである。
【００２９】
また、この発明の半導体装置は、基板上に半導体チップが実装された半導体装置であって、前記基板の一方の面に設けられた導電パターンと、前記基板の他方の面に実装された半導体チップと、前記基板に設けられた開口部を通り、一端が前記半導体チップの前記基板と対向する面に接続され、他端が前記導電パターンと接続された配線と、前記導電パターンからなり、複数の前記配線がそれぞれ接続された複数のボンディング用パターンと、前記導電パターンからなり、前記複数のボンディング用パターンの少なくとも２つを接続する接続用パターンとを備え、前記接続用パターンは、前記ボンディング用パターンと前記開口部の縁との間に設けられているものである。
【００３０】
また、この発明の半導体装置は、基板上に半導体チップが実装された半導体装置であって、前記基板の一方の面に設けられた導電パターンと、前記基板の他方の面に実装された半導体チップと、前記基板に設けられた開口部を通り、一端が前記半導体チップの前記基板と対向する面に接続され、他端が前記導電パターンと接続された配線と、前記第２の導電パターンからなり、複数の前記配線がそれぞれ接続された複数のボンディング用パターンと、前記導電パターン上に固着され、前記開口部に沿って配置された複数の導電ボールとを備え、前記ボンディング用パターンは、前記複数の導電ボールが配置された領域と前記開口部の縁との間の領域内に形成されており、前記開口部の延在する方向では、隣接する２つの前記ボールの間に１又は複数の前記ボンディング用パターンが位置しているものである。
【００３１】
また、前記開口部を充填するとともに、前記ボンディング用パターンを覆うように前記開口部よりも広い幅で前記他方の面上に形成された封止用樹脂を備え、前記導電ボールと近接する部分の前記封止用樹脂の幅が、前記ボンディング用パターンを覆う部分の幅よりも狭いものである。
【００３２】
また、前記導電ボールと近接する部分の前記封止用樹脂の幅が、前記ボンディング用パターンを覆う部分の幅よりも０．２ｍｍ以上狭いものである。
【００３３】
【発明の実施の形態】
以下、この発明のいくつかの実施の形態について図面に基づいて詳細に説明する。なお、以下の実施の形態によりこの発明が限定されるものではない。
【００３４】
実施の形態１．
図１は、この発明の実施の形態１にかかる半導体装置を示す概略断面図である。この半導体装置はＢＯＣ構造を用いたマルチチップパッケージから構成され、半導体チップ１、半導体チップ２、半導体チップ３、基板４を備えている。基板４は上面及び下面に所定の導電パターンが形成された配線基板であり、半導体チップ１，２，３は基板４上に配置され導電パターンと電気的に接続されている。。
【００３５】
基板４の中央部近傍には開口部４ａが設けられており、半導体チップ２及び半導体チップ３は開口部４ａの両側にそれぞれ配置されている。半導体チップ１，２，３はそれぞれセンターパッド仕様のチップである。半導体チップ２，３は、電極用のセンターパッド２ａ，３ａが形成されたチップ面を上側に向けた状態で基板４にダイボンドされている。半導体チップ１は半導体チップ２，３上にダイボンドされており、そのセンターパッド１ａが開口部４ａ上に位置するように、センターパッド１ａを下に向けた状態で配置されている。基板４の下面には、実装用の導電ボール７が固着されている。
【００３６】
半導体チップ２，３のセンターパッド２ａ，３ａは、金ワイヤ５によるワイヤボンドで基板４の上面のボンディングフィンガーと接続されている。半導体チップ１のセンターパッド１ａは、金ワイヤ６によるワイヤボンドで基板４の下面のボンディングフィンガーと接続されている。金ワイヤ６は、センターパッド１ａから半導体チップ２と半導体チップ３の間を通り、開口部４ａを通って基板４の下面のボンディングフィンガーに到達している。
【００３７】
基板４上の半導体チップ１，２，３は封止用樹脂８によって封止されている。基板４の下面は封止用樹脂９によって封止されており、半導体チップ２と半導体チップ３の間、及び開口部４ａに封止用樹脂９が充填されている。また、基板４の下面のボンディングフィンガー、金ワイヤ６も封止用樹脂９で覆われている。
【００３８】
半導体チップ１を基板４のボンディングフィンガーと接続する際には、半導体チップ２，３上に半導体チップ１をダイボンドした後、基板４を上下反対向きにし、半導体チップ１のセンターパッド１ａと基板４を金ワイヤ６によってワイヤボンドする。
【００３９】
このように、開口部４ａの両側に半導体チップ２及び半導体チップ３を配置し、半導体チップ２と半導体チップ３の間、及び開口部４ａに金ワイヤ６を挿通させることで、金ワイヤ６の配線長を最小限に抑えることができる。これにより、金ワイヤ６両端のワイヤボンド部の距離が短くなるため、金ワイヤ６を安定的に支持することができ、ワイヤボンド部の間で金ワイヤ６に倒れ（金線流れ）が生じることを抑止できる。従って、隣接する金ワイヤ６同士のショートを抑えるとともに、金ワイヤ６と半導体チップ２，３のエッジとのショートを抑止でき、半導体装置の信頼性を向上させることができる。
【００４０】
また、半導体チップ１から基板４への配線引き回しを短縮することにより、チップの高速化に有利な構造となる。更に、金ワイヤ６と金ワイヤ５を同程度の長さにすることができるため、半導体チップ１と半導体チップ２，３の間に信号のタイミング差が生じることを抑止できる。
【００４１】
更に、半導体チップ１の外側には金ワイヤを引き回す必要がないため、半導体チップ１の外側のスペースを縮小することができる。従って、小型で高密度なＢＯＣ構造のマルチチップパッケージを構成できる。
【００４２】
なお、図１では基板４上に２つの半導体チップ２，３を実装した例を示したが、３個以上の半導体チップを基板４上に並べて配置しても構わない。同様に、半導体チップ２，３上に１つの半導体チップ１を実装した例を示したが、半導体チップ２，３上に２個以上の半導体チップを実装しても構わない。
【００４３】
（変形例１）
図２は、実施の形態１の変形例１を示す概略断面図である。変形例１は、図１の半導体チップ２，３を周辺パッド２ｂ，３ｂが設けられた仕様の半導体チップとしたものである。半導体チップ２，３を周辺パッド仕様のチップにすることで、高速ＤＲＡＭ以外のマイコンその他の各種半導体チップを用いることができ、半導体装置の構成の自由度を高めることができる。この場合は、図２に示すように基板４ａの周辺にスルーホール４ｂを設け、基板４の裏面に追加の導電ボール７を配置して、導電ボール７と金ワイヤ５が接続されるボンディングフィンガーとをスルーホール４ｂによって直接接続しても良い。これにより、追加の導電ボール７を介して半導体チップ２，３への入出力を独立化することができ、また、基板４の裏面から半導体チップ２，３への配線経路を短縮することができる。
【００４４】
（変形例２）
図３は、実施の形態１の変形例２を示す概略断面図である。変形例２は半導体チップ１と半導体チップ２，３とをバンプ１０によって電気的に接続したものである。半導体チップ１の下面には、バンプ接続用の周辺パッド（図３において不図示）が設けられており、バンプ１０を介して半導体チップ２，３のセンターパッドと半導体チップ１のバンプ接続用パッドとが接続されている。
【００４５】
変形例２によれば、図１における金ワイヤ５を設ける必要がなくなるため、金ワイヤの倒れ、金ワイヤの流れなどの発生要因そのものをなくすことができる。また、基板４上面に金ワイヤと接続するための配線パターンを設ける必要がなくなる。これにより、半導体チップ１，２，３間の動作速度差をより少なくすることが可能となり、各半導体チップへの信号にタイミング差が生じることを抑止できる。なお、図３では、半導体チップ２，３をセンターパッド仕様のチップとしたが、センターパット仕様以外のチップとしても構わない。
【００４６】
（変形例３）
図４（ａ）及び図４（ｂ）は実施の形態１の変形例３を示す概略断面図である。変形例３は、半導体チップ２，３の少なくとも１つを実際には動作しないダミーチップ１１に置き換えたものである。
【００４７】
図４（ａ）は、図１に示した実施の形態１の半導体チップ３をダミーチップ１１に置き換えたものである。また、図４（ｂ）は、図２に示した変形例１の半導体チップ３をダミーチップ１１へ置き換えたものである。
【００４８】
変形例３によれば、デバイス構成上、半導体チップ１の下に２つの半導体チップを配置する必要がない場合であっても、ダミーチップ１１を配置することにより半導体チップ１を下側から支えることができる。従って、デバイス構成上の制約を受けることなく実施の形態１の構造を実現することができる。
【００４９】
（変形例４）
図５は、実施の形態１の変形例４を示す概略断面図である。図５は、図１の半導体装置の基板４の開口部４ａの周辺を詳細に示す平面図であって、パッケージを樹脂封止する前の状態を下側から見た図である。図５に示すように、センターパッド１ａから引き回された金ワイヤ６は基板４のボンディングフィンガー４ｂと接続され、ボンディングフィンガー４ｂは導電ボール７が配置されるパターン等と接続されている。この構成において、変形例４は、開口部４ａを介して対向するボンディングフィンガー４ｂ間を金ワイヤ１１によるワイヤボンドで接続したものである。これにより、基板４の配線引き回しの自由度を高めることができ、基板４に開口部４ａを設けた場合であっても基板４に所望の配線経路を設けることができる。そして、外部接続用の導電ボール７への配線の引き回しを容易に行なうことが可能となる。
【００５０】
（変形例５）
図６は、実施の形態１の変形例５を示す概略断面図である。図６も図５と同様に、図１の半導体装置の基板４の開口部４ａの周辺を示す平面図であって、パッケージを樹脂封止する前の状態を下側から見た図である。そして、変形例５は、並べて配置された所定のボンディングフィンガー４ｂ間を金ワイヤ１２によるワイヤボンドで接続したものである。変形例５によれば、スペース上の都合などで基板４の配線引き回しが難しい場合であっても、配線の引き回しの自由度を高めることができ、金ワイヤ１２でワイヤボンドすることにより基板４に所望の配線経路を設けることができる。
【００５１】
（変形例６）
図６は、上述の変形例５とともに変形例６を示している。変形例６は、開口部４ａとボンディングフィンガー４ｂ間のスペースを利用して接続用パターン４ｃを形成し、所定のボンディングフィンガー４ｂ同士を接続用パターン４ｃで接続したものである。変形例６によれば、スペース上の都合などから基板４の配線引き回しが難しい場合であっても、接続用パターン４ｃを形成することにより基板４に所望の配線経路を設けることができる。
【００５２】
なお、上述した変形例４〜６については、図１５に示した通常のＢＯＣ構造のチップに適用した場合であっても配線引き回しの自由度を高めることができる。
【００５３】
実施の形態２．
次に、図７〜図１０に基づいて、この発明の実施の形態２について説明する。実施の形態２は、実施の形態１における半導体チップ１，２，３を同一のプロセスで製造できるようにしたものである。図７は、半導体チップ１を示す平面図である。半導体チップ１は中央にセンターパッド１ａが形成されたＤＲＡＭなどの大容量チップであり、ここでは５１２メガビット（Ｍｂ）のものを図示している。半導体チップ１は図７に示す２本の一点鎖線Ｙに沿ってダイシングされると、２つの半導体チップに分割される。そして、分割された一方が実施の形態１における半導体チップ２となり、他方が半導体チップ３となる。分割後の容量は、半導体チップ２、半導体チップ３ともに２５６メガビットとなる。なお、半導体チップ１の容量を１ギガビット（Ｇｂ）とした場合、分割後の容量は、半導体チップ２、半導体チップ３ともに５１２メガビットとなる。分割後に単体のチップとして使用できるように、半導体チップ１のセンターパッド１ａの両側、及び外縁の一部には、ウエハープロセスの段階からパッド１ｂが設けられている。そして、ダイシング後にパッド１ｂが図２で説明した周辺パッド２ｂ，３ｂとなるように構成されている。
【００５４】
図８は、図７の半導体チップ１と、ダイシングにより得られた半導体チップ２，３との配置状態を示す模式図である。このように、ダイシングにより得られた半導体チップ２，３は半導体チップ１の約半分の大きさであるため、半導体チップ２，３の平面領域上に半導体チップ１を過不足なく配置することができる。
【００５５】
図９及び図１０は、図８の半導体チップ１，２，３を用いて構成したＢＯＣ構造のマルチチップパッケージを示す概略断面図である。図９及び図１０に示すように、基板４上の開口部４ａの両側に半導体チップ２，３がダイボンドされ、半導体チップ２，３上に半導体チップ１がダイボンドされている。ここで、図９では、半導体チップ２，３の周辺パッドと基板４とをバンプ１３によって接続しており、配線経路を短くできるため特に高速動作のデバイスに適している。また、図１０では、半導体チップ２，３の周辺パッド２ｂ，３ｂと基板４の下面を金ワイヤ１４によって電気的に接続している。
【００５６】
実施の形態２によれば、半導体チップ１、半導体チップ２及び半導体チップ３を同一のウエハプロセスで製造することができる。従って、半導体装置の製造コストを大幅に低減させることが可能となる。
【００５７】
実施の形態３．
次に、図１１〜図１４に基づいて、この発明の実施の形態３について説明する。実施の形態３は、実施の形態１の半導体装置において、基板４の開口部４ａの幅が拡げられた場合でも、トランスファーモールドによる封止用樹脂９を確実に形成できるようにしたものである。
【００５８】
半導体装置の構成によっては、回路構成その他の要因により基板４の開口部４ａの幅を広くする必要が生ずる。一方で、基板４の裏面に配置される導電ボール７の位置は、基板４の裏面におけるパターン配置、接続される相手部品のパッド位置等から制約を受け、開口部４ａの幅を広くした場合であっても導電ボール７の位置を変更することができない場合が生ずる。この場合、開口部４ａの幅によっては、封止用樹脂９による封止に制約が生じる場合がある。
【００５９】
最初に、図１１及び図１２に基づいて、開口部４ａの幅を拡げた場合の封止用樹脂９と導電ボール７の位置関係について説明する。ここで、図１１（ａ）及び図１２（ａ）は図１の半導体装置の下面側を示す平面図を、図１１（ｂ）は図１１（ａ）のＩ−Ｉ’線に沿った断面を、図１２（ｂ）は図１２（ａ）のＩ−Ｉ’線に沿った断面を、それぞれ示している。図１１は、開口部４ａの幅を十分狭くした場合を示している。この場合、開口部４ａの縁と、開口部４ａに沿って配置された導電ボール７との間には十分なスペースが存在するため、図１１（ｂ）に示すように樹脂封止する際に成型用金型１５が基板４に当接する領域（金型の押さえ代Ｌ）を十分確保できる。従って、成型用金型１５と基板４の間の空間１６に封止用樹脂９を流してボンディングフィンガー４ｂを確実に封止できる。
【００６０】
一方、図１２は開口部４ａの幅を拡げて、開口部４ａの縁と導電ボール７が近接した状態を示している。この場合、開口部４ａと導電ボール７の間のスペースが少なくなり、ボンディングフィンガー４ｂと導電ボール７が近接してしまうため、金型の押さえ代Ｌが不足する。
【００６１】
実施の形態３は、図１２のような場合であっても、導電ボール７に対してボンディングフィンガー４ｂを適切な位置に配置することで、金型の押さえ代Ｌを確保できるようにしたものである。
【００６２】
図１３は、実施の形態３にかかる半導体装置において、基板４の開口部４ａ近傍を拡大した平面図であって、封止用樹脂９で封止する前の状態を示している。図１３に示すように、開口部４ａの縁に沿って導電ボール７が配置され、導電ボール７が配列された領域と開口部４ａの縁の間にボンディングフィンガー４ａが配置されている。そして、開口部４ａの縁に沿った方向において、隣接する導電ボール７の間に複数のボンディングフィンガー４ａを配置している。
【００６３】
これにより、導電ボール７とボンディングフィンガー４ａの間に十分なスペースを設けることができ、このスペースに金型の押さえ代Ｌを確保することができる。この際、図１３にハッチングして示すように、金型押さえ代Ｌの領域は、導電ボール７とボンディングフィンガー４ａの間を屈折する領域となる。そして、金型押さえ代Ｌに成型用金型１５を当接させることで、金型押さえ代Ｌよりも開口部４ａ側の領域Ｍに封止用樹脂９を充填することができる。
【００６４】
図１４は、実施の形態３にかかる半導体装置を示す模式図であって、基板４の下面を示す平面図である。図１３に示すように金型押さえ代Ｌの領域を設定することで、形成された封止用樹脂９の幅は、導電ボール７に近接する位置とボンディングフィンガー４ａを覆う位置とで異なることになる。ここで好ましくは、ボンディングフィンガー４ａを覆う位置の幅Ｄ１と導電ボール７に近接する位置の幅Ｄ２の差が０．２ｍｍ以上となるように封止用樹脂９を形成することが望ましい。これにより、隣接する導電ボール７の間に配置されたボンディングフィンガー４ｂを封止用樹脂９で確実に覆うことができる。
【００６５】
実施の形態３によれば、基板４の開口部４ａの幅が拡がってボンディングフィンガー４ｂと導電ボール７が近接した場合であっても、金型押さえ代Ｌを確保することができ、ボンディングフィンガー４ｂを封止用樹脂９で覆って封止することが可能となる。従って、例えば図１０に示すように半導体チップ２，３の周辺パッド２ｂ，３ｂと基板４裏面のボンディングフィンガー４ｂを金ワイヤ１４で接続する場合は、金ワイヤ６と金ワイヤ１４の双方が通過できるように開口部４ａの幅を広くする必要があるが、このような場合であっても金型押さえ代Ｌを確保して樹脂封止を行うことが可能となる。
【００６６】
なお、実施の形態３については、図１５の半導体装置で開口部の幅が増加した場合にも適用でき、金型押さえ代Ｌを確保することで、ボンディングフィンガーを封止用樹脂９で確実に封止できる。
【００６７】
【発明の効果】
この発明は、以上説明したように構成されているので、以下に示すような効果を奏する。
【００６８】
隣接する第１の半導体チップの間及び基板の開口部に第１の配線を通して、第１の配線を第２の半導体チップから基板の第２の導電パターンまで引き回したため、配線経路を最小限の長さに抑えることができる。従って、隣接する第１の配線同士のショートを抑えるとともに、第１の配線と半導体チップのエッジがショートしてしまうことを抑止でき、半導体装置の信頼性を向上させることができる。また、配線経路を最小限の長さにすることで高速化に有利な構造の半導体装置を構成できる。
【００６９】
第１の配線が接続された複数の第１のパッドを開口部の延在する方向に沿って配置したため、多数の第１の配線を開口部に通すことができる。
【００７０】
複数の前記第１のパッドを第２の半導体チップの中心線に沿って配置することで、センターパッド仕様の第２の半導体チップを用いて半導体装置を構成することができる。
【００７１】
第１の半導体チップと第１の導電パターンとを電気的に接続する第２の配線を設けたことで、第１の半導体チップと第１の導電パターンをワイヤボンディングによって接続することができる。
【００７２】
第２の配線が接続された複数のパッドを第１の半導体チップの周辺部に設けたため、第２の配線による配線経路を最小限の長さに抑えることができる。従って、隣接する第２の配線同士のショートを抑えるとともに、第２の配線と半導体チップのエッジがショートしてしまうことを抑止でき、半導体装置の信頼性を向上させることができる。また、配線経路を最小限の長さにすることで高速化に有利な構造の半導体装置を構成できる。更に、第１の配線と第２の配線を同程度の長さにすることができるため、第１の半導体チップと第２の半導体チップの間に信号のタイミング差が生じることを抑止できる。
【００７３】
第２の配線と第１の導電パターンとの接続部近傍にスルーホールを設けたため、第１の半導体チップから第２の導電パターンまでの配線経路を短縮することができ、また、第２の導電パターンを介して第１の半導体チップへの入出力を独立化することができる。
【００７４】
第１の半導体チップと第２の半導体チップとの間に、両者を電気的に接続するバンプを設けたため、第１の半導体チップから第２の半導体チップへの配線経路を最小限の長さに抑えることができる。
【００７５】
第２の半導体チップと同一のチップを分断して第１の半導体チップを構成できるため、第１及び第２の半導体チップを同一のウエハプロセスで製造することができる。従って、半導体装置の製造コストを大幅に低減させることが可能となる。
【００７６】
一端が前記第１の半導体チップに接続され、他端が前記第２の導電パターンと接続された第３の配線を設け、第３の配線を開口部に通したため、第３の配線経路を最小限の長さに抑えることができる。
【００７７】
複数の第３の配線が接続された第３のパッドを第１の半導体チップの周辺部に設けたため、第３の配線の配線経路を最小限に抑えることができる。
【００７８】
第１の半導体チップと基板の一方の面との間に、両者を電気的に接続するバンプ設けたため、第１の半導体チップから基板までの配線経路を最小限の長さに抑えることができる。
【００７９】
複数のボンディング用パターンの少なくとも２つを接続する第３の配線を設けたため、配線の引き回しの自由度を高めることができ、基板に所望の配線経路を設けることができる。
【００８０】
第３の配線によって開口部を介して対向するボンディング用パターン同士を接続したため、基板に開口部が設けられている場合であっても、基板に所望の配線経路を設けることができる。
【００８１】
複数のボンディング用パターンの少なくとも２つを接続する接続用パターンを設け、接続用パターンをボンディング用パターンと開口部の縁との間に設けたため、基板の配線引き回しが難しい場合であっても基板に所望の配線経路を設けることができる。
【００８２】
導電ボールが配置された領域と開口部の縁との間の領域内にボンディング用パターンを形成し、開口部の延在する方向にでは隣接する２つの導電ボールの間に１又は複数のボンディング用パターンを位置させたため、導電ボールと開口部の間のスペースが少ない場合であってもボンディング用パターンを配置できる。
【００８３】
導電ボールと近接する部分の封止用樹脂の幅が、ボンディング用パターンを覆う部分の幅よりも狭くなるようにしたため、導電ボールと封止用樹脂の間にスペースを設けることができる。これにより封止用樹脂を成型する金型の押さえ代を導電ボールの周囲に確保できる。
【００８４】
導電ボールと近接する部分の封止用樹脂の幅が、ボンディング用パターンを覆う部分の幅よりも０．２ｍｍ以上狭くなるようにしたため、金型の押さえ代を確実に確保できる。
【００８５】
第１の半導体チップの少なくとも１つをダミーチップとしたため、デバイス構成上、第２の半導体チップの下に２つの第１の半導体チップを配置する必要がない場合であっても、半導体装置を構成することができる。
【図面の簡単な説明】
【図１】この発明の実施の形態１にかかる半導体装置を示す概略断面図である。
【図２】実施の形態１の変形例１を示す概略断面図である。
【図３】実施の形態１の変形例２を示す概略断面図である。
【図４】実施の形態１の変形例３を示す概略断面図である。
【図５】実施の形態１の変形例４を示す概略断面図である。
【図６】実施の形態１の変形例５を示す概略断面図である。
【図７】実施の形態２にかかる半導体チップを示す平面図である。
【図８】図７の半導体チップと、ダイシングにより得られた半導体チップとの配置状態を示す模式図である。
【図９】図７の半導体チップと、半導体チップをダイシングして得られた半導体チップを用いて構成したＢＯＣ構造のマルチチップパッケージを示す概略断面図である。
【図１０】図７の半導体チップと、半導体チップをダイシングして得られた半導体チップを用いて構成したＢＯＣ構造のマルチチップパッケージを示す概略断面図である。
【図１１】基板の開口部の幅に応じた封止用樹脂と導電ボールの位置関係を示す模式図である。
【図１２】基板の開口部の幅に応じた封止用樹脂と導電ボールの位置関係を示す模式図である。
【図１３】実施の形態３にかかる半導体装置において、基板の開口部の近傍を拡大した平面図である。
【図１４】実施の形態３にかかる半導体装置において、基板４の下面を示す平面図である。
【図１５】従来のＢＯＣ構造によるパッケージを示す概略断面図である。
【図１６】基板の開口部周辺を詳細に示す平面図である。
【図１７】基板タイプのパッケージを示す概略断面図である。
【図１８】従来のＢＯＣ構造を用いたマルチチップパッケージを示す模式図である。
【符号の説明】
１，２，３　半導体チップ、　２ａ，３ａ、センターパッド、　４　基板、　４ａ　開口部、　５，６，１２，１４　金ワイヤ、　７　導電ボール、　８，９封止用樹脂、　１０，１３　バンプ、　１１　ダミーチップ、　１５　成型用金型、　１６　空間。

Claims (24)

  1. 基板に複数の半導体チップが実装された半導体装置であって、
    前記基板の一方の面に設けられた第１の導電パターンと、
    前記基板の他方の面に設けられた第２の導電パターンと、
    前記基板の一方の面に実装され、前記第１の導電パターンと接続された少なくとも２つの第１の半導体チップと、
    隣接する前記第１の半導体チップ上に跨って実装された第２の半導体チップと、
    隣接する前記第１の半導体チップの間及び前記基板に設けられた開口部を通り、一端が前記第２の半導体チップの前記基板と対向する面に接続され、他端が前記第２の導電パターンと接続された第１の配線とを備えたことを特徴とする半導体装置。
  2. 前記第２の半導体チップの前記基板と対向する面に設けられ、複数の前記第１の配線がそれぞれ接続された複数の第１のパッドを備え、
    前記開口部は、隣接する前記第１の半導体チップの間の隙間に沿って延在し、
    複数の前記第１のパッドは、前記開口部の延在する方向に沿って配置されていることを特徴とする請求項１記載の半導体装置。
  3. 複数の前記第１のパッドは、前記第２の半導体チップの中心線に沿って配置されていることを特徴とする請求項２記載の半導体装置。
  4. 前記第１の半導体チップと前記第１の導電パターンとを電気的に接続する第２の配線を備えたことを特徴とする請求項１〜３のいずれかに記載の半導体装置。
  5. 前記第１の半導体チップは、複数の前記第２の配線が接続された複数のパッドをチップ面の周辺部に備えることを特徴とする請求項４記載の半導体装置。
  6. 前記第２の配線と前記第１の導電パターンとの接続部近傍における前記基板に、前記第１の導電パターンと前記第２の導電パターンとを接続するスルーホールが設けられたことを特徴とする請求項４又は５記載の半導体装置。
  7. 前記第１の半導体チップと前記第２の半導体チップとの間に設けられ、前記第１の半導体チップと前記第２の半導体チップとを電気的に接続するバンプを備えたことを特徴とする請求項１〜６のいずれかに記載の半導体装置。
  8. 前記第２の半導体チップは、複数の前記第１のパッドの両側に所定の間隔を隔てて配置された複数の第２のパッドを備え、前記第１の半導体チップは、前記第２の半導体チップと同一のチップを前記第１のパッドと前記第２のパッドとの間の境界に沿って分断して得られたものであることを特徴とする請求項３記載の半導体装置。
  9. 前記開口部を通り、一端が前記第１の半導体チップに接続され、他端が前記第２の導電パターンと接続された第３の配線を備えたことを特徴とする請求項８記載の半導体装置。
  10. 前記第１の半導体チップは、複数の前記第３の配線が接続された複数の前記第２のパッドをそのチップ面の周辺部に備えることを特徴とする請求項９記載の半導体装置。
  11. 前記第１の半導体チップと前記基板の一方の面との間に、前記第１の半導体チップと前記第１の導電パターンとを電気的に接続するバンプを備えたことを特徴とする請求項１〜１０のいずれかに記載の半導体装置。
  12. 前記第２の導電パターンからなり、複数の前記第１の配線がそれぞれ接続された複数のボンディング用パターンと、
    前記複数のボンディング用パターンの少なくとも２つを接続する第３の配線を備えたことを特徴とする請求項１〜１１のいずれかに記載の半導体装置。
  13. 前記第３の配線は、前記開口部を介して対向する少なくとも２つの前記ボンディング用パターンを接続していることを特徴とする請求項１２記載の半導体装置。
  14. 前記第２の導電パターンからなり、複数の前記第１の配線がそれぞれ接続された複数のボンディング用パターンと、
    前記第２の導電パターンからなり、前記複数のボンディング用パターンの少なくとも２つを接続する接続用パターンとを備え、
    前記接続用パターンは、前記ボンディング用パターンと前記開口部の縁との間に設けられていることを特徴とする請求項１〜１１のいずれかに記載の半導体装置。
  15. 前記第２の導電パターンからなり、複数の前記第１の配線がそれぞれ接続された複数のボンディング用パターンと、
    前記第２の導電パターン上に固着され、前記開口部に沿って配置された複数の導電ボールとを備え、
    前記ボンディング用パターンは、前記複数の導電ボールが配置された領域と前記開口部の縁との間の領域内に形成されており、
    前記開口部の延在する方向では、隣接する２つの前記ボールの間に１又は複数の前記ボンディング用パターンが位置していることを特徴とする請求項２〜１４のいずれかに記載の半導体装置。
  16. 隣接する前記第１の半導体チップの間及び前記開口部を充填するとともに、前記ボンディング用パターンを覆うように前記開口部よりも広い幅で前記他方の面上に形成された封止用樹脂を備え、
    前記導電ボールと近接する部分の前記封止用樹脂の幅が、前記ボンディング用パターンを覆う部分の幅よりも狭いことを特徴とする請求項１５記載の半導体装置。
  17. 前記導電ボールと近接する部分の前記封止用樹脂の幅が、前記ボンディング用パターンを覆う部分の幅よりも０．２ｍｍ以上狭いことを特徴とする請求項１６記載の半導体装置。
  18. 前記第１の半導体チップの少なくとも１つがダミーチップであることを特徴とする請求項１〜１７のいずれかに記載の半導体装置。
  19. 基板上に半導体チップが実装された半導体装置であって、
    前記基板の一方の面に設けられた導電パターンと、
    前記基板の他方の面に実装された半導体チップと、
    前記基板に設けられた開口部を通り、一端が前記半導体チップの前記基板と対向する面に接続され、他端が前記導電パターンと接続された第１の配線と、
    前記導電パターンからなり、複数の前記第１の配線がそれぞれ接続された複数のボンディング用パターンと、
    前記複数のボンディング用パターンの少なくとも２つを接続する第２の配線を備えたことを特徴とする半導体装置。
  20. 前記第２の配線は、前記開口部を介して対向する少なくとも２つの前記ボンディング用パターンを接続していることを特徴とする請求項１９記載の半導体装置。
  21. 基板上に半導体チップが実装された半導体装置であって、
    前記基板の一方の面に設けられた導電パターンと、
    前記基板の他方の面に実装された半導体チップと、
    前記基板に設けられた開口部を通り、一端が前記半導体チップの前記基板と対向する面に接続され、他端が前記導電パターンと接続された配線と、
    前記導電パターンからなり、複数の前記配線がそれぞれ接続された複数のボンディング用パターンと、
    前記導電パターンからなり、前記複数のボンディング用パターンの少なくとも２つを接続する接続用パターンとを備え、
    前記接続用パターンは、前記ボンディング用パターンと前記開口部の縁との間に設けられていることを特徴とする半導体装置。
  22. 基板上に半導体チップが実装された半導体装置であって、
    前記基板の一方の面に設けられた導電パターンと、
    前記基板の他方の面に実装された半導体チップと、
    前記基板に設けられた開口部を通り、一端が前記半導体チップの前記基板と対向する面に接続され、他端が前記導電パターンと接続された配線と、
    前記導電パターンからなり、複数の前記配線がそれぞれ接続された複数のボンディング用パターンと、
    前記導電パターン上に固着され、前記開口部に沿って配置された複数の導電ボールとを備え、
    前記ボンディング用パターンは、前記複数の導電ボールが配置された領域と前記開口部の縁との間の領域内に形成されており、
    前記開口部の延在する方向では、隣接する２つの前記ボールの間に１又は複数の前記ボンディング用パターンが位置していることを特徴とする半導体装置。
  23. 前記開口部を充填するとともに、前記ボンディング用パターンを覆うように前記開口部よりも広い幅で前記他方の面上に形成された封止用樹脂を備え、
    前記導電ボールと近接する部分の前記封止用樹脂の幅が、前記ボンディング用パターンを覆う部分の幅よりも狭いことを特徴とする請求項２２記載の半導体装置。
  24. 前記導電ボールと近接する部分の前記封止用樹脂の幅が、前記ボンディング用パターンを覆う部分の幅よりも０．２ｍｍ以上狭いことを特徴とする請求項２３記載の半導体装置。
JP2002219909A 2002-07-29 2002-07-29 半導体装置 Pending JP2004063767A (ja)

Priority Applications (6)

Application Number Priority Date Filing Date Title
JP2002219909A JP2004063767A (ja) 2002-07-29 2002-07-29 半導体装置
US10/382,497 US6841870B2 (en) 2002-07-29 2003-03-07 Semiconductor device
KR1020030033615A KR20040011348A (ko) 2002-07-29 2003-05-27 반도체장치
TW092114249A TW200402133A (en) 2002-07-29 2003-05-27 Semiconductor device
CNA031381928A CN1472808A (zh) 2002-07-29 2003-05-29 半导体装置
DE10324598A DE10324598A1 (de) 2002-07-29 2003-05-30 Halbleitervorrichtung

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2002219909A JP2004063767A (ja) 2002-07-29 2002-07-29 半導体装置

Publications (2)

Publication Number Publication Date
JP2004063767A true JP2004063767A (ja) 2004-02-26
JP2004063767A5 JP2004063767A5 (ja) 2005-10-27

Family

ID=30437667

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2002219909A Pending JP2004063767A (ja) 2002-07-29 2002-07-29 半導体装置

Country Status (6)

Country Link
US (1) US6841870B2 (ja)
JP (1) JP2004063767A (ja)
KR (1) KR20040011348A (ja)
CN (1) CN1472808A (ja)
DE (1) DE10324598A1 (ja)
TW (1) TW200402133A (ja)

Cited By (34)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8254155B1 (en) 2011-10-03 2012-08-28 Invensas Corporation Stub minimization for multi-die wirebond assemblies with orthogonal windows
US8304881B1 (en) 2011-04-21 2012-11-06 Tessera, Inc. Flip-chip, face-up and face-down wirebond combination package
US8338963B2 (en) 2011-04-21 2012-12-25 Tessera, Inc. Multiple die face-down stacking for two or more die
US8345441B1 (en) 2011-10-03 2013-01-01 Invensas Corporation Stub minimization for multi-die wirebond assemblies with parallel windows
US8405207B1 (en) 2011-10-03 2013-03-26 Invensas Corporation Stub minimization for wirebond assemblies without windows
US8436477B2 (en) 2011-10-03 2013-05-07 Invensas Corporation Stub minimization using duplicate sets of signal terminals in assemblies without wirebonds to package substrate
US8441111B2 (en) 2011-10-03 2013-05-14 Invensas Corporation Stub minimization for multi-die wirebond assemblies with parallel windows
US8502390B2 (en) 2011-07-12 2013-08-06 Tessera, Inc. De-skewed multi-die packages
US8513817B2 (en) 2011-07-12 2013-08-20 Invensas Corporation Memory module in a package
US8513813B2 (en) 2011-10-03 2013-08-20 Invensas Corporation Stub minimization using duplicate sets of terminals for wirebond assemblies without windows
US8525327B2 (en) 2011-10-03 2013-09-03 Invensas Corporation Stub minimization for assemblies without wirebonds to package substrate
JP2013546199A (ja) * 2010-12-17 2013-12-26 テッセラ，インコーポレイテッド 中央コンタクトを備え、グラウンド又は電源分配が改善された改良版積層型マイクロ電子アセンブリ
US8633576B2 (en) 2011-04-21 2014-01-21 Tessera, Inc. Stacked chip-on-board module with edge connector
KR20140027998A (ko) * 2011-04-21 2014-03-07 테세라, 인코포레이티드 플립-칩, 페이스-업 및 페이스-다운 센터본드 메모리 와이어본드 어셈블리
US8670261B2 (en) 2011-10-03 2014-03-11 Invensas Corporation Stub minimization using duplicate sets of signal terminals
US8787034B2 (en) 2012-08-27 2014-07-22 Invensas Corporation Co-support system and microelectronic assembly
US8823165B2 (en) 2011-07-12 2014-09-02 Invensas Corporation Memory module in a package
US8848392B2 (en) 2012-08-27 2014-09-30 Invensas Corporation Co-support module and microelectronic assembly
US8848391B2 (en) 2012-08-27 2014-09-30 Invensas Corporation Co-support component and microelectronic assembly
US8917532B2 (en) 2011-10-03 2014-12-23 Invensas Corporation Stub minimization with terminal grids offset from center of package
US8941999B2 (en) 2010-10-19 2015-01-27 Tessera, Inc. Enhanced stacked microelectronic assemblies with central contacts and improved thermal characteristics
US8952516B2 (en) 2011-04-21 2015-02-10 Tessera, Inc. Multiple die stacking for two or more die
US8970028B2 (en) 2011-12-29 2015-03-03 Invensas Corporation Embedded heat spreader for package with multiple microelectronic elements and face-down connection
US8981547B2 (en) 2011-10-03 2015-03-17 Invensas Corporation Stub minimization for multi-die wirebond assemblies with parallel windows
US9013033B2 (en) 2011-04-21 2015-04-21 Tessera, Inc. Multiple die face-down stacking for two or more die
US9070423B2 (en) 2013-06-11 2015-06-30 Invensas Corporation Single package dual channel memory with co-support
JP2015523742A (ja) * 2012-08-02 2015-08-13 テッセラ，インコーポレイテッド ２以上のダイにおける複数ダイ・フェースダウン・スタッキング
US9123555B2 (en) 2013-10-25 2015-09-01 Invensas Corporation Co-support for XFD packaging
US9281296B2 (en) 2014-07-31 2016-03-08 Invensas Corporation Die stacking techniques in BGA memory package for small footprint CPU and memory motherboard design
US9368477B2 (en) 2012-08-27 2016-06-14 Invensas Corporation Co-support circuit panel and microelectronic packages
US9484080B1 (en) 2015-11-09 2016-11-01 Invensas Corporation High-bandwidth memory application with controlled impedance loading
US9679613B1 (en) 2016-05-06 2017-06-13 Invensas Corporation TFD I/O partition for high-speed, high-density applications
US9691437B2 (en) 2014-09-25 2017-06-27 Invensas Corporation Compact microelectronic assembly having reduced spacing between controller and memory packages
JP7474044B2 (ja) 2019-03-04 2024-04-24 エスケーハイニックス株式会社 ワイヤボンディング連結構造を有する積層半導体パッケージ

Families Citing this family (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI225291B (en) * 2003-03-25 2004-12-11 Advanced Semiconductor Eng Multi-chips module and manufacturing method thereof
JP4370513B2 (ja) * 2004-02-27 2009-11-25 エルピーダメモリ株式会社 半導体装置
KR100587081B1 (ko) * 2004-06-30 2006-06-08 주식회사 하이닉스반도체 개선된 열방출 특성을 갖는 반도체 패키지
KR100593703B1 (ko) * 2004-12-10 2006-06-30 삼성전자주식회사 돌출부 와이어 본딩 구조 보강용 더미 칩을 포함하는반도체 칩 적층 패키지
US20060202317A1 (en) * 2005-03-14 2006-09-14 Farid Barakat Method for MCP packaging for balanced performance
KR101141707B1 (ko) * 2006-02-24 2012-05-04 삼성테크윈 주식회사 반도체 패키지 및 그 제조 방법
KR100780691B1 (ko) * 2006-03-29 2007-11-30 주식회사 하이닉스반도체 폴딩 칩 플래나 스택 패키지
KR100766502B1 (ko) * 2006-11-09 2007-10-15 삼성전자주식회사 반도체 소자 패키지
KR100851108B1 (ko) * 2007-01-22 2008-08-08 주식회사 네패스 웨이퍼 레벨 시스템 인 패키지 및 그 제조 방법
KR100885918B1 (ko) * 2007-04-19 2009-02-26 삼성전자주식회사 반도체 디바이스 스택 패키지, 이를 이용한 전기장치 및 그패키지의 제조방법
US8643157B2 (en) * 2007-06-21 2014-02-04 Stats Chippac Ltd. Integrated circuit package system having perimeter paddle
US7915719B2 (en) * 2007-09-28 2011-03-29 Renesas Electronics Corporation Semiconductor device
KR100972052B1 (ko) * 2008-02-16 2010-07-22 김회진 비점오염원 처리시설
US8102666B2 (en) * 2008-08-19 2012-01-24 Stats Chippac Ltd. Integrated circuit package system
US7691674B1 (en) * 2009-06-20 2010-04-06 Stats Chippac Ltd. Integrated circuit packaging system with stacked device and method of manufacturing thereof
US8841765B2 (en) 2011-04-22 2014-09-23 Tessera, Inc. Multi-chip module with stacked face-down connected dies
KR102190382B1 (ko) 2012-12-20 2020-12-11 삼성전자주식회사 반도체 패키지
US9123600B2 (en) * 2013-02-27 2015-09-01 Invensas Corporation Microelectronic package with consolidated chip structures
US10453785B2 (en) * 2014-08-07 2019-10-22 STATS ChipPAC Pte. Ltd. Semiconductor device and method of forming double-sided fan-out wafer level package
KR200485491Y1 (ko) 2017-03-30 2018-01-16 오승아 학습용 간이 정수장치
KR20180130043A (ko) * 2017-05-25 2018-12-06 에스케이하이닉스 주식회사 칩 스택들을 가지는 반도체 패키지

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR0177395B1 (ko) 1995-04-27 1999-05-15 문정환 반도체소자를 칩 상태로 장착시켜서 된 전자회로 보드 및 그 제조방법
JP2000349228A (ja) 1999-06-09 2000-12-15 Hitachi Ltd 積層型半導体パッケージ
TW415056B (en) * 1999-08-05 2000-12-11 Siliconware Precision Industries Co Ltd Multi-chip packaging structure
US6265763B1 (en) * 2000-03-14 2001-07-24 Siliconware Precision Industries Co., Ltd. Multi-chip integrated circuit package structure for central pad chip

Cited By (84)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9312239B2 (en) 2010-10-19 2016-04-12 Tessera, Inc. Enhanced stacked microelectronic assemblies with central contacts and improved thermal characteristics
US8941999B2 (en) 2010-10-19 2015-01-27 Tessera, Inc. Enhanced stacked microelectronic assemblies with central contacts and improved thermal characteristics
JP2013546199A (ja) * 2010-12-17 2013-12-26 テッセラ，インコーポレイテッド 中央コンタクトを備え、グラウンド又は電源分配が改善された改良版積層型マイクロ電子アセンブリ
US9640515B2 (en) 2011-04-21 2017-05-02 Tessera, Inc. Multiple die stacking for two or more die
US8338963B2 (en) 2011-04-21 2012-12-25 Tessera, Inc. Multiple die face-down stacking for two or more die
US9806017B2 (en) 2011-04-21 2017-10-31 Tessera, Inc. Flip-chip, face-up and face-down centerbond memory wirebond assemblies
US9735093B2 (en) 2011-04-21 2017-08-15 Tessera, Inc. Stacked chip-on-board module with edge connector
JP2014514766A (ja) * 2011-04-21 2014-06-19 テッセラ，インコーポレイテッド フリップチップ、フェイスアップワイヤボンド、およびフェイスダウンワイヤボンドの組み合わせパッケージ
US8436458B2 (en) 2011-04-21 2013-05-07 Tessera, Inc. Flip-chip, face-up and face-down wirebond combination package
JP2014512694A (ja) * 2011-04-21 2014-05-22 テッセラ，インコーポレイテッド ２つ以上のダイのためのマルチダイフェイスダウン積層
KR102005830B1 (ko) * 2011-04-21 2019-07-31 테세라, 인코포레이티드 플립-칩, 페이스-업 및 페이스-다운 센터본드 메모리 와이어본드 어셈블리
JP2014512688A (ja) * 2011-04-21 2014-05-22 テッセラ，インコーポレイテッド フリップチップ、フェイスアップおよびフェイスダウンセンターボンドメモリワイヤボンドアセンブリ
US9437579B2 (en) 2011-04-21 2016-09-06 Tessera, Inc. Multiple die face-down stacking for two or more die
US9312244B2 (en) 2011-04-21 2016-04-12 Tessera, Inc. Multiple die stacking for two or more die
KR20140027998A (ko) * 2011-04-21 2014-03-07 테세라, 인코포레이티드 플립-칩, 페이스-업 및 페이스-다운 센터본드 메모리 와이어본드 어셈블리
US8304881B1 (en) 2011-04-21 2012-11-06 Tessera, Inc. Flip-chip, face-up and face-down wirebond combination package
US8928153B2 (en) 2011-04-21 2015-01-06 Tessera, Inc. Flip-chip, face-up and face-down centerbond memory wirebond assemblies
US8633576B2 (en) 2011-04-21 2014-01-21 Tessera, Inc. Stacked chip-on-board module with edge connector
US9281266B2 (en) 2011-04-21 2016-03-08 Tessera, Inc. Stacked chip-on-board module with edge connector
US9281295B2 (en) 2011-04-21 2016-03-08 Invensas Corporation Embedded heat spreader for package with multiple microelectronic elements and face-down connection
US9093291B2 (en) 2011-04-21 2015-07-28 Tessera, Inc. Flip-chip, face-up and face-down wirebond combination package
US9013033B2 (en) 2011-04-21 2015-04-21 Tessera, Inc. Multiple die face-down stacking for two or more die
US8952516B2 (en) 2011-04-21 2015-02-10 Tessera, Inc. Multiple die stacking for two or more die
US10622289B2 (en) 2011-04-21 2020-04-14 Tessera, Inc. Stacked chip-on-board module with edge connector
US8502390B2 (en) 2011-07-12 2013-08-06 Tessera, Inc. De-skewed multi-die packages
US9287216B2 (en) 2011-07-12 2016-03-15 Invensas Corporation Memory module in a package
US8513817B2 (en) 2011-07-12 2013-08-20 Invensas Corporation Memory module in a package
US9508629B2 (en) 2011-07-12 2016-11-29 Invensas Corporation Memory module in a package
JP2014521221A (ja) * 2011-07-12 2014-08-25 テッセラ，インコーポレイテッド デスキューが施されたマルチダイパッケージ
US8759982B2 (en) 2011-07-12 2014-06-24 Tessera, Inc. Deskewed multi-die packages
US8823165B2 (en) 2011-07-12 2014-09-02 Invensas Corporation Memory module in a package
US8659139B2 (en) 2011-10-03 2014-02-25 Invensas Corporation Stub minimization using duplicate sets of signal terminals in assemblies without wirebonds to package substrate
US9281271B2 (en) 2011-10-03 2016-03-08 Invensas Corporation Stub minimization using duplicate sets of signal terminals having modulo-x symmetry in assemblies without wirebonds to package substrate
US10692842B2 (en) 2011-10-03 2020-06-23 Invensas Corporation Microelectronic package including microelectronic elements having stub minimization for wirebond assemblies without windows
US10643977B2 (en) 2011-10-03 2020-05-05 Invensas Corporation Microelectronic package having stub minimization using symmetrically-positioned duplicate sets of terminals for wirebond assemblies without windows
US8917532B2 (en) 2011-10-03 2014-12-23 Invensas Corporation Stub minimization with terminal grids offset from center of package
US8670261B2 (en) 2011-10-03 2014-03-11 Invensas Corporation Stub minimization using duplicate sets of signal terminals
US8659140B2 (en) 2011-10-03 2014-02-25 Invensas Corporation Stub minimization using duplicate sets of signal terminals in assemblies without wirebonds to package substrate
US8659141B2 (en) 2011-10-03 2014-02-25 Invensas Corporation Stub minimization using duplicate sets of terminals for wirebond assemblies without windows
US9530458B2 (en) 2011-10-03 2016-12-27 Invensas Corporation Stub minimization using duplicate sets of signal terminals
US8981547B2 (en) 2011-10-03 2015-03-17 Invensas Corporation Stub minimization for multi-die wirebond assemblies with parallel windows
US8254155B1 (en) 2011-10-03 2012-08-28 Invensas Corporation Stub minimization for multi-die wirebond assemblies with orthogonal windows
US8278764B1 (en) 2011-10-03 2012-10-02 Invensas Corporation Stub minimization for multi-die wirebond assemblies with orthogonal windows
US8659142B2 (en) 2011-10-03 2014-02-25 Invensas Corporation Stub minimization for wirebond assemblies without windows
US8345441B1 (en) 2011-10-03 2013-01-01 Invensas Corporation Stub minimization for multi-die wirebond assemblies with parallel windows
US10090280B2 (en) 2011-10-03 2018-10-02 Invensas Corporation Microelectronic package including microelectronic elements having stub minimization for wirebond assemblies without windows
US9214455B2 (en) 2011-10-03 2015-12-15 Invensas Corporation Stub minimization with terminal grids offset from center of package
US9224431B2 (en) 2011-10-03 2015-12-29 Invensas Corporation Stub minimization using duplicate sets of signal terminals
US10032752B2 (en) 2011-10-03 2018-07-24 Invensas Corporation Microelectronic package having stub minimization using symmetrically-positioned duplicate sets of terminals for wirebond assemblies without windows
US8659143B2 (en) 2011-10-03 2014-02-25 Invensas Corporation Stub minimization for wirebond assemblies without windows
US8436477B2 (en) 2011-10-03 2013-05-07 Invensas Corporation Stub minimization using duplicate sets of signal terminals in assemblies without wirebonds to package substrate
US8653646B2 (en) 2011-10-03 2014-02-18 Invensas Corporation Stub minimization using duplicate sets of terminals for wirebond assemblies without windows
US8629545B2 (en) 2011-10-03 2014-01-14 Invensas Corporation Stub minimization for assemblies without wirebonds to package substrate
US9287195B2 (en) 2011-10-03 2016-03-15 Invensas Corporation Stub minimization using duplicate sets of terminals having modulo-x symmetry for wirebond assemblies without windows
US8405207B1 (en) 2011-10-03 2013-03-26 Invensas Corporation Stub minimization for wirebond assemblies without windows
US8610260B2 (en) 2011-10-03 2013-12-17 Invensas Corporation Stub minimization for assemblies without wirebonds to package substrate
US8525327B2 (en) 2011-10-03 2013-09-03 Invensas Corporation Stub minimization for assemblies without wirebonds to package substrate
US8436457B2 (en) 2011-10-03 2013-05-07 Invensas Corporation Stub minimization for multi-die wirebond assemblies with parallel windows
US9373565B2 (en) 2011-10-03 2016-06-21 Invensas Corporation Stub minimization for assemblies without wirebonds to package substrate
US9377824B2 (en) 2011-10-03 2016-06-28 Invensas Corporation Microelectronic assembly including memory packages connected to circuit panel, the memory packages having stub minimization for wirebond assemblies without windows
US9423824B2 (en) 2011-10-03 2016-08-23 Invensas Corporation Stub minimization for multi-die wirebond assemblies with parallel windows
US8513813B2 (en) 2011-10-03 2013-08-20 Invensas Corporation Stub minimization using duplicate sets of terminals for wirebond assemblies without windows
US9679838B2 (en) 2011-10-03 2017-06-13 Invensas Corporation Stub minimization for assemblies without wirebonds to package substrate
US9679876B2 (en) 2011-10-03 2017-06-13 Invensas Corporation Microelectronic package having at least two microelectronic elements that are horizontally spaced apart from each other
US9496243B2 (en) 2011-10-03 2016-11-15 Invensas Corporation Microelectronic assembly with opposing microelectronic packages each having terminals with signal assignments that mirror each other with respect to a central axis
US8441111B2 (en) 2011-10-03 2013-05-14 Invensas Corporation Stub minimization for multi-die wirebond assemblies with parallel windows
US9515053B2 (en) 2011-10-03 2016-12-06 Invensas Corporation Microelectronic packaging without wirebonds to package substrate having terminals with signal assignments that mirror each other with respect to a central axis
US8970028B2 (en) 2011-12-29 2015-03-03 Invensas Corporation Embedded heat spreader for package with multiple microelectronic elements and face-down connection
JP2015523742A (ja) * 2012-08-02 2015-08-13 テッセラ，インコーポレイテッド ２以上のダイにおける複数ダイ・フェースダウン・スタッキング
US8848392B2 (en) 2012-08-27 2014-09-30 Invensas Corporation Co-support module and microelectronic assembly
US8848391B2 (en) 2012-08-27 2014-09-30 Invensas Corporation Co-support component and microelectronic assembly
US9368477B2 (en) 2012-08-27 2016-06-14 Invensas Corporation Co-support circuit panel and microelectronic packages
US8787034B2 (en) 2012-08-27 2014-07-22 Invensas Corporation Co-support system and microelectronic assembly
US9460758B2 (en) 2013-06-11 2016-10-04 Invensas Corporation Single package dual channel memory with co-support
US9070423B2 (en) 2013-06-11 2015-06-30 Invensas Corporation Single package dual channel memory with co-support
US9123555B2 (en) 2013-10-25 2015-09-01 Invensas Corporation Co-support for XFD packaging
US9293444B2 (en) 2013-10-25 2016-03-22 Invensas Corporation Co-support for XFD packaging
US9281296B2 (en) 2014-07-31 2016-03-08 Invensas Corporation Die stacking techniques in BGA memory package for small footprint CPU and memory motherboard design
US9691437B2 (en) 2014-09-25 2017-06-27 Invensas Corporation Compact microelectronic assembly having reduced spacing between controller and memory packages
US10026467B2 (en) 2015-11-09 2018-07-17 Invensas Corporation High-bandwidth memory application with controlled impedance loading
US9484080B1 (en) 2015-11-09 2016-11-01 Invensas Corporation High-bandwidth memory application with controlled impedance loading
US9928883B2 (en) 2016-05-06 2018-03-27 Invensas Corporation TFD I/O partition for high-speed, high-density applications
US9679613B1 (en) 2016-05-06 2017-06-13 Invensas Corporation TFD I/O partition for high-speed, high-density applications
JP7474044B2 (ja) 2019-03-04 2024-04-24 エスケーハイニックス株式会社 ワイヤボンディング連結構造を有する積層半導体パッケージ

Also Published As

Publication number Publication date
KR20040011348A (ko) 2004-02-05
TW200402133A (en) 2004-02-01
US6841870B2 (en) 2005-01-11
US20040016999A1 (en) 2004-01-29
CN1472808A (zh) 2004-02-04
DE10324598A1 (de) 2004-02-26

Similar Documents

Publication Publication Date Title
JP2004063767A (ja) 半導体装置
JP4808408B2 (ja) マルチチップパッケージ、これに使われる半導体装置及びその製造方法
US7268418B2 (en) Multi-chips stacked package
KR100477020B1 (ko) 멀티 칩 패키지
US6768190B2 (en) Stack type flip-chip package
KR101070913B1 (ko) 반도체 칩 적층 패키지
US7586184B2 (en) Electronic package
US8420452B2 (en) Fabrication method of leadframe-based semiconductor package
JP2002222889A (ja) 半導体装置及びその製造方法
US20030122239A1 (en) Stack semiconductor chip package and lead frame
US7291924B2 (en) Flip chip stacked package
US20060284298A1 (en) Chip stack package having same length bonding leads
US7750444B2 (en) Lead-on-chip semiconductor package and leadframe for the package
KR100800149B1 (ko) 스택 패키지
US7193331B2 (en) Semiconductor device and manufacturing process thereof
US20080224284A1 (en) Chip package structure
KR100780691B1 (ko) 폴딩 칩 플래나 스택 패키지
US20040212066A1 (en) Multi-chips stacked package
JP3842241B2 (ja) 半導体装置
US20070267756A1 (en) Integrated circuit package and multi-layer lead frame utilized
TWI841184B (zh) 半導體封裝及其製造方法
KR101078717B1 (ko) 칩 스택 패키지
US20040183190A1 (en) Multi-chips stacked package
JP2005347428A (ja) 半導体装置
KR20060075432A (ko) 스택 패키지

Legal Events

Date Code Title Description
A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20050726

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20050726

RD03 Notification of appointment of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7423

Effective date: 20050726

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20070413

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20070417

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20070807