DE10324598A1 - Halbleitervorrichtung - Google Patents

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DE10324598A1
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substrate
opening
semiconductor chip
bonding
conductive pattern
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DE10324598A
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Kazuyuki Misumi
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Mitsubishi Electric Corp
Original Assignee
Mitsubishi Electric Corp
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Abstract

Eine Halbleitervorrichtung beinhaltet ein auf einer Oberfläche des Substrates (4) vorgesehenes erstes leitendes Muster, ein auf der anderen Oberfläche des Substrates (4) vorgesehenes zweites leitendes Muster, zumindest zwei erste Halbleiterchips (2, 3), die auf einer Oberfläche des Substrates (4) angebracht sind und mit dem ersten leitenden Muster verbunden sind, einen zweiten Halbleiterchip (1), der brückenartig auf den zueinander benachbarten ersten Halbleiterschips (2, 3) angebracht ist, und eine erste Verdrahtung (6), die zwischen den beiden zueinander benachbarten ersten Halbleiterchips (2, 3) und durch in dem Substrat (4) gebildete Öffnungen (4a) hindurchgeht, deren eines Ende mit der zu dem Substrat (4) hinzeigenden Oberfläche des zweiten Halbleiterchips (1) verbunden ist und deren anderes Ende mit dem zweiten leitenden Muster verbunden ist.

Description

  • Die vorliegende Erfindung bezieht sich auf eine Halbleitervorrichtung und spezieller auf eine Halbleitervorrichtung, bei der eine Mehrzahl von Halbleiter-Chips auf einem Substrat angebracht ist.
  • Als Gehäuse für Hochgeschwindigkeits-DRAMs oder dergleichen ist ein Gehäuse bekannt, das einen BOC(Board on Chip)-Aufbau verwendet. 15 ist eine schematische Querschnittsansicht, die ein Gehäuse zeigt, das einen BOC-Aufbau verwendet. In einem Gehäuse mit einem BOC-Aufbau wird ein Substrat 101 mit einer Öffnung 101a in seinem Mittelabschnitt verwendet. Ein Halbleiterchip 102 wird mit der Oberseite nach unten auf das Substrat 101 gebondet und so angeordnet, dass der Ort der zentralen Anschlussfläche 102a dem Ort der Öffnung 101a des Substrats 101 entspricht. Der Halbleiterchip 102 ist mit einem Golddraht 103 elektrisch mit dem Substrat 101 verbunden und der Golddraht 103 ist durch die Öffnung 101a hindurchgeführt und mittels Drahtbondens mit der zentralen Anschlussfläche 102a und dem Anschlussfinger 101b auf der Rückseite des Substrats 101 verbunden.
  • 16 ist eine Draufsicht, die die Umgebung der Öffnung 101a vor der Harzversiegelung des Gehäuses von 15 von unten betrachtet zeigt. Golddrähte 103 verlaufen von den zentralen Anschlussflächen 102a zu den Anschlussfingern 101b des Substrats 101 und sind mit diesen verbunden. Die Anschlussfinger lOlb sind mit den Strukturen bzw. Mustern verbunden, auf denen die in 15 gezeigten Ball Bumps (Nagelkopf-Kontakthöcker) 104 angeordnet sind. Wie 15 zeigt, ist die Rückseite des Halbleiterchips 102 und der Umgebung der Öffnung 101a mit dem Versiegelungsharz 105 versiegelt.
  • 17 ist eine schematische Querschnittsansicht, die ein Gehäuse eines Substrat-Typs zeigt. In einem Gehäuse eines Substrat-Typs ist ein Halbleiterchip 102 auf dem Substrat 101 mit der nach oben zeigenden zentralen Anschlussfläche 102a angebracht (durch Chipbonden). Ein Golddraht 103, der mit der zentralen Anschlussfläche 102a verbunden ist, verläuft auf der Oberfläche des Halbleiterchips 102 und ist mit einem Anschlussfinger auf dem Substrat 101 verbunden, der außerhalb des Halbleiterchips 102 angeordnet ist.
  • 18 ist eine schematische Querschnittsansicht, die ein Multi-Chip-Gehäuse (Mehrfach-Chip-Gehäuse) zeigt, das einen BOC-Aufbau verwendet. Dieses Multi-Chip-Gehäuse weist einen Aufbau auf, bei dem der Halbleiterchip 102 von 17 auf dem Halbleiterchip 102 von 15 angebracht ist (durch Chipbonden) und die beiden mit einer zentralen Anschlussfläche 102a versehenen Halbleiterchips 102 dergestalt aufeinander angebracht sind (durch Chipbonden), dass einer der beiden Halbleiterchips 102 mit der Oberseite nach unten zeigt. Wie 18 zeigt, ist die zentrale Anschlussfläche 102a des oberen Halbleiterchips 102 mit der Deckfläche des Substrats 101 über einen Golddraht 103 verbunden. Der mit der zentralen Anschlussfläche 102a verbundene Golddraht 103 des unteren Halbleiterchips 102 ist mit der Bodenfläche des Substrats 101 durch die Öffnung 101a hindurch verbunden.
  • In dem in 18 gezeigten Multi-Chip-Aufbau erhöht jedoch das Stapeln der beiden Halbleiterchips 102 die Position der zentralen Anschlussfläche 102a des oberen Halbleiterchips 102 und zum Verbinden der zentralen Anschlussfläche 102a mit dem Substrat 101 muss der Golddraht 103 hinreichend lang sein. Da der Golddraht 103 lediglich durch drahtgebondete Abschnitte an den beiden Enden gestützt wird, ist ein Absinken (Wandern des Golddrahts) in der Mitte zwischen den drahtgebondeten Abschnitten wahrscheinlich, wenn die Gesamtlänge des Golddrahts 103 zu groß wird. Dadurch entsteht das Problem von Kurzschlüssen zwischen zueinander benachbarten Golddrähten 103 oder zwischen einem Golddraht 103 und der Kante des Halbleiterchips 102.
  • Da zusätzlich die Drahtlänge des mit dem unteren Halbleiterchip 102 zu verbindenden Golddrahts 103 größer ist als die Länge des. mit dem oberen Halbleiterchip 102 zu verbindenden Golddrahts 103, ist der Zeitunterschied von Signalen bei dem oberen Halbleiterchip 102 und dem unteren Halbleiterchip 102 beachtlich, speziell während Vorgängen hoher Geschwindigkeit. Dadurch entsteht das Problem einer geringen Zuverlässigkeit beim Betrieb der Vorrichtung.
    •
  • Die Aufgabe der vorliegenden Erfindung ist es, die oben beschriebenen Probleme zu lösen und ein hochzuverlässiges, kleines, hochintegriertes Multi-Chip-Gehäuse, das einen BOC-Aufbau verwendet, bereitzustellen.
  • Die Aufgabe wird gelöst durch eine Halbleitervorrichtung nach Anspruch 1, 15, 17 und 18.
  • Weiterbildungen der Erfindung sind in den Unteransprüchen beschrieben.
  • Gemäß eines Aspekts der vorliegenden Erfindung weist eine Halbleitervorrichtung, in der eine Mehrzahl von Halbleiterchips auf einem Substrat angebracht ist, ein erstes leitendes Muster, ein zweites leitendes Muster, mindestens zwei erste Halbleiterchips, einen zweiten Halbleiterchip und eine erste Verdrahtung auf. Das erste leitende Muster ist auf einer Oberfläche des Substrats vorgesehen. Das zweite leitende Muster ist auf der anderen Oberfläche des Substrats vorgesehen. Die ersten Halbleiterchips sind auf der einen Oberfläche des Substrats angebracht und mit dem ersten leitenden Muster verbunden. Der zweite Halbleiterchip ist brückenartig auf den zueinander benachbarten ersten Halbleiterchips angeordnet. Die erste Verdrahtung geht zwischen den zueinander benachbarten ersten Halbleiterchips und durch eine in dem Substrat gebildete Öffnung hindurch. Ein Ende der ersten Verdrahtung ist mit der zu dem Substrat hinzeigenden Oberfläche des zweiten Halbleiterchips verbunden und das andere Ende ist mit dem zweiten leitenden Muster verbunden.
  • Gemäß eines anderen Aspekts der vorliegenden Erfindung weist eine Halbleitervorrichtung, bei der ein Halbleiterchip auf einem Substrat angebracht ist, ein leitendes Muster bzw. eine leitende Struktur, einen Halbleiterchip, eine erste Verdrahtung, eine Mehrzahl von Bond-Mustern bzw. Bondstrukturen und eine zweite Verdrahtung auf. Das leitende Muster ist auf der einen Oberfläche des Substrats vorgesehen. Der Halbleiterchip ist auf der anderen Oberfläche des Substrats angebracht. Die erste Verdrahtung geht durch eine in dem Substrat gebildete Öffnung hindurch. Ein Ende der ersten Verdrahtung ist mit der Oberfläche des Halbleiterchips, die zu dem Substrat hinzeigt, verbunden und das andere Ende ist mit dem leitenden Muster ver bunden. Die Bondmuster bzw. Bondstrukturen bestehen aus dem leitenden Muster, an das eine Mehrzahl von ersten Verdrahtungen angeschlossen ist. Die zweite Verdrahtung verbindet mindestens zwei der Mehrzahl von Bond-Strukturen.
  • Gemäß eines anderen Aspekts der vorliegenden Erfindung weist eine Halbleitervorrichtung, bei der ein Halbleiterchip auf einem Substrat angebracht ist, ein leitendes Muster, einen Halbleiterchip, eine Verdrahtung, eine Mehrzahl von Bond-Mustern und ein Verbindungsmuster auf. Das leitende Muster ist auf der einen Oberfläche des Substrats vorgesehen. Der Halbleiterchip ist auf der anderen Oberfläche des Substrats angebracht. Die Verdrahtung geht durch eine in dem Substrat gebildete Öffnung hindurch, ein Ende davon ist mit der Oberfläche des Halbleiterchips, die zu dem Substrat hinzeigt, verbunden und das andere Ende ist mit dem leitenden Muster verbunden. Die Mehrzahl von Bondmustern besteht aus dem leitenden Muster, an das eine Mehrzahl von Verdrahtungen entsprechend angeschlossen ist. Das Verbindungsmuster besteht aus dem leitenden Muster und dient dem Verbinden von zumindest zwei der Mehrzahl von Bondmustern. Das Verbindungsmuster ist zwischen den Bond-Mustern und dem Rand der Öffnung vorgesehen.
  • Gemäß einem anderen Aspekt der vorliegenden Erfindung weist eine Halbleitervorrichtung, bei der ein Halbleiterchip auf einem Substrat angebracht ist, ein leitendes Muster, einen Halbleiterchip, eine Verdrahtung, eine Mehrzahl von Bond-Mustern und eine Mehrzahl von leitenden Kugeln bzw. Nagelköpfen auf. Das leitende Muster ist auf der einen Oberfläche des Substrats vorgesehen. Der Halbleiterchip ist auf der anderen Oberfläche des Substrats angebracht. Die Verdrahtung geht durch eine in dem Substrat gebildete Öffnung hindurch, ein Ende der Verdrahtung ist mit der Oberfläche des Halbleiterchips, die zu dem Substrat hinzeigt, verbunden und das andere Ende ist mit dem leitenden Muster verbunden. Die Bond-Muster bestehen aus dem leitenden Muster, an das eine Mehrzahl der Verdrahtungen entsprechend angeschlossen ist. Die leitenden Kugeln sind auf dem leitenden Muster befestigt und entlang der Öffnung angeordnet. Die Bond-Muster sind in der Region zwischen der Fläche, wo die Mehrzahl von leitenden Kugeln angeordnet ist, und dem Rand der Öffnung ausgebildet. In der Richtung des Verlaufs der Öffnung sind eines oder mehrere der Bond-Muster zwischen zwei zueinander benachbarten Kugeln angeordnet.
    •
  • Weitere Merkmale und Zweckmäßigkeiten der Erfindung ergeben sich aus der Beschreibung von Ausführungsbeispielen anhand der beigefügten Zeichnungen. Von den Figuren zeigen:
  • 1 eine schematische Querschnittsansicht einer Halbleitervorrichtung gemäß einer ersten Ausführungsform der vorliegenden Erfindung,
  • 2 eine schematische Querschnittsansicht eines abgewandelten Beispiels 1 einer ersten Ausführungsform,
  • 3 eine schematische Querschnittsansicht eines abgewandelten Beispiels 2 der ersten Ausführungsform,
  • 4A u. 4B schematische Querschnittsansichten eines abgewandelten Beispiels 3 der ersten Ausführungsform,
  • 5 eine schematische Querschnittsansicht eines abgewandelten Beispiels 4 der ersten Ausführungsform,
  • 6 eine schematische Querschnittsansicht eines abgewandelten Beispiels 5 der ersten Ausführungsform,
  • 7 eine Draufsicht auf den Halbleiterchip gemäß der siebten Ausführungsform,
  • 8 ein schematisches Diagramm der Anordnung des Halbleiterchips 1 in 7 und der Halbleiterchips, die durch Zerteilen erhalten werden,
  • 9 eine schematische Querschnittsansicht eines Multi-Chip-Gehäuses eines BOC-Aufbaus, das unter Verwendung der in 8 gezeigten Halbleiterchips gebildet ist,
  • 10 eine schematische Querschnittsansicht eines Multi-Chip-Gehäuses eines BOC-Aufbaus, das unter Verwendung der in 8 gezeigten Halbleiterchips gebildet ist,
  • 11A eine Draufsicht auf die untere Oberfläche der Halbleitervorrichtung von 1,
  • 11B eine Querschnittsansicht entlang der Linie I-I' in 11A,
  • 12A eine Draufsicht auf die untere Oberfläche der Halbleitervorrichtung von 1,
  • 12B eine Querschnittsansicht entlang der Linie I-I' in 12A,
  • 13 eine vergrößerte Draufsicht auf die Umgebung der Öffnung des Substrats in der Halbleitervorrichtung gemäß der dritten Ausführungsform,
  • Fig. 14 ein schematisches Diagramm, das eine Halbleitervorrichtung gemäß der dritten Ausführungsform zeigt,
  • 15 eine schematische Querschnittsansicht eines Gehäuses, bei dem ein BOC-Aufbau verwendet wird,
  • 16 eine Draufsicht auf die von unten betrachtete Umgebung der Öffnung, vor dem Harzversiegeln des Gehäuses von 15,
  • 17 eine schematische Querschnittsansicht eines Gehäuses eines Substrat-Typs und
  • 18 eine schematische Querschnittsansicht eines Multi-Chip-Gehäuses, bei dem ein BOC-Aufbau verwendet wird.
  • Im folgenden werden einige Ausführungsformen der vorliegenden Erfindung unter Bezugnahme auf die Zeichnungen im Detail beschrieben. Durch die unten beschriebenen Ausführungsformen soll dabei nicht die vorliegende Erfindung eingeschränkt werden.
  • Erste Ausführungsform
  • 1 ist eine schematische Querschnittsansicht, die eine Halbleitervorrichtung gemäß der ersten Ausführungsform der vorliegenden Erfindung zeigt. Die Halbleitervorrichtung ist aus einem Multi-Chip-Gehäuse gebildet, bei dem ein BOC-Aufbau verwendet wird und weist einen Halbleiterchip 1, einen Halbleiterchip 2, einen Halbleiterchip 3 und ein Substrat 4 auf. Das Substrat 4 ist ein Verdrahtungssubstrat mit vorgegebenen Leitungsmustern bzw. leitenden Strukturen, die auf seiner oberen und unteren Oberfläche ausgebildet sind. Die Halbleiterchips 1, 2 und 3 sind auf dem Substrat 4 angeordnet und elektrisch mit den Leitungsmustern verbunden.
  • Eine Öffnung 4a ist in der Nachbarschaft des zentralen Abschnitts des Substrats 4 ausgebildet und der Halbleiterchip 2 und der Halbleiterchip 3 sind an den beiden entsprechenden Seiten der Öffnung 4a angeordnet. Alle Halbleiterchips 1, 2 und 3 gehören der Zentralanschlussflächen-Spezifikation an. Die Halbleiterchips 2 und 3 sind auf das Substrat 4 in einer Lage angebracht (durch Chipbonden), bei der die Chipfläche mit den zentralen Anschlussflächen 2a und 3a für die Elektrode nach oben zeigt. Der Halbleiterchip 1 ist auf den Halbleiterchips 2 und 3 angebracht (durch Chipbonden) und ist in einer Lage angeordnet, bei der seine zentrale Anschlussfläche 1a auf der Öffnung 4a nach unten zeigt. Leitende Bälle bzw. Kugeln 7 zur Montage sind auf der Bodenfläche des Substrats 4 befestigt.
  • Die zentralen Anschlussflächen 2a und 3a der Halbleiterchips 2 und 3 sind mit den Bondfingern der oberen Oberfläche des Substrats 4 durch Drahtbonden unter Verwendung von Golddrähten 5 verbunden. Die zentrale Anschlussfläche 1a des Halbleiterchips 1 ist mit den Bondfingern auf der unteren Oberfläche des Substrats 4 durch Drahtbonden unter Verwendung von Golddrähten 6 verbunden. Die Golddrähte 6 beginnen an der zentralen Anschlussfläche 1a und gehen zwischen den Halbleiterchips 2 und 3 und durch die Öffnung 4a hindurch zu den Bondfingern auf der unteren Oberfläche des Substrats 4.
  • Die Halbleiterchips 1, 2 und 3 auf dem Substrat 4 sind unter Verwendung eines Versiegelungsharzes 8 versiegelt. Die untere Oberfläche des Substrats 4 ist unter Verwendung eines Versiegelungsharzes 9 versiegelt und das Versiegelungsharz 9 füllt den Raum zwischen den Halbleiterchips 2 und 3 und die Öffnung 4a. Das Versiegelungsharz 9 versiegelt ebenfalls die Bondfinger auf der unteren Oberfläche des Substrates 4 und die Golddrähte 6.
  • Wenn der Halbleiterchip 1 mit den Bondfingern auf dem Substrat 4 verbunden ist, nachdem der Halbleiterchip 1 auf den Halbleiterchips 2 und 3 angebracht wurde (durch Chipbonden), wird das Substrat 4 mit der Oberseite nach unten gekehrt und die zentrale Anschlussfläche 1a des Halbleiterchips 1 wird unter Verwendung des Golddrahtes 6 auf das Substrat 4 gebondet (Drahtbonden).
  • Durch das dergestaltige Anordnen der Halbleiterchips 2 und 3 auf den beiden Seiten der Öffnung 4a und das Hindurchgehen des Golddrahtes 6 zwischen den Halbleiterchips 2 und 3 und durch die Öffnung 4a kann die Drahtlänge des Golddrahtes 6 minimiert werden. Da der Abstand zwischen den drahtgebondeden Abschnitten an den beiden Enden des Golddrahtes 6 dadurch verkürzt ist, kann der Golddraht 6 auf zuverlässige Weise gestützt werden und das Auftreten des Absinkens (Wandern des Golddrahtes) des Golddrahtes 6 kann zwischen den drahtgebondeden Abschnitten verhindert werden. Deshalb können Kurzschlüsse zwischen den zueinander benachbarten Golddrähten 6 selbst und Kurzschlüsse zwischen den Golddrähten 6 und den Rändern der Halbleiterchips 2 und 3 verhindert werden und die Zuverlässigkeit der Halbleitervorrichtung kann verbessert werden.
  • Das Verkürzen der Drahtlänge von dem Halbleiterchip 1 zu dem Substrat 4 resultiert in einer Struktur, die vorteilhaft für das Vergrößern der Betriebsgeschwindigkeit der Chips ist. Da die Länge des Golddrahtes 6 im wesentlichen gleich der Länge des Golddrahtes 5 gemacht werden kann, kann weiterhin das Auftreten einer Zeitdifferenz zwischen den Signalen des Halbleiterchips 1 und der Halbleiterchips 2 und 3 verhindert werden.
  • Da es nicht nötig ist, den Golddraht außerhalb des Halbleiterchips 1 verlaufen zu lassen, kann darüber hinaus der Raum außerhalb des Halbleiterchips 1 verringert werden. Dadurch kann ein kleines und hochintegriertes Multi-Chip-Gehäuse mit dem BOC-Aufbau gebildet werden.
  • Obwohl in 1 ein Beispiel gezeigt ist, bei dem zwei Halbleiterchips 2 und 3 auf einem Substrat 4 montiert sind, können auf dem Substrat 4 drei oder mehr Halbleiterchips Seite an Seite angeordnet werden. Obwohl in 1 ein Beispiel gezeigt ist, bei dem ein Halbleiterchip 1 auf den Halbleiterchips 2 und 3 montiert ist, können in ähnlicher Weise zwei oder mehr Halbleiterchips auf den Halbleiterchips 2 und 3 angebracht werden.
  • Abgewandeltes Beispiel 1
  • 2 ist eine schematische Querschnittsansicht, die ein abgewandeltes Beispiel 1 der ersten Ausführungsform zeigt. Das abgewandelte Beispiel 1 ist ein Halbleiterchip mit Spezifikationen, bei denen Randbereichs-Anschlussflächen 2b und 3b auf den in 1 gezeigten Halbleiterchips 2 und 3 vorgesehen sind. Indem zugelassen wird, dass die Halbleiterchips 2 und 3 Chips mit Randbereichs-Anschlussflächen-Spezifikation sind, können verschiedene Halbleiterchips, wie zum Beispiel Mikrocomputer, die nicht Hochgeschwindigkeits-DRAMs sind, verwendet werden und die Freiheit beim Aufbau der Halbleitervorrichtungen kann vergrößert werden. Wie 2 zeigt, können in diesem Fall Durchgangslöcher 17 auf dem Umfang des Substrates 4a gebildet wer den, zusätzliche leitende Bälle bzw. Kugeln 7 können auf der Rückseite des Substrates 4 angeordnet werden und die leitenden Kugeln 7 können durch die Durchgangslöcher 17 direkt mit den Bondfingern verbunden werden, an die die Golddrähte 5 angeschlossen sind. Dadurch können Eingabe und Ausgabe zu und von den Halbleiterchips 2 und 3 durch die zusätzlichen leitenden Kugeln 7 unabhängig gemacht werden und der Verdrahtungspfad von der Rückseite des Substrates 4 zu den Halbleiterchips 2 und 3 kann verkürzt werden.
  • Abgewandeltes Beispiel 2
  • 3 ist eine schematische Querschnittsansieht, die ein abgewandeltes Beispiel 2 der ersten Ausführungsform zeigt. Das abgewandelte Beispiel 2 ist eine Halbleitervorrichtung, in der ein Halbleiterchip 1 elektrisch über Bumps bzw. Kontakthöcker 10 mit den Halbleiterchips 2 und 3 verbunden ist. Die untere Oberfläche des Halbleiterchips 1 ist mit Randbereichs-Anschlussflächen (nicht gezeigt in 3) zum Anschließen von Bumps versehen und die zentralen Anschlussflächen der Halbleiterchips 2 und 3 sind mit der Anschlussfläche zum Verbinden mit dem Bump des Halbleiterchips 1 über die Bumps 10 verbunden.
  • Da es nicht notwendig ist, den Golddraht 5 in 1 vorzusehen, kann entsprechend dem abgewandelten Beispiel 2 die Ursache des Absinkens oder Wanderns des Golddrahtes selbst beseitigt werden. Weiterhin ist es nicht notwendig, Verdrahtungsstrukturen zum Verbinden mit den Golddrähten auf der oberen Oberfläche des Substrates 4 vorzusehen. Dadurch kann ein Unterschied in der Betriebsgeschwindigkeit zwischen den Halbleiterchips 1, 2 und 3 verringert werden und das Auftreten von Laufzeitunterschieden der Signale zu jedem Halbleiterchip kann verhindert werden. Obwohl in 3 die Chips 2 und 3 Chips einer Zentral- Anschlussflächen-Spezifikation sind, können ebenfalls andere Chips als jene einer Zentral-Anschlussflächen-Spezifikation verwendet werden.
  • Abgewandeltes Beispiel 3
  • 4A und 4B sind schematische Querschnittsansichten, die ein abgewandeltes Beispiel 3 der ersten Ausführungsform zeigen. Das abgewandelte Beispiel 3 ist eine Halbleitervorrichtung, bei der zumindest einer der Halbleiterchips 2 und 3 durch einen Dummy-Chip 18 ersetzt ist, der nicht wirklich betrieben wird.
  • 4A zeigt ein Beispiel, in dem der in 1 gezeigte Halbleiterchip 3 der ersten Ausführungsform durch einen Dummy-Chip 18 ersetzt ist. 4B zeigt ein Beispiel, in dem der Halbleiterchip 3 des abgewandelten Beispiels 1, der in 2 gezeigt ist, durch eine Dummy-Chip 18 ersetzt ist.
  • Sogar in dem Fall, in dem es nicht notwendig ist, in dem Aufbau der Vorrichtung zwei Halbleiterchips unterhalb des Halbleiterchips 1 anzuordnen, kann gemäß des abgewandelten Beispiels 3 durch Anordnen des Dummy-Chips 18 der Halbleiterchip 1 von der Unterseite her unterstützt werden. Deshalb kann der Aufbau der ersten Ausführungsform auch ohne die Begrenzung des Aufbaus der Vorrichtung verwirklicht werden.
  • Abgewandeltes Beispiel 4
  • 5 ist eine schematische Querschnittsansicht, die ein abgewandeltes Beispiel 4 der ersten Ausführungsform zeigt. 5 ist eine Draufsicht, die die Umgebung der Öffnung 4a des Sub strats 4 der in 1 gezeigten Halbleitervorrichtung im Detail zeigt. 5 ist eine Ansicht von unten des Zustands vor der Versiegelung des Gehäuses durch das Harz. Wie 5 zeigt, ist der von der zentralen Anschlussfläche 1a weggehende Golddraht 6 mit einem Bondfinger 4b des Substrates 4 verbunden und der Bondfinger 4b ist mit dem Muster oder dergleichen, auf dem die leitenden Kugeln 7 angeordnet sind, verbunden. In diesem Aufbau ist das abgewandelte Beispiel 4 ein Beispiel, in dem die Bondfinger 4b, die durch die Öffnung 4a zueinander zeigen, mittels Drahtbondens über Golddrähte 11 verbunden sind. Dadurch kann die Freiheit bei der Verdrahtungsführung auf dem Substrat 4 vergrößert werden und sogar in dem Fall, in dem die Öffnung 4a in dem Substrat 4 ausgebildet ist, kann ein gewünschter Verdrahtungspfad auf dem Substrat 4 vorgesehen werden. Außerdem kann die Verdrahtungsführung zu den leitenden Kugeln 7 für den externen Anschluss erleichtert werden.
  • Abgewandeltes Beispiel 5
  • 6 ist eine schematische Querschnittsansicht, die ein abgewandeltes Beispiel 5 der ersten Ausführungsform zeigt. 6 ist eine Draufsicht, die die Umgebung der Öffnung 4a des Substrates 4 der Halbleitervorrichtung , die in 1 gezeigt ist, auf ähnliche Weise wie 5 zeigt. 6 ist eine Bodenansicht des Zustandes vor dem Einschließen des Gehäuses mit dem Harz. In dem abgewandelten Beispiel 5 sind vorgesehene Bondfinger 4b Seite an Seite angeordnet und durch Drahtbonden mit den Golddrähten 12 verbunden. Sogar in dem Fall, in dem die Verdrahtungsführung auf dem Substrat 4 aufgrund des Platzes oder dergleichen schwierig ist, kann gemäß dem abgewandelten Beispiel 5 die Freiheit bei der Verdrahtung vergrößert werden und ein gewünschter Verdrahtungspfad kann auf dem Substrat 4 durch Drahtbonden mittels Golddrähten 12 vorgesehen werden.
  • Abgewandeltes Beispiel 6
  • 6 zeigt ein abgewandeltes Beispiel 6 zusammen mit dem oben beschriebenen abgewandelten Beispiel 5. In dem abgewandelten Beispiel 6 ist unter Verwendung des Raumes zwischen der Öffnung 4a und den Bondfingern 4b ein Verbindungsmuster 4c ausgebildet und die vorgesehenen Bondfinger 4b sind über das Verbindungsmuster 4c miteinander verbunden. Sogar in dem Fall, in dem die Verdrahtungsführung auf dem Substrat 4 aufgrund des Platzes oder dergleichen schwierig ist, kann gemäß dem abgewandeltem Beispiel 6 ein gewünschter Verdrahtungspfad auf dem Substrat 4 durch Bilden des Verbindungsmusters 4c vorgesehen werden.
  • Wenn die abgewandelten Beispiele 4 bis 6, die oben beschrieben wurden, auf Chips mit einem in 15 gezeigten bekannten BOC-Aufbau angewendet werden, kann die Freiheit bei der Verdrahtungsführung vergrößert werden.
  • Zweite Ausführungsform
  • Als nächstes wird unter Bezugnahme auf die 7 bis 10 eine zweite Ausführungsform der vorliegenden Erfindung beschrieben. Bei der zweiten Ausführungsform können die Halbleiterchips 1, 2 und 3 der ersten Ausführungsform durch das gleiche Verfahren hergestellt werden. 7 ist eine Draufsicht, die den Halbleiterchip 1 zeigt. Der Halbleiterchip 1 ist ein Chip einer großen Kapazität, wie zum Beispiel ein DRAM, mit einer auf seiner Mitte gebildeten zentralen Anschlussfläche 1a. Der hier gezeigte Chip hat eine Kapazität von 512 Megabit (Mb). Wenn der Halbleiterchip 1 entlang der beiden in 7 gezeigten gestrichelten Linien Y zerteilt wird, wird er in zwei Halbleiterchips aufgespalten. Einer wird zu dem Halbleiterchip 2 der ersten Ausführungsform und der andere wird zu dem Halbleiterchip 3. Die Kapazität sowohl des Halbleiterchips 2 als auch des Halbleiterchips 3 nach der Aufteilung ist 256 Megabit. Wenn die Kapazität des Halbleiterchips 1 ein Gigabit (Gb) ist, wird die Kapazität sowohl des Halbleiterchips 2 als auch des Halbleiterchips 3 nach der Aufteilung 512 Megabit. Zur Verwendung für die einzelnen Chips nach der Aufteilung wurden Anschlussflächen 1b auf den beiden Seiten der zentralen Anschlussflächen 1a des Halbleiterchips 1 und einem Abschnitt der äußeren Ränder bereits bei der Waferprozessierung vorgesehen. Die Anschlussflächen 1b sind dergestalt ausgebildet, dass sie nach der Zerteilung Randbereichs-Anschlussflächen 2b und 3b, die in 2 veranschaulicht sind, sind.
  • 8 ist ein schematisches Diagramm, das die Anordnung des Halbleiterchips 1 in 7 und der durch das Zerteilen erhaltenen Halbleiterchips 2 und 3 zeigt. Da die Größe des Halbleiterchips 2 und 3 ungefähr die Hälfte der Größe des Halbleiterchips 1 beträgt, ist daher der ebene Bereich des Halbleiterchips 1 im wesentlichen gleich dem ebenen Bereich der Halbleiterchips 2 und 3 und der Halbleiterchip 1 kann in geeigneter Weise auf dem ebenen Bereich der Halbleiterchips 2 und 3 angeordent werden.
  • 9 und 10 sind schematische Querschnittsansichten, die ein Multi-Chip-Gehäuse mit einem BOC-Aufbau, das unter Verwendung der in 8 gezeigten Halbleiterchips 1, 2 und 3 gebildet ist, zeigen. Wie 9 und 10 zeigen, sind die Halbleiterchips 2 und 3 auf den beiden Seiten der Öffnung 4a auf dem Substrat 4 angebracht (durch Chipbonden), und ein Halbleiterchip 1 ist (mittels Chipbondens) auf den Halbleiterchips 2 und 3 angebracht. Da die Randbereichs-Anschlussflächen der Halbleiterchips strat 4 verbunden ist, ist das Gehäuse speziell für Vorrichtungen mit einem Hochgeschwindigkeitsbetrieb geeignet. In 10 sind die Randbereichs-Anschlussflächen 2b und 3b der Halbleiterchips 2 und 3 elektrisch mit der unteren Oberfläche des Substrats 4 über Golddrähte 14 verbunden.
  • Gemäß der zweiten Ausführungsform können die Halbleiterchips 1, 2 und 3 in dem gleichen Waferprozess hergestellt werden. Deshalb können die Kosten für die Fertigung einer Halbleitervorrichtung in signifikanter Weise verringert werden.
  • Dritte Ausführungsform
  • Bezugnehmend auf 11 bis 14 wird als nächstes eine dritte Ausführungsform der vorliegenden Erfindung beschrieben. Die dritte Ausführungsform ist eine Halbleitervorrichtung ähnlich der ersten Ausführungsform, bei der ein Versiegelungsharz 9 auf zuverlässige Weise mittels einer Spritzpressformung bzw. einem Transfergießverfahren ausgebildet wird, sogar wenn die Weite der Öffnung 4a des Substrates 4 vergrößert wird.
  • Abhängig von dem Aufbau einer Halbleitervorrichtung kann es erforderlich sein, die Weite der Öffnung 4a des Substrates 4 aufgrund des Schaltungsaufbaus oder anderer Gründe zu vergrößern. Andererseits werden die Positionen der leitenden Kugeln 7, die auf der Rückseite des Substrates 4 angeordnet sind, durch die Musteranordnung auf der Rückseite des Substrates 4, die Orte von Anschlussflächen von zu verbindenden Teilen oder dergleichen begrenzt und sogar, wenn die Weite der Öffnung 4a vergrößert wird, kann es den Fall geben, dass die Positionen der leitenden Kugeln 7 nicht verändert werden können. In diesem Fall kann es in Abhängigkeit von der Weite der Öffnung 4a eine Be grenzung bei der Versiegelung durch das Versiegelungsharz 9 geben.
  • Zunächst wird bezugnehmend auf 11 und 12 auf die Lagebeziehung zwischen dem Versiegelungsharz 9 und den leitenden Kugeln 7 Bezug genommen, wenn die Weite der Öffnung 4a vergrößert wird. Hier sind 11A und 12A Drauf sichten, die die untere Oberfläche der Halbleitervorrichtung von 1 zeigen, 11B ist eine Querschnittsansicht entlang der Linie I-I' in 11A und 12B ist eine Querschnittsansicht entlang der Linie I-I' in 12A. 11 zeigt den Fall, bei dem die Weite der Öffnung 4a hinreichend klein ist. Da in diesem Fall ein hinreichender Platz zwischen dem Rand der Öffnung 4a und den entlang der Öffnung 4a angeordneten leitenden Kugeln 7 vorhanden ist, kann, wie in 11B gezeigt, bei der Durchführung der Harzversiegelung ein hinreichender Bereich, in dem die Formbacke 15 das Substrat 4 kontaktiert (Backenführungsspielraum L) sichergestellt werden. Deshalb können durch Fließenlassen des Versiegelungsharzes 9 in den Raum 16 zwischen der Formbacke 15 und dem Substrat 4 die Bondfinger 4b auf zuverlässige Weise versiegelt werden.
  • Andererseits zeigt 12 den Zustand, in dem die Weite der Öffnung 4a vergrößert ist und die Ränder der Öffnung 4a sich den leitenden Kugeln 7 annähern. Da in diesem Fall der Raum zwischen der Öffnung 4a und den leitenden Kugeln 7 eingeschränkt ist und die Bondfinger 4b nahe den leitenden Kugeln 7 sind, ist der Backenführungsspielraum L unzureichend.
  • In der dritten Ausführungsform sind zum Sicherstellen des Backenführungsspielraums L die Bondfinger 4b an geeigneten Orten bezüglich der leitenden Kugeln 7 angeordnet, sogar in dem in 12 gezeigten Fall.
  • 13 ist eine vergrößerte Draufsicht, die die Nachbarschaft der Öffnung 4a des Substrates 4 in der Halbleitervorrichtung gemäß der dritten Ausführungsform zeigt. 13 zeigt den Zustand vor dem Versiegeln mit dem Versiegelungsharz 9. Wie 13 zeigt, sind die leitenden Kugeln 7 entlang des Randes der Öffnung 4a angeordnet und die Bondfinger 4b sind zwischen dem Bereich, in dem die leitenden Kugeln 7 angeordnet sind und dem Rand der Öffnung 4a angeordnet. In der Richtung entlang des Randes der Öffnung 4a ist eine Mehrzahl von Bondfingern 4b zwischen den zueinander benachbarten leitenden Kugeln 7 angeordnet.
  • Dadurch kann ein hinreichender Platz zwischen den leitenden Kugeln 7 und den Bondfingern 4b sichergestellt werden und der Backenführungsspielraum L kann in diesem Platz sichergestellt werden. Wie in 13 durch Schraffur gezeigt, ist in diesem Fall der Bereich des Backenführungsspielraums L der Zickzack-Bereich zwischen den leitenden Kugeln 7 und den Bondfingern 4b. Durch Kontaktieren des Randes zum Führen der Backe L mit der Formbacke 15 kann der Bereich M zwischen dem Rand zum Führen der Backe L und der Öffnung 4a mit dem Versiegelungsharz 9 gefüllt werden.
  • 14 ist ein schematisches Diagramm, das eine Halbleitervorrichtung gemäß der dritten Ausführungsform zeigt. 14 ist eine Draufsicht, die die untere Oberfläche des Substrates 4 zeigt. Durch das Einführen des Randbereichs zum Führen der Backe L, wie in 13 gezeigt, unterscheidet sich die Breite des ausgebildeten Versiegelungsharzes 9 zwischen dem Ort nahe den leitenden Kugeln 7 und dem Ort, an dem die Bondfinger 4b bedeckt werden. Hier ist es vorzuziehen, das Versiegelungsharz 9 dergestalt auszubilden, dass der Unterschied zwischen der Breite D1 an der Stelle, an der die Bondfinger 4b bedeckt werden, und der Breite Dz an dem Ort nahe den leitenden Kugeln 7 0,2mm oder mehr wird. Dadurch wird sichergestellt, dass die zwischen den zueinander benachbarten leitenden Kugeln 7 angeordneten Bondfinger 4b mit dem Versiegelungsharz 9 bedeckt werden können.
  • Sogar wenn die Weite der Öffnung 4a des Substrates 4 vergrößert wird und die Bondfinger 4b an die leitenden Kugeln 7 heranrücken, kann gemäß der dritten Ausführungsform der Backenführungsspielraum L sichergestellt werden und die Bondfinger 4b können mit dem Versiegelungsharz 9 bedeckt und versiegelt werden. In dem Fall, in dem beispielsweise die Randbereichs-Anschlussflächen 2b und 3b der Halbleiterchips 2 und 3 mit den Bondfingern 4b auf der Rückseite des Substrates 4 mit Golddrähten 14 verbunden sind, muss deshalb die Weite der Öffnung 4a zum Hindurchführen sowohl der Golddrähte 6 als auch der Golddrähte 14, wie in 10 gezeigt, vergrößert werden. Sogar in diesem Fall kann jedoch der Backenführungsspielraum L sichergestellt werden und die Harzversiegelung kann durchgeführt werden.
  • Die dritte Ausführungsform kann ebenfalls auf den Fall angewendet werden, bei dem die Weite der Öffnung in der in 15 gezeigten Halbleitervorrichtung anwächst. Durch Sicherstellen des Backenführungsspielraums L können die Bondfinger auf zuverlässige Weise mit dem Versiegelungsharz 9 versiegelt werden.
  • Da die vorliegende Erfindung wie oben beschrieben gestaltet ist, übt die vorliegende Erfindung die im folgenden beschriebenen Wirkungen aus.
  • Da die erste Verdrahtung zwischen den zueinander benachbarten ersten Halbleiterchips und durch die Öffnung des Substrates hindurchgeführt ist, und die erste Verdrahtung von dem zweiten Halbleiterchip zu dem zweiten leitenden Muster auf dem Substrat geführt ist, kann der Verdrahtungspfad auf eine minimale Länge verkürzt werden. Dadurch kann ein Kurzschluss zwischen den zueinander benachbarten ersten Verdrahtungen verhindert werden, ein Kurzschluss zwischen den ersten Verdrahtungen und dem Rand des Halbleiterchips kann verhindert werden und die Zuverlässigkeit der Halbleitervorrichtung kann verbessert werden. Durch Verkürzen des Verdrahtungspfades auf eine minimale Länge kann ebenfalls eine Halbleitervorrichtung mit einem für das Anheben der Geschwindigkeit vorteilhaften Aufbau gebildet werden.
  • Da eine Mehrzahl von ersten Anschlussflächen, mit denen erste Verdrahtungen verbunden sind, entlang der Richtung, in der sich die Öffnung erstreckt, angeordnet ist, kann eine große Anzahl von ersten Verdrahtungen durch die Öffnung hindurchgeführt werden.
  • Da eine Mehrzahl von ersten Anschlussflächen entlang der Mittellinie des zweiten Halbleiterchips angeordnet ist, kann eine Halbleitervorrichtung gebildet werden, die einen zweiten Halbleiterchip einer Zentralanschlussflächen-Spezifikation verwendet.
  • Da die zweite Verdrahtung vorgesehen ist, die den ersten Halbleiterchip elektrisch mit dem ersten leitenden Muster verbindet, kann der erste Halbleiterchip unter Verwendung des Drahtbondens mit dem ersten leitenden Muster verbunden werden.
  • Da eine Mehrzahl von Anschlussflächen, an die zweite Verdrahtungen angeschlossen sind, auf dem Randbereichsabschnitt des ersten Halbleiterchips vorgesehen ,i st, kann der Verdrahtungspfad der zweiten Verdrahtungen auf eine minimale Länge verkürzt werden. Deshalb kann ein Kurzschluss der zueinander benachbarten zweiten Verdrahtungen verhindert werden, ein Kurzschluss der zweiten Verdrahtungen mit dem Rand des Halbleiterchips kann verhindert werden und die Zuverlässigkeit der Halbleitervorrichtung kann verbessert werden. Durch Verkürzen der Leitungslänge auf eine minimale Länge kann eine Halbleitervorrichtung , mit einem für das Anheben der Geschwindigkeit vorteilhaften Aufbau gebildet werden. Da die Länge der ersten Verdrahtungen im wesentlichen gleich der Länge der zweiten Verdrahtungen sein kann, kann weiterhin das Auftreten von zeitlichen Differenzen der Signale an dem ersten Halbleiterchip und dem zweiten Halbleiterchip verhindert werden.
  • Da ein Durchgangsloch in der Nähe des Abschnitts vorgesehen ist, bei dem die zweite Verdrahtung mit dem ersten leitenden Muster verbunden ist, kann die Leitungslänge von dem ersten Halbleiterchip zu dem zweiten leitenden Muster verkürzt werden und eine Eingabe zu dem ersten Halbleiterchip oder eine Ausgabe von dem ersten Halbleiterchip durch das zweite leitende Muster können unabhängig voneinandergestaltet werden.
  • Da die Bumps, die den ersten Halbleiterchip elektrisch mit dem zweiten Halbleiterchip verbinden, zwischen beiden vorgesehen sind, kann die Leitungslänge von dem ersten Halbleiterchip zu dem zweiten Halbleiterchip auf eine minimale Länge verkürzt werden.
  • Da der erste Halbleiterchip durch Abspalten eines Chips von demselben als zweitem Halbleiterchip gebildet werden kann, können der erste und der zweite Halbleiterchip in demselben Waferprozess hergestellt werden. Dadurch können die Kosten zum Herstellen einer Halbleitervorrichtung auf signifikante Weise verringert werden.
  • Da eine dritte Verdrahtung vorgesehen wird, deren eines Ende mit dem ersten Halbleiterchip verbunden ist und deren anderes Ende mit dem zweiten leitenden Muster verbunden ist, und die dritte Verdrahtung durch die Öffnung hindurchgeführt ist, kann die Leitungslänge für die dritten Verdrahtungen auf eine minimale Länge verkürzt werden.
  • Da auf dem Randbereichsabschnitt des ersten Halbleiterchips dritte Anschlussflächen, an die eine Mehrzahl von dritten Verdrahtungen angeschlossen ist, bereitgestellt werden, kann die Leitungslänge für die dritten Verdrahtungen auf eine minimale Länge verkürzt werden.
  • Da zwischen dem ersten Halbleiterchip und der einen Oberfläche des Substrats Bumps zum elektrischen Verbinden des ersten Halbleiterchips und der einen Oberfläche des Substrats vorhanden sind, kann die Leitungslänge von dem ersten Halbleiterchip zu dem Substrat auf eine minimale Länge verkürzt werden.
  • Da die dritten Verdrahtungen zum Verbinden von mindestens zwei von einer Mehrzahl von Bondmustern vorgesehen sind, kann die Freiheit bei der Verdrahtung vergrößert werden und ein erwünschter Verdrahtungspfad auf dem Substrat vorgesehen werden.
  • Da die an der Öffnung einander gegenüberliegenden Bondmuster durch die dritten Verdrahtungen verbunden sind, kann ein erwünschter Verdrahtungspfad auf dem Substrat vorgesehen werden, sogar wenn auf dem Substrat eine Öffnung vorgesehen ist.
  • Da ein Verbindungsmuster vorgesehen ist, das mindestens zwei einer Mehrzahl von Bondmustern verbindet, und das Verbindungsmuster zwischen dem Bondmuster und dem Rand der Öffnung vorgesehen ist, kann auf dem Substrat ein erwünschter Leitungspfad vorgesehen werden, sogar wenn die Führung der Verdrahtung auf dem Substrat schwierig ist.
  • Da ein Bondmuster in der Region zwischen dem Bereich, auf dem die leitenden Kugeln angeordnet sind und dem Rand der Öffnung ausgebildet wird, und zwischen zwei benachbarten leitenden Kugeln in der Richtung, in der sich die Öffnung erstreckt, eines oder mehrere Bondmuster angeordnet sind, kann das Bondmuster sogar dann angeordnet werden, wenn der Raum zwischen den leitenden Kugeln und der Öffnung klein ist.
  • Da die Breite des Versiegelungsharzes in dem Abschnitt nahe den leitenden Kugeln kleiner gemacht wird als die Breite des Abschnitts zum Bedecken der Bondmuster, kann zwischen den leitenden Kugeln und dem Versiegelungsharz Platz geschaffen werden. Dadurch kann um die leitenden Kugeln herum der Spielraum zum Halten der Backe zum Formen des Versiegelungsharzes sichergestellt werden.
  • Da die Breite des Versiegelungsharzes in dem Abschnitt nahe den leitenden Kugeln um 0,2mm oder mehr kleiner gemacht wird als die Breite des Abschnitts zum Bedecken des Bondmusters, kann der Spielraum zum Halten der Backe sichergestellt werden.
  • Da für mindestens einen der ersten Halbleiterchips ein Dummy-Chip gewählt wird, kann eine Halbleitervorrichtung sogar in dem Fall gebildet werden, in dem es nicht notwendig ist, zwei erste Halbleiterchips unterhalb des zweiten Halbleiterchips beim Bilden der Vorrichtung vorzusehen.
  • Die gesamte Offenbarung einer Japanischen Patentanmeldung Nr. 2002-219909, eingereicht am 29. Juli 2002 einschließlich der Beschreibung, der Ansprüche, der Zeichnungen und der Zusammenfassung, auf deren Priorität die vorliegende Anmeldung beruht, wird hierin unter Bezugnahme auf deren Gesamtheit eingeschlossen.

Claims (20)

  1. Halbleitervorrichtung, bei der eine Mehrzahl von Halbleiterchips (1, 2, 3) auf einem Substrat (4) angebracht sind, mit: einem ersten leitenden Muster, das auf einer Oberfläche des Substrates (4) vorgesehen ist, einem zweiten leitenden Muster, das auf der anderen Oberfläche des Substrates (4) vorgesehen ist, zumindest zwei ersten Halbleiterchips (2, 3), die auf einer Oberfläche des Substrates (4) angebracht sind und mit dem ersten leitenden Muster verbunden sind, einem zweiten Halbleiterchip (1), der auf den benachbarten ersten Halbleiterchips (2, 3) brückenartig angebracht ist, und einer ersten Verdrahtung (6), die zwischen den benachbarten ersten Halbleiterchips (2, 3) und eine in dem Substrat (4) gebildete Öffnung (4a) hindurchgeht, deren eines Ende mit der Oberfläche des zweiten Halbleiterchips (1), die zu dem Substrat (4) hinzeigt, verbunden ist, und deren anderes Ende mit dem zweiten leitenden Muster verbunden ist.
  2. Halbleitervorrichtung nach Anspruch 1, die weiterhin eine Mehrzahl von ersten Anschlussflächen (1a) aufweist, die auf der Oberfläche des zweiten Halbleiterchips (1), die zu dem Substrat (4) hinzeigt, vorgesehen sind und mit denen entsprechend eine Mehrzahl von ersten Verdrahtungen (6) verbunden ist, wobei die Öffnung (4a) entlang des Spaltes zwischen den zueinander benachbarten ersten Halbleiterchips (2, 3) vorhanden ist und die Mehrzahl von ersten Anschlussflächen (1a) entlang der Richtung des Vorhandenseins der Öffnung (4a) angeordnet ist.
  3. Halbleitervorrichtung nach Anspruch 2, bei der die Mehrzahl von ersten Anschlussflächen (1a) entlang der zentralen Linie des zweiten Halbleiterchips (1) angeordnet ist.
  4. Halbleitervorrichtung nach einem der Ansprüche 1 bis 3, die weiterhin eine zweite Verdrahtung (5) aufweist, die elektrisch den ersten Halbleiterchip (2, 3) mit dem ersten leitenden Muster verbindet.
  5. Halbleitervorrichtung nach Anspruch 4, bei der der erste Halbleiterchip (2 oder 3) auf dem Randbereichsabschnitt der Chipoberfläche eine Mehrzahl von Anschlussflächen aufweist, an die eine Mehrzahl von zweiten Verdrahtungen (5) angeschlossen ist.
  6. Halbleitervorrichtung nach Anspruch 4 oder 5, bei der ein Durchgangsloch (17) zum Verbinden des ersten leitenden Musters mit dem zweiten leitenden Muster auf dem Substrat (4) in der Umgebung eines Verbindungsabschnitts der zweiten Verdrahtung (5) und des ersten leitenden Musters vorgesehen ist.
  7. Halbleitervorrichtung nach einem der Ansprüche 1 bis 6, die weiterhin zwischen dem ersten Halbleiterchip (2 oder 3) und einer Oberfläche des Substrats (4) einen Bump (13) zum elektrischen Verbinden des ersten Halbleiterchips (2 oder 3) mit dem ersten leitenden Muster aufweist.
  8. Halbleitervorrichtung nach einem der Ansprüche 1 bis 7, die weiterhin eine Mehrzahl von Mustern zum Bonden (4b), die das zweite leitende Muster aufweist und an die eine Mehrzahl von ersten Verdrahtungen (6) entsprechend angeschlossen ist, und eine zweite Verdrahtung (11 oder 12) zum Verbinden von mindestens Zweien der Mehrzahl von Mustern zum Bonden (4b) aufweist.
  9. Halbleitervorrichtung nach Anspruch 8, bei der die zweite Verdrahtung (11) mindestens zwei der Muster zum Bonden (4b), die an der Öffnung (4a) zueinander zeigen, verbindet.
  10. Halbleitervorrichtung nach einem der Ansprüche 1 bis 7, die weiterhin eine Mehrzahl von Mustern zum Bonden (4b), die das zweite leitende Muster aufweist und an die eine Mehrzahl von ersten Verdrahtungen (6) entsprechend angeschlossen ist, und ein Verbindungsmuster (4c), das das zweite leitende Muster aufweist und dem Verbinden von mindestens Zweien der Mehrzahl von Mustern zum Bonden (4b) dient, aufweist, wobei das Verbindungsmuster (4c) zwischen den Mustern zum Bonden (4b) und dem Rand der Öffnung (4a) vorgesehen ist.
  11. Halbleitervorrichtung nach einem der Ansprüche 2 bis 10, die weiterhin eine Mehrzahl von Mustern zum Bonden (4b), die das zweite leitende Muster aufweist und an die eine Mehrzahl von ersten Verdrahtungen (6) entsprechend angeschlossen ist, und eine Mehrzahl von leitenden Kugeln (7), die an dem zweiten leitenden Muster befestigt sind und entlang der Öffnung (4a) angeordnet sind, aufweist, wobei die Muster zum Bonden (4b) in der Region zwischen dem Bereich, in dem die Mehrzahl von leitenden Kugeln (7) angeordnet ist und dem Rand der Öffnung (4a) ausgebildet sind, und in der Richtung des Vorhandenseins der Öffnung (4a) eines oder mehrere der Muster zum Bonden (4b) zwischen Zweien der zueinander benachbarten Kugeln (7) angeordnet sind.
  12. Halbleitervorrichtung nach Anspruch 11, die weiterhin ein Versiegelungsharz (9) zum Füllen des Spalts zwischen zwei zueinander benachbarten ersten Halbleiterchips (2, 3) und der Öffnung (4a) aufweist, das auf der anderen Oberfläche zum Bedecken der Muster zum Bonden (4b) mit einer Breite ausgebildet ist, die größer ist als die Öffnung (4a), wobei die Breite des Versiegelungsharzes (9) in dem Abschnitt, der den leitenden Kugeln (7) nahe kommt, geringer ist als die Breite in dem Abschnitt zum Bedecken der Muster zum Bonden (4b).
  13. Halbleitervorrichtung nach Anspruch 12, bei der die Breite des Versiegelungsharzes (9) in dem Abschnitt, der den leitenden Kugeln (7) nahe kommt, um 0,2mm oder mehr geringer ist als die Breite in dem Abschnitt zum Bedecken der Muster zum Bonden (4b) .
  14. Halbleitervorrichtung nach einem der Ansprüche 1 bis 13, bei dem zumindest einer der ersten Halbleiterchips (2, 3) ein Dummy-Chip (18) ist.
  15. Halbleitervorrichtung, bei der ein Halbleiterchip (1) auf einem Substrat (4) angebracht ist, mit: einem auf einer Oberfläche des Substrates vorgesehenen leitenden Muster, einem auf der anderen Oberfläche des Substrates angebrachten Halbleiterchip, einer ersten Verdrahtung (6), die durch eine in dem Substrat (4) gebildete Öffnung (4a) hindurchgeht, deren eines Ende mit der zu dem Substrat (4) hinzeigenden Oberfläche des Halbleiterchips (1) verbunden ist und deren anderes Ende mit dem leitenden Muster verbunden ist, einer Mehrzahl von Mustern zum Bonden (4b), die das leitende Muster aufweist und an die eine Mehrzahl der ersten Verdrahtungen (6) entsprechend angeschlossen ist und einer zweiten Verdrahtung (11 oder 12) zum Verbinden von mindestens Zweien der Mehrzahl von Mustern zum Bonden (4b).
  16. Halbleitervorrichtung nach Anspruch 15, bei der die zweite Verdrahtung (11) mindestens zwei der Muster zum Bonden (4b), die an der Öffnung (4a) zueinander zeigen, verbindet.
  17. Halbleitervorrichtung, bei der ein Halbleiterchip auf einem Substrat (4) angebracht ist, mit: einem auf einer Oberfläche des Substrates vorgesehenen leitenden Muster, einem auf der anderen Oberfläche des Substrates (4) angebrachten Halbleiterchip (1), einer durch eine in dem Substrat (4) gebildete Öffnung (4a) hindurchgehenden Verdrahtung (6), deren eines Ende mit der zu dem Substrat hinzeigenden Oberfläche des Halbleiterchips (1) verbunden ist und deren anderes Ende mit dem leitenden Muster verbunden ist, einer Mehrzahl von Mustern zum Bonden (4b), die das leitende Muster aufweist und an die eine Mehrzahl der Verdrahtungen (6) entsprechend angeschlossen ist und einem Verbindungsmuster (4c), dass das leitende Muster aufweist und zum Verbinden von mindestens Zweien der Mehrzahl von Mustern zum Bonden (4b) dient, wobei das Verbindungsmuster (4c) zwischen den Mustern zum Bonden (4b) und dem Rand der Öffnung (4a) vorgesehen ist.
  18. Halbleitervorrichtung, bei der ein Halbleiterchip auf einem Substrat (4) angebracht ist, mit: einem leitenden Muster, das auf einer Oberfläche des Substrates vorgesehen ist, einem auf der anderen Oberfläche des Substrates (4) angebrachten Halbleiterchip (1), einer durch eine in dem Substrat (4) gebildete Öffnung (4a) hindurchgehenden Verdrahtung (6) deren eines Ende mit der zu dem Substrat hinzeigenden Oberfläche des Halbleiterchips (1) verbunden ist und deren anderes Ende mit dem leitenden Muster verbunden ist, einer Mehrzahl von Mustern zum Bonden (4b), die das leitende Muster aufweisen und an die eine Mehrzahl der Verdrahtungen (6) entsprechend angeschlossen ist und einer Mehrzahl von leitenden Kugeln (7), die auf dem leitenden Muster befestigt sind und entlang der Öffnung (4a) angeordnet sind, wobei die Muster zum Bonden (4b) in der Region zwischen dem Bereich, in dem die Mehrzahl der leitenden Kugeln (7) angeordnet ist, und dem Rand der Öffnung (4a) ausgebildet ist und in der Richtung des Vorhandenseins der Öffnung (4a) eines oder mehrere der Muster zum Bonden (4b) zwischen zwei zueinander benachbarten Kugeln (7) angeordnet sind.
  19. Halbleitervorrichtung nach Anspruch 18, die weiterhin ein Versiegelungsharz (9) zum Füllen der Öffnung (4a) aufweist, das auf der anderen Oberfläche zum Bedecken der Muster zum Bonden (4b) mit einer Breite ausgebildet ist, die größer ist als die Öffnung (4a), wobei die Breite des Versiegelungsharzes (9) in dem Abschnitt, der den leitenden Kugeln (7) nahe kommt, geringer ist als die Breite in dem Abschnitt zum Bedecken der Muster zum Bonden (4b)
  20. Halbleitervorrichtung nach Anspruch 19, bei der die Breite des Versiegelungsharzes (9) in dem Abschnitt, der den leitenden Kugeln (7) nahe kommt, um 0,2mm oder mehr geringer ist als die Breite in dem Abschnitt zum Bedecken der Muster zum Bonden (4b).
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