JP2000349228A - 積層型半導体パッケージ - Google Patents

積層型半導体パッケージ

Info

Publication number
JP2000349228A
JP2000349228A JP16201699A JP16201699A JP2000349228A JP 2000349228 A JP2000349228 A JP 2000349228A JP 16201699 A JP16201699 A JP 16201699A JP 16201699 A JP16201699 A JP 16201699A JP 2000349228 A JP2000349228 A JP 2000349228A
Authority
JP
Japan
Prior art keywords
semiconductor chip
substrate
semiconductor
chip
stacked
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Withdrawn
Application number
JP16201699A
Other languages
English (en)
Inventor
Toshiaki Morita
俊章 守田
Ryoichi Kajiwara
良一 梶原
Masahiro Koizumi
正博 小泉
Kazuya Takahashi
和弥 高橋
Asao Nishimura
朝雄 西村
Chuichi Miyazaki
忠一 宮崎
Yukiji Akiyama
雪治 秋山
Tomoaki Shimoishi
智明 下石
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Hitachi Ltd
Hitachi Solutions Technology Ltd
Original Assignee
Hitachi Ltd
Hitachi ULSI Systems Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Hitachi Ltd, Hitachi ULSI Systems Co Ltd filed Critical Hitachi Ltd
Priority to JP16201699A priority Critical patent/JP2000349228A/ja
Publication of JP2000349228A publication Critical patent/JP2000349228A/ja
Withdrawn legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L24/80 - H01L24/90
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/73—Means for bonding being of different types provided for in two or more of groups H01L24/10, H01L24/18, H01L24/26, H01L24/34, H01L24/42, H01L24/50, H01L24/63, H01L24/71
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0652—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00 the devices being arranged next and on each other, i.e. mixed assemblies
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0657—Stacked arrangements of devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16135—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/16145—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32135—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/32145—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48135—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/48137—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being arranged next to each other, e.g. on a common substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73257—Bump and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/0651—Wire or wire-like electrical connections from device to substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06513—Bump or bump-like direct electrical connections between devices, e.g. flip-chip connection, solder bumps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06555—Geometry of the stack, e.g. form of the devices, geometry to facilitate stacking
    • H01L2225/06565—Geometry of the stack, e.g. form of the devices, geometry to facilitate stacking the devices having the same size and there being no auxiliary carrier between the devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06555—Geometry of the stack, e.g. form of the devices, geometry to facilitate stacking
    • H01L2225/06568—Geometry of the stack, e.g. form of the devices, geometry to facilitate stacking the devices decreasing in size, e.g. pyramidical stack
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01004—Beryllium [Be]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01029—Copper [Cu]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01079—Gold [Au]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01082—Lead [Pb]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/301—Electrical effects
    • H01L2924/30107—Inductance

Abstract

(57)【要約】 【課題】チップサイズのシステムＩＣパッケージとして
展開可能な小型高密度半導体パッケージの提供。 【解決手段】積層される第１の半導体チップが、第１の
基板上に、第１の半導体チップの機能面側に形成してい
る電極パッド上に形成した突起状金属を介して搭載さ
れ、第２の基板が第１の半導体チップの電極パッドが形
成していない側に装備され、第２の半導体チップが第２
の基板上に、第２の半導体チップの機能面側に形成して
いる電極パッド上に形成した突起状金属を介して搭載さ
れ、第３の基板が第２の半導体チップの電極パッドが形
成していない側に装備され、第３の半導体チップが第３
の基板上に、第３の半導体チップの機能面側に形成して
いる電極パッド上に形成した突起状金属を介して搭載さ
れ、かつ第２の基板は第１の基板と電気的に接続され、
第３の基板は第２の基板と第１の基板に電気的に接続さ
れている。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、積層型半導体パッ
ケージに関する。
【０００２】
【従来の技術】携帯電話，携帯音響機器を初めとした電
子機器類は小型軽量化が要求される。またそれらの電子
機器に用いられる半導体チップは、機能，容量等の増大
に伴う高集積化のため、外部接続電極数が数百にもなっ
ている。このように端子数の増大した半導体チップの実
装方式として、現在、半導体パッケージの裏面にマトリ
ックス状のソルダボールを搭載した外部接続端子を有す
るBall Grid Arrey(BGA)パッケージやChip Size Packag
e（ＣＳＰ）が普及しつつある。
【０００３】ところで、半導体チップの搭載，実装技術
としては、ワイヤボンディング方式，Tape Automated B
onding（ＴＡＢ）方式，フリップチップ方式などが広く
用いられている。特にチップの機能面側に形成した電極
パッド上にソルダボールを設け、このソルダボールを介
して基板上に搭載するフリップチップ方式は、フェイス
ダウン実装方法と呼ばれ、一層の高密度実装や低コスト
化が可能である。
【０００４】図１５は、従来の積層実装型パッケージの
一つの構造を示したもので、特開平11−3969号公報に開
示されたものである。これによれば、図１４に示すよう
にＩＣチップ１０６の電極が形成された面とマザー基板
１１０に形成されている導体配線１０９とがバンプ１０
８を介して接するように、ＩＣチップ１０６が、マザー
基板１１０にフリップチップ方式で実装されている。
【０００５】また、抵抗チップ１０１，コンデンサチッ
プ１０２、及びインダクタンスチップ１０３が、導体配
線（図１４には示していない）が形成されているキャリ
ア基板１０４に実装されている。さらにキャリア基板１
０４の上記チップが実装されていない面とＩＣチップ１
０６の電極が形成されていない面上に中間材１０５によ
って貼り付けられていて、マザー基板１１０に形成され
た導体配線１０９と金ワイヤ１０７によって電気的に接
続されている。
【０００６】図１６は、マイクロコンピュータチップ１
１３の電極が形成された面と基板１１４に形成された導
体配線１０９とがバンプ１０８を介して接するように、
マイクロコンピュータチップ１１３が、基板１１４にフ
リップチップ方式で実装されている。メモリチップ１１
２の電極が形成されていない面とマイクロコンピュータ
チップ１１３の電極が形成されていない面とが接するよ
うに、二つのメモリチップ１１２が、マイクロコンピュ
ータチップ１１３上に中間材１１５で貼り付けられてい
る。
【０００７】
【発明が解決しようとする課題】しかし図１５に示す従
来例では、基板１１０へ半導体チップ１０６を搭載後、
中間層１０５を介して配線基板４を半導体チップ６上に
搭載するため、半導体チップと配線基板のマウント工程
が２回必要になり、結果的に生産工程を長くすることに
よるコストアップを招いてしまう。また半導体チップ１
０６と配線基板１０４は中間層１０５を介して有機接着
剤を用いて接着されている。この接着剤を固化する際に
発生する揮発成分が電極パッド１１１上に付着し、この
付着物がボンディングワイヤ１０７と電極パッド１１１
との接合性を阻害し、ボンディング不良によって生産歩
留りを低下させる問題があった。
【０００８】また、半導体チップ１０６に対して配線基
板１０４のサイズが小さいと、ボンディングワイヤ１０
７が長くなり、レジンモールドの際にワイヤが倒され、
隣接ワイヤとショートする危険性がある。このためボン
ディングワイヤの剛性（この場合、長さに依存する）と
の兼ね合いから配線基板１０４の大きさは制限される。
【０００９】さらに配線基板１０４上への搭載部品は抵
抗，コンデンサ，インダクタンス等に限られており、複
数の論理系半導体チップやメモリ系半導体チップで構成
されたシステムＩＣパッケージには展開できない。
【００１０】このため、半導体チップの基板への搭載
は、有機系接着剤を使わず一括して行う必要がある。さ
らに積層する半導体チップのサイズ制限をできる限り無
くす必要がある。
【００１１】図１６に示す従来例では、図１５に示した
従来例の場合と同様にボンディングワイヤ１０７が長く
なる。また有機接着剤を用いて半導体チップ１１３と半
導体チップ１１２を接着しているので電極パッド１１１
表面の汚染によるボンディング不良を引き起こす危険性
がある。
【００１２】さらに、半導体チップ１１３上に搭載され
た複数の半導体チップ１１２は、互いが電気的に接続さ
れている必要がある。導体チップ１１２が独立半導体素
子、つまり互いを電気的に接続できない素子の場合、基
板との接続にはワイヤの引き回しが究めて複雑かつ繁雑
になり、現実的に実現は不可能である。
【００１３】また本実施例は、その構造上、３段以上の
積層はできない。
【００１４】本発明は、以上のような問題を考慮してな
されたものであり、チップサイズのシステムＩＣパッケ
ージとして展開可能な小型の積層型半導体パッケージを
提供することにある。
【００１５】
【課題を解決するための手段】本発明による積層型半導
体パッケージは、複数の半導体チップが積層された半導
体パッケージであって、積層される第１の半導体チップ
が、第１の基板上に、第１の半導体チップの機能面側に
形成している電極パッド上に形成した突起状金属を介し
て搭載され、第２の基板が第１の半導体チップの電極パ
ッドが形成していない側に装備され、第２の半導体チッ
プが第２の基板上に、第２の半導体チップの機能面側に
形成している電極パッド上に形成した突起状金属を介し
て搭載され、第３の基板が第２の半導体チップの電極パ
ッドが形成していない側に装備され、第３の半導体チッ
プが第３の基板上に、第３の半導体チップの機能面側に
形成している電極パッド上に形成した突起状金属を介し
て搭載され、かつ第２の基板は第１の基板と電気的に接
続され、第３の基板は第２の基板と第１の基板に電気的
に接続されている。
【００１６】本発明による積層型半導体パッケージは、
各半導体チップを一括して積層実施でき、かつ配線長を
短くすることができる。
【００１７】
【発明の実施の形態】以下、本発明の実施例を用いて詳
細に説明する。
【００１８】図１は、本発明による積層型半導体パッケ
ージの実施例の構成の一つを示す断面図であり、同一機
能の半導体チップ、或いは別機能の半導体チップを３層
に積層した例である。
【００１９】図１において、１，２、及び３は半導体チ
ップ、４は基板、５はソルダボール、６は電極パター
ン、７はソルダボール、８は配線基板、９は配線パター
ン、１０はボンディングワイヤ、１１はソルダボール、
１２は配線基板、１３は配線パターン、１４はボンディ
ングワイヤ、１５はソルダボール、１６はレジンであ
る。
【００２０】半導体チップ１は、基板４上に搭載され、
半導体チップ２は半導体チップ１上に搭載され、半導体
チップ３は半導体チップ２上に搭載されている。
【００２１】ソルダボール５は基板４に形成し、電極パ
ターン６は、基板４の半導体チップ１が搭載される面に
形成した、半導体チップ１の外部電極接続パターンに対
応し、かつ半導体チップ２への接続用の電極パターンで
ある。
【００２２】ソルダボール７は、半導体チップ１上に形
成した基板４との接続用のもので、電極パターン６の半
導体チップ１の外部電極接続パターンに対応した領域の
電極と接続される。
【００２３】配線基板８は、半導体チップ１のソルダボ
ール７が形成していない側に設置される。配線パターン
９は、配線基板８の半導体チップ２が搭載される面に形
成した、半導体チップ２の外部電極接続パターンに対応
し、かつ半導体チップ３への接続用、及び基板４への接
続用の配線パターンである。
【００２４】１０は配線基板８上の配線パターン９から
基板４上に形成した電極パターン６へ接続したボンディ
ングワイヤで、半導体チップ２への電力供給線となる。
【００２５】ソルダボール１１は、半導体チップ２上に
形成した配線基板８との接続用のもので、配線パターン
９の半導体チップ２の外部電極接続パターンに対応した
領域の電極と接続される。
【００２６】配線基板１２は、半導体チップ２のソルダ
ボール１１が形成していない側に設置される。配線パタ
ーン１３は、配線基板１２の半導体チップ３が搭載され
る面に形成した、半導体チップ３の外部電極接続パター
ンに対応し、かつ配線基板８への接続用の配線パターン
である。
【００２７】１４は配線基板１２上の配線パターン１３
から配線基板８上に形成した配線パターン９へ接続した
ボンディングワイヤで、半導体チップ３への電力供給線
となる。
【００２８】ソルダボール１５は、半導体チップ３上に
形成した配線基板１２との接続用のもので、配線パター
ン１３の、半導体チップ３の外部電極接続パターンに対
応した領域の電極と接続される。
【００２９】図２は、図１に搭載された半導体チップの
構成を詳細に示す断面図であり、２１は半導体チップ、
２２は保護膜、２３は樹脂、２４は電極パッド、２５は
金属バンプ、２６はソルダボール、２７は配線基板、２
８は配線パターン、２９はボンディングワイヤであり、
一般にフリップチップと呼ばれる構成のベアチップであ
る。
【００３０】図３は、図２に示した半導体チップの製造
フローの一例を示したものである。先ず、配線，電極形
成工程の完了したウエハーの機能面側、すなわち配線，
電極パッド等が形成した側に保護膜を塗布する。保護膜
はポリイミド系の材料で構成されることが多い。次に電
極パッド上に金，銅等で構成された金属製のバンプを形
成させる。この上を樹脂で封止する。次にウエハーの機
能面と反対側の面に、配線パターンが形成した配線基板
を有機系接着剤を用いて貼り付ける。この配線基板上の
配線パターンは、前述した通り積層搭載する別チップの
外部電極との接続パターンに対応している。次いで樹脂
封止した機能側の面をポリッシュし、金属バンプを露出
させる。この露出した金属バンプ面に外部電極との接続
用の端子、つまりソルダボールを形成させる。この段階
までをウエハープロセスで行い、その後、ダイシングに
より個々のチップを切り出す。なお切り出したチップ
は、単体ではすでにパッケージングの完了した半導体チ
ップであり、そのまま基板に搭載することで実装完了と
することもできる。
【００３１】図４は、図３で切り出した半導体チップの
断面と外観を示したものである。半導体チップの電極パ
ッドが形成している機能側と反対側に配線基板が搭載さ
れている。換言すると半導体チップ上の機能面上に、別
半導体チップ対応の回路基板を搭載した構造である。
【００３２】前記実施例の積層型半導体パッケージで
は、積層実装する全ての半導体チップは機能面側に形成
した電極パッド上に突起状接続端子、つまりソルダボー
ルを設けた構造で、このソルダボールを介して目的の基
板上に搭載される構造である。このため基板への搭載方
法として、積層搭載する各半導体チップを所定の位置に
配置後、１回のリフロー工程のみで各半導体チップを一
括搭載することができる。
【００３３】またボンディングワイヤは、半導体チップ
の非機能面上に搭載された配線基板上の電極から、この
半導体チップが機能面側の電極パッドに形成した突起状
電極を介して搭載した基板上の電極にかけて配線される
構造である。このため各ボンディングワイヤの長さは、
半導体チップを何層に積層しても半導体チップサイズに
無関係にほぼ同一、または一定である。従来の積層構造
に見られた、上段に積層された半導体チップからのボン
ディングワイヤが長くなることはない。よってレジンを
覆うときに、隣接するボンディングワイヤ間での短絡が
ない。またボンディング方法は、半導体チップ上に形成
した電極との接続にはボールボンディング、基板上に形
成した電極との接続にはウエッジボンディングとする順
ボンディング法、または半導体チップ上に形成した電極
との接続にはウエッジボンディング、基板上に形成した
電極との接続にはボールボンディングとする逆ボンディ
ング法のどちらで行ってもよく、方法に制限はない。
【００３４】さらに前記実施例の積層型パッケージは、
一つの半導体チップ上に複数個の半導体チップを搭載す
ることができる。図５はその実施例を示したもので、一
つの論理系半導体チップ上に、別機能の論理系半導体チ
ップとメモリ系半導体チップを積層した例で、２段積層
構造である。
【００３５】図５において、３１は基板、３２はソルダ
ボール、３３は電極パターン、３４は論理系半導体チッ
プ、３５はソルダボール、３６は配線基板、３７は配線
パターン、３８は論理系半導体チップ、３９はソルダボ
ール、４０はメモリ系半導体チップ、４１はソルダボー
ル、４２はボンディングワイヤである。なおレジンは図
示していないが、基板３１上に搭載された論理系半導体
チップ３４と３８，メモリ系半導体チップ４０，ボンデ
ィングワイヤ４２を全て覆っている。
【００３６】論理系半導体チップ３４は、基板３１上に
搭載され、論理系半導体チップ３８とメモリ系半導体チ
ップ４０は論理系半導体チップ３４上に搭載されてい
る。
【００３７】ソルダボール３２は基板３１に形成し、電
極パターン３３は、基板３１の論理系半導体チップ３４
が搭載される面に形成した、論理系半導体チップ３４の
外部電極接続パターンに対応し、かつ論理系半導体チッ
プ３８とメモリ系半導体チップ４０への接続用の電極パ
ターンである。
【００３８】ソルダボール３５は、論理系半導体チップ
３４上に形成した基板３１との接続用のもので、電極パ
ターン３３の論理系半導体チップ３４の外部電極接続パ
ターンに対応した領域の電極と接続される。
【００３９】配線基板３６は、論理系半導体チップ３４
のソルダボール３５が形成していない側に設置される。
配線パターン３７は、配線基板３６の論理系半導体チッ
プ３８とメモリ系半導体チップ４０が搭載される面に形
成した、論理系半導体チップ３８とメモリ系半導体チッ
プ４０の外部電極接続パターンに対応している。
【００４０】４２は配線基板３６上の配線パターン３７
から基板３１上に形成した電極パターン３３へ接続した
ボンディングワイヤで、論理系半導体チップ３８とメモ
リ系半導体チップ４０への電力供給線となる。
【００４１】ソルダボール３９は、論理系半導体チップ
３８上に形成した配線基板３６との接続用のもので、配
線パターン３７の論理系半導体チップ３８の外部電極接
続パターンに対応した領域の電極と接続される。
【００４２】ソルダボール４１は、メモリ系半導体チッ
プ４０上に形成した配線基板３６との接続用のもので、
配線パターン３７のメモリ系半導体チップ４０の外部電
極接続パターンに対応した領域の電極と接続される。
【００４３】図６は、図５に示した積層半導体パッケー
ジのうち、論理系半導体チップ３４を基板４上に搭載す
る際の基板３１上に形成した電極パッド３３と、論理系
半導体チップ３４上に形成した電極パッド３３との接続
用ソルダボールの位置関係、及び論理系半導体チップ３
４上に設置された配線基板３６の状態を詳細に示したも
のである。図示していないが、同様に論理系半導体チッ
プ３８とメモリ系半導体チップ４０を、論理系半導体チ
ップ３４上の配線基板３６上の所定の位置に配置させ、
このままリフロー工程を経るだけで全チップを一括搭載
できる。
【００４４】図５に示した実施例は、メインとなる一つ
のロジックＩＣ上に、別のロジックＩＣ、さらにメモリ
ＩＣを搭載した例で、チップサイズのシステムＩＣパッ
ケージとして展開できる。
【００４５】図７は、システムＩＣパッケージとして従
来から用いられているマルチチップモジュールと呼ばれ
るパッケージと、本発明によって展開されるシステムＩ
Ｃパッケージの、実装基板上に占めるパッケージの領域
を模式的に比較したものであり、実装面積を小さくする
ことができる。
【００４６】図８は、図１とは異なる実施例を示したも
のである。ボンディングワイヤ１４は、配線基板１２上
の配線パターン１３から基板４上に形成した電極パター
ン６へ接続しており、半導体チップ３への電力供給線と
なっている。チップから外部電極までの距離が長くなる
が、対象となる半導体チップが、小容量のメモリ、処理
能力の低い論理系チップ等の配線すべきボンディングワ
イヤが少なくてすむチップである場合、このような構造
であっても差し支えない。
【００４７】図９は、半導体チップ上の機能面に形成し
た電極と、外部電極との配線に、板状の金属リードを用
いた実施例を示す断面図である。
【００４８】図９において、５１、及び５２は板状の金
属製リードで、一般にビームリードと呼ばれる。
【００４９】ビームリード５１は配線基板８上の配線パ
ターン９の一部であり、基板４上に形成した電極パター
ン６へ接続され、半導体チップ２への電力供給線とな
る。
【００５０】ビームリード５２は配線基板１２上の配線
パターン１３の一部であり、配線基板８上に形成した配
線パターン９へ接続され、半導体チップ３への電力供給
線となる。
【００５１】配線基板８と１２は、図１０に示す様にテ
ープ（例えばポリイミド製）で作製できる。つまり、ビ
ームリードを含む配線パターンが形成したテープの配線
パターンが形成していない側に半導体チップを貼り付け
る。ソルダボールは、半導体チップをテープに貼り付け
た後に形成させても、或いは貼り付ける前に形成させて
もよい。
【００５２】また図９に示したビームリードを用いる構
造では、図１１に示す様に同一寸法の半導体チップを積
層できる。
【００５３】図１１において、ビームリード５２は、配
線基板１２上の配線パターン１３の一部で、基板４上に
形成した電極パターン６へ接続しており、半導体チップ
３への電力供給線となっている。チップから外部電極ま
での距離が長くなるが、ビームリードはボンディングワ
イヤに比べて剛性があり、レジン封止時に隣接するリー
ドと短絡するようなことはない。さらに図１１に示した
実施例では、同一の半導体チップを多段に積層実装でき
るので、積層数だけ実装密度を向上させることができ
る。
【００５４】図１２は、別の実施例の構成の一つを示す
断面図であり、同一機能の半導体チップ、或いは別機能
の半導体チップを積層し、かつ隣接したこれと同様、ま
たは異なる構成の積層半導体チップとをボンディングワ
イヤで接続した例である。
【００５５】図１２において、６１，６２，６３、及び
６４は半導体チップ、６５は基板、６６はソルダボー
ル、６７は電極パターン、６８，６９，７４、及び７５
はソルダボール、７０と７１は配線基板、７２と７３は
配線パターン、７６と７７はボンディングワイヤであ
る。
【００５６】半導体チップ６１と半導体チップ６３は、
基板６５上に搭載され、半導体チップ６２は半導体チッ
プ６１上に搭載され、半導体チップ６４は半導体チップ
６３上に搭載されている。
【００５７】ソルダボール６６は基板６５に形成し、電
極パターン６７は、基板６５の半導体チップ６１と半導
体チップ６３が搭載される面に形成した、半導体チップ
６１と半導体チップ６３の外部電極接続パターンに対応
し、かつ半導体チップ６２と半導体チップ６４への接続
用の電極パターンである。
【００５８】ソルダボール６８は、半導体チップ６１上
に形成した基板６５との接続用のもので、電極パターン
６７の半導体チップ６１の外部電極接続パターンに対応
した領域の電極と接続される。ソルダボール６９は、半
導体チップ６３上に形成した基板６５との接続用のもの
で、電極パターン６７の半導体チップ６３の外部電極接
続パターンに対応した領域の電極と接続される。
【００５９】配線基板７０は、半導体チップ６１のソル
ダボール６８が形成していない側に設置される。配線パ
ターン７２は、配線基板７０の半導体チップ６２が搭載
される面に形成した、半導体チップ６２の外部電極接続
パターンに対応し、基板６５への接続用の配線パターン
である。配線基板７１は、半導体チップ６３のソルダボ
ール６９が形成していない側に設置される。配線パター
ン７３は、配線基板７１の半導体チップ６４が搭載され
る面に形成した、半導体チップ６４の外部電極接続パタ
ーンに対応し、基板６５への接続用の配線パターンであ
る。
【００６０】ソルダボール７４は、半導体チップ６１上
に形成した配線基板７０との接続用のもので、配線パタ
ーン７２の半導体チップ６２の外部電極接続パターンに
対応した領域の電極と接続される。ソルダボール７５
は、半導体チップ６３上に形成した配線基板７１との接
続用のもので、配線パターン７３の半導体チップ６４の
外部電極接続パターンに対応した領域の電極と接続され
る。
【００６１】７６は配線基板７０上の配線パターン７２
から基板６５上に形成した電極パターン６７へ接続し、
かつ配線基板７１上の配線パターン７３から基板６５上
に形成した電極パターン６７へ接続したボンディングワ
イヤで、半導体チップ６２と半導体チップ６４への電力
供給線となる。
【００６２】ボンディングワイヤ７７は、半導体チップ
６２と半導体チップ６４を接続している。また基板６５
上の電極パターン６７を半導体チップ６１と半導体チッ
プ６３が接続できるようなパターンニングにすると、半
導体チップ６１，６２，６３、及び６４が全て電気的に
接続され、立体的なchip to chip パッケージが実現で
きる。
【００６３】図１２の実施例は、図１３に示すようにビ
ームリードを用いてもよい。
【００６４】これらの全ての実施例の積層型半導体パッ
ケージの特徴は、全て半導体チップの機能面上に、別の
半導体チップ搭載のための回路基板を設けたことによっ
て、達成されるものである。
【００６５】なお図４に関連して、図１４に示すように
半導体チップの非機能面側に搭載される配線基板と半導
体チップの非機能面側との間に応力緩衝層を設けてもよ
い。本発明による積層型半導体パッケージでは、その積
層数を４段以上にすることも可能である。
【００６６】
【発明の効果】本発明によれば、搭載する半導体素子の
非機能面に、この半導体素子上に搭載する別の半導体素
子の電極パターンに対応した配線を有する基板を装備
し、かつ搭載する全ての半導体チップをフリップチップ
方式で実装したことにより、一括実装することができ
る。このため製造工程を簡潔にできる。
【００６７】本発明によれば、第２の基板は第１の基板
と電気的に接続し、第３の基板は第２の基板と第１の基
板に電気的に接続する構造としたため、ボンディングワ
イヤ長が短くてすむ。また複雑ではない。このため製造
歩留りを向上させることができる。
【００６８】本発明によれば、積層する半導体チップサ
イズに制限がなく、また同一サイズの半導体チップでも
パッケージングできるので、飛躍的な実装密度向上が図
れる。そして、チップサイズのシステムＩＣパッケージ
として展開することができる。
【図面の簡単な説明】
【図１】本発明による積層型半導体パッケージの実施例
の構成の一つを示す断面図であり、同一機能の半導体チ
ップ、或いは別機能の半導体チップを３層に積層した例
である。
【図２】図１に搭載された半導体チップの構成を詳細に
示す断面図である。
【図３】図２に示した半導体チップの製造フローの一例
を示したものである。
【図４】図３で切り出した半導体チップの断面と外観を
示したものである。
【図５】一つの論理系半導体チップ上に、別機能の論理
系半導体チップとメモリ系半導体チップを積層した例で
ある。
【図６】図５に示した積層半導体パッケージの状態を詳
細に示したものである。
【図７】システムＩＣパッケージとして従来から用いら
れているマルチチップモジュールと呼ばれるパッケージ
と、本発明によって展開されるシステムＩＣパッケージ
の、実装基板上に占めるパッケージの領域を模式的に比
較したものである。
【図８】図１とは異なる実施例を示したものである。
【図９】半導体チップ上の機能面に形成した電極と、外
部電極との配線に、板状の金属リードを用いた実施例を
示す断面図である。
【図１０】半導体チップの作製例である。
【図１１】同一寸法の半導体チップを積層したパッケー
ジ断面を示した図である。
【図１２】同一機能の半導体チップ、或いは別機能の半
導体チップを積層し、かつ隣接したこれと同様、または
異なる構成の積層半導体チップとをボンディングワイヤ
で接続した例である。
【図１３】図１２に示した実施例のビームリードを用い
た場合の実施例を示した図である。
【図１４】図４に関連して、半導体チップの非機能面側
に搭載される配線基板と半導体チップの非機能面側との
間に応力緩衝層を設けた構造を示した図である。
【図１５】従来例である。
【図１６】従来例である。
【符号の説明】
１，２，３，２１，６１，６２，６３，６４…半導体チ
ップ、４，３１，６５，１１４…基板、５，７，１１，
１５，２６，３２，３５，３９，４１，６６，６８，６
９，７４，７５…ソルダボール、６，３３，６７…電極
パターン、８，１２，２７，３６，７０，７１…配線基
板、９，１３，２８，３７，７２，７３…配線パター
ン、１０，１４，２９，４２，７６，７７…ボンディン
グワイヤ、２２…保護膜、２３…樹脂、２４…電極パッ
ド、２５…金属バンプ、３４，３８…論理系半導体チッ
プ、４０…メモリ系半導体チップ、５１，５２…ビーム
リード、１０１…抵抗チップ、１０２…コンデンサチッ
プ、１０３…インダクタンスチップ、１０４…キャリア
基板、１０５…中間材、１０６…ＩＣチップ、１０７…
金ワイヤ、１０８…バンプ、１０９…導体配線、１１０
…マザー基板、１１１…パッド、１１２…メモリチッ
プ、１１３…マイクロコンピュータチップ。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 梶原 良一 茨城県日立市大みか町七丁目１番１号 株 式会社日立製作所日立研究所内 (72)発明者 小泉 正博 茨城県日立市大みか町七丁目１番１号 株 式会社日立製作所日立研究所内 (72)発明者 高橋 和弥 茨城県日立市大みか町七丁目１番１号 株 式会社日立製作所日立研究所内 (72)発明者 西村 朝雄 東京都小平市上水本町五丁目20番１号 株 式会社日立製作所半導体事業部内 (72)発明者 宮崎 忠一 東京都小平市上水本町五丁目20番１号 株 式会社日立製作所半導体事業部内 (72)発明者 秋山 雪治 東京都小平市上水本町五丁目20番１号 株 式会社日立製作所半導体事業部内 (72)発明者 下石 智明 東京都小平市上水本町五丁目22番１号 株 式会社日立超エル・エス・アイ・システム ズ内

Claims (6)

    【特許請求の範囲】
  1. 【請求項１】複数の半導体チップが積層された半導体パ
    ッケージであって、積層される第１の半導体チップが、
    第１の基板上に、前記第１の半導体チップの機能面側に
    形成している電極パッド上に形成した突起状金属を介し
    て搭載され、第２の基板が前記第１の半導体チップの電
    極パッドが形成していない側に装備され、第２の半導体
    チップが前記第２の基板上に、前記第２の半導体チップ
    の機能面側に形成している電極パッド上に形成した突起
    状金属を介して搭載され、第３の基板が前記第２の半導
    体チップの電極パッドが形成していない側に装備され、
    第３の半導体チップが前記第３の基板上に、前記第３の
    半導体チップの機能面側に形成している電極パッド上に
    形成した突起状金属を介して搭載され、かつ前記第２の
    基板は前記第１の基板と電気的に接続され、前記第３の
    基板は、前記第２の基板と前記第１の基板に電気的に接
    続されていることを特徴とする半導体パッケージ。
  2. 【請求項２】複数の半導体チップが積層された半導体パ
    ッケージであって、積層される第１の半導体チップが、
    第１の基板上に、前記第１の半導体チップの機能面側に
    形成している電極パッド上に形成した突起状金属を介し
    て搭載され、第２の基板が前記第１の半導体チップの電
    極パッドが形成していない側に装備され、第２の半導体
    チップが前記第２の基板上に、前記第２の半導体チップ
    の機能面側に形成している電極パッド上に形成した突起
    状金属を介して搭載され、第３の基板が前記第２の半導
    体チップの電極パッドが形成していない側に装備され、
    第３の半導体チップが前記第３の基板上に、前記第３の
    半導体チップの機能面側に形成している電極パッド上に
    形成した突起状金属を介して搭載され、前記第２の基板
    は前記第１の基板と電気的に接続され、前記第３の基板
    は前記第１の基板に電気的に接続されていることを特徴
    とした半導体パッケージ。
  3. 【請求項３】前記積層型半導体パッケージにおいて、積
    層される半導体チップの、全ての大きさ、または一部の
    大きさが同一であることを特徴とした請求項２に記載の
    半導体パッケージ。
  4. 【請求項４】複数の半導体チップが積層された半導体パ
    ッケージにおいて、積層される第１の半導体チップが論
    理系半導体チップであって、前記第１の論理系半導体チ
    ップが第１の基板上に、前記第１の論理系半導体チップ
    の機能面側に形成している電極パッド上に形成した突起
    状金属を介して搭載され、第２の基板が前記第１の論理
    系半導体チップの電極パッドが形成していない側に装備
    され、第２の論理系半導体チップが前記第２の基板上
    に、前記第２の論理系半導体チップの機能面側に形成し
    ている電極パッド上に形成した突起状金属を介して搭載
    され、さらに第３のメモリ系半導体チップが前記第２の
    基板上に、前記第３のメモリ系半導体チップの機能面側
    に形成している電極パッド上に形成した突起状金属を介
    して搭載され、かつ前記第２の基板は第１の基板と電気
    的に接続されていることを特徴とした半導体パッケー
    ジ。
  5. 【請求項５】複数の半導体チップが積層された半導体パ
    ッケージであって、隣接した、第１の半導体チップが第
    １の基板上に、前記第１の半導体チップの機能面側に形
    成している電極パッド上に形成した突起状金属を介して
    搭載され、第２の基板が前記第１の半導体チップの電極
    パッドが形成していない側に装備され、第２の半導体チ
    ップが前記第２の基板上に、前記第２の半導体チップの
    機能面側に形成している電極パッド上に形成した突起状
    金属を介して搭載された積層型半導体パッケージが、前
    記第２の基板間で電気的に接続されており、かつ前記第
    ２の基板は、前記第１の基板と電気的に接続されている
    ことを特徴とした半導体パッケージ。
  6. 【請求項６】前記積層型半導体パッケージにおいて、積
    層される各半導体チップは、ウエハプロセス段階で半導
    体チップの機能面側に形成している電極パッド上に突起
    状金属を有し、かつ半導体チップの電極パッドが形成し
    ていない側に基板が装着されていることを特徴とする請
    求項１乃至５に記載の半導体パッケージ。
JP16201699A 1999-06-09 1999-06-09 積層型半導体パッケージ Withdrawn JP2000349228A (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP16201699A JP2000349228A (ja) 1999-06-09 1999-06-09 積層型半導体パッケージ

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP16201699A JP2000349228A (ja) 1999-06-09 1999-06-09 積層型半導体パッケージ

Publications (1)

Publication Number Publication Date
JP2000349228A true JP2000349228A (ja) 2000-12-15

Family

ID=15746461

Family Applications (1)

Application Number Title Priority Date Filing Date
JP16201699A Withdrawn JP2000349228A (ja) 1999-06-09 1999-06-09 積層型半導体パッケージ

Country Status (1)

Country Link
JP (1) JP2000349228A (ja)

Cited By (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002217359A (ja) * 2001-01-15 2002-08-02 Sony Corp 半導体装置及び半導体装置構造
JP2003017654A (ja) * 2001-07-04 2003-01-17 Matsushita Electric Ind Co Ltd 半導体装置およびその製造方法
US6777795B2 (en) 2001-09-12 2004-08-17 Hitachi, Ltd. Semiconductor integrated circuit modules, manufacturing methods and usage thereof
US6841870B2 (en) 2002-07-29 2005-01-11 Renesas Technology Corp. Semiconductor device
JP2005072587A (ja) * 2003-08-20 2005-03-17 Samsung Electronics Co Ltd Ｂｇａパッケージ、パッケージ積層構造及びその製造方法
JP2006216911A (ja) * 2005-02-07 2006-08-17 Renesas Technology Corp 半導体装置およびカプセル型半導体パッケージ
JP2008016527A (ja) * 2006-07-04 2008-01-24 Casio Comput Co Ltd 半導体装置およびその製造方法
JP2009164653A (ja) * 2009-04-27 2009-07-23 Renesas Technology Corp マルチチップモジュール
US7911064B2 (en) 2005-03-07 2011-03-22 Panasonic Corporation Mounted body and method for manufacturing the same

Cited By (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002217359A (ja) * 2001-01-15 2002-08-02 Sony Corp 半導体装置及び半導体装置構造
JP4586273B2 (ja) * 2001-01-15 2010-11-24 ソニー株式会社 半導体装置構造
JP2003017654A (ja) * 2001-07-04 2003-01-17 Matsushita Electric Ind Co Ltd 半導体装置およびその製造方法
JP4593835B2 (ja) * 2001-07-04 2010-12-08 パナソニック株式会社 半導体装置およびその製造方法
US6777795B2 (en) 2001-09-12 2004-08-17 Hitachi, Ltd. Semiconductor integrated circuit modules, manufacturing methods and usage thereof
US6841870B2 (en) 2002-07-29 2005-01-11 Renesas Technology Corp. Semiconductor device
JP2005072587A (ja) * 2003-08-20 2005-03-17 Samsung Electronics Co Ltd Ｂｇａパッケージ、パッケージ積層構造及びその製造方法
JP2006216911A (ja) * 2005-02-07 2006-08-17 Renesas Technology Corp 半導体装置およびカプセル型半導体パッケージ
US7911064B2 (en) 2005-03-07 2011-03-22 Panasonic Corporation Mounted body and method for manufacturing the same
JP2008016527A (ja) * 2006-07-04 2008-01-24 Casio Comput Co Ltd 半導体装置およびその製造方法
JP2009164653A (ja) * 2009-04-27 2009-07-23 Renesas Technology Corp マルチチップモジュール

Similar Documents

Publication Publication Date Title
JP5420505B2 (ja) 半導体装置の製造方法
US7166495B2 (en) Method of fabricating a multi-die semiconductor package assembly
US8076770B2 (en) Semiconductor device including a first land on the wiring substrate and a second land on the sealing portion
US6518089B2 (en) Flip chip semiconductor device in a molded chip scale package (CSP) and method of assembly
US6555917B1 (en) Semiconductor package having stacked semiconductor chips and method of making the same
JP5227501B2 (ja) スタックダイパッケージ及びそれを製造する方法
JP4068974B2 (ja) 半導体装置
KR20020062820A (ko) 적층된 다수개의 칩모듈 구조를 가진 반도체장치
KR20050022558A (ko) Ｂｇａ 패키지, 그 제조방법 및 ｂｇａ 패키지 적층 구조
JP2001223326A (ja) 半導体装置
US20040188818A1 (en) Multi-chips module package
US20070054439A1 (en) Multi-chip stack structure
US20040171193A1 (en) Semiconductor device and its manufacturing method
JPH113969A (ja) チップ部品が積層された基板部品
US20070166882A1 (en) Methods for fabricating chip-scale packages having carrier bonds
JP4175138B2 (ja) 半導体装置
JP2001156251A (ja) 半導体装置
JP2000349228A (ja) 積層型半導体パッケージ
JP2001094033A (ja) 半導体チップモジュール及びその製造方法
US11764188B2 (en) Electronic package and manufacturing method thereof
KR100443516B1 (ko) 적층 패키지 및 그 제조 방법
TWI838125B (zh) 半導體封裝及其製造方法
KR100444175B1 (ko) 볼그리드 어레이 적층칩 패키지
JP2003133509A (ja) 半導体パッケージ及びその製造方法
JP2004006482A (ja) 半導体装置およびその製造方法

Legal Events

Date Code Title Description
A300 Application deemed to be withdrawn because no request for examination was validly filed

Free format text: JAPANESE INTERMEDIATE CODE: A300

Effective date: 20060905