JP2004006482A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法 Download PDFInfo
- Publication number
- JP2004006482A JP2004006482A JP2002159289A JP2002159289A JP2004006482A JP 2004006482 A JP2004006482 A JP 2004006482A JP 2002159289 A JP2002159289 A JP 2002159289A JP 2002159289 A JP2002159289 A JP 2002159289A JP 2004006482 A JP2004006482 A JP 2004006482A
- Authority
- JP
- Japan
- Prior art keywords
- semiconductor chip
- main surface
- chip
- semiconductor
- wiring
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/93—Batch processes
- H01L24/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
- H01L24/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
- H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
- H01L2224/161—Disposition
- H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
- H01L2224/16227—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a bond pad of the item
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
- H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
- H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
- H01L2224/321—Disposition
- H01L2224/32135—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
- H01L2224/32145—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
- H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
- H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
- H01L2224/321—Disposition
- H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
- H01L2224/732—Location after the connecting process
- H01L2224/73201—Location after the connecting process on the same surface
- H01L2224/73203—Bump and layer connectors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
- H01L2224/732—Location after the connecting process
- H01L2224/73201—Location after the connecting process on the same surface
- H01L2224/73203—Bump and layer connectors
- H01L2224/73204—Bump and layer connectors the bump connector being embedded into the layer connector
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
- H01L2224/732—Location after the connecting process
- H01L2224/73251—Location after the connecting process on different surfaces
- H01L2224/73253—Bump and layer connectors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
- H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
- H01L2224/8119—Arrangement of the bump connectors prior to mounting
- H01L2224/81191—Arrangement of the bump connectors prior to mounting wherein the bump connectors are disposed only on the semiconductor or solid-state body
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
- H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
- H01L2224/8119—Arrangement of the bump connectors prior to mounting
- H01L2224/81193—Arrangement of the bump connectors prior to mounting wherein the bump connectors are disposed on both the semiconductor or solid-state body and another item or body to be connected to the semiconductor or solid-state body
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/93—Batch processes
- H01L2224/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
- H01L2224/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01005—Boron [B]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01006—Carbon [C]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01029—Copper [Cu]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01033—Arsenic [As]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01047—Silver [Ag]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01079—Gold [Au]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01082—Lead [Pb]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/013—Alloys
- H01L2924/0132—Binary Alloys
- H01L2924/01322—Eutectic Alloys, i.e. obtained by a liquid transforming into two solid phases
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/10—Details of semiconductor or other solid state devices to be connected
- H01L2924/102—Material of the semiconductor or solid state bodies
- H01L2924/1025—Semiconducting materials
- H01L2924/10251—Elemental semiconductors, i.e. Group IV
- H01L2924/10253—Silicon [Si]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/10—Details of semiconductor or other solid state devices to be connected
- H01L2924/11—Device type
- H01L2924/13—Discrete devices, e.g. 3 terminal devices
- H01L2924/1304—Transistor
- H01L2924/1306—Field-effect transistor [FET]
- H01L2924/13091—Metal-Oxide-Semiconductor Field-Effect Transistor [MOSFET]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/10—Details of semiconductor or other solid state devices to be connected
- H01L2924/11—Device type
- H01L2924/14—Integrated circuits
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/181—Encapsulation
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Wire Bonding (AREA)
Abstract
【課題】複数個のチップを配線基板上に積層して実装するマルチチップモジュールの密度実装を向上させる。
【解決手段】マルチチップモジュール(MCM)のフィルム基板1上には、2個のチップ2A、2Bが重ねて実装され、それらの主面のボンディングパッドBPに接続された複数個のAuバンプ3を介してフィルム基板1の主面の配線4と電気的に接続されている。下層のチップ2Bは、上層のチップ2Aよりも面積が小さく、その裏面(上面)に貼り付けた接着フィルム6を介して上層のチップ2Aの主面に接着されている。フィルム基板1の主面に形成された配線4の一部には、突起電極8が接続されており、上層のチップ2AのAuバンプ3は、この突起電極8を介して配線4と電気的に接続されている。
【選択図】 図1
【解決手段】マルチチップモジュール(MCM)のフィルム基板1上には、2個のチップ2A、2Bが重ねて実装され、それらの主面のボンディングパッドBPに接続された複数個のAuバンプ3を介してフィルム基板1の主面の配線4と電気的に接続されている。下層のチップ2Bは、上層のチップ2Aよりも面積が小さく、その裏面(上面)に貼り付けた接着フィルム6を介して上層のチップ2Aの主面に接着されている。フィルム基板1の主面に形成された配線4の一部には、突起電極8が接続されており、上層のチップ2AのAuバンプ3は、この突起電極8を介して配線4と電気的に接続されている。
【選択図】 図1
Description
【0001】
【発明の属する技術分野】
本発明は、半導体装置およびその製造技術に関し、特に、複数の半導体チップを同一の配線基板上に搭載したマルチチップモジュール(Multi−Chip Module;MCM)に適用して有効な技術に関する。
【0002】
【従来の技術】
フラッシュメモリやSRAM(Static Random Access Memory)などのメモリLSIを大容量化する対策の一つとして、これらのメモリLSIが形成された半導体チップ(メモリチップ)を積層して単一のパッケージに封止したマルチチップモジュール構造が種々提案されている。
【0003】
例えば特開平4−302164号公報は、一つのパッケージ内に同一機能、同一サイズの複数の半導体チップを絶縁層を介して階段状に積層し、それぞれの半導体チップの階段状部分に露出したボンディングパッドとパッケージのインナーリードとをワイヤを介して電気的に接続したパッケージ構造を開示している。
【0004】
また、特開平11−204720号公報は、絶縁性基板上に熱圧着シートを介して第1の半導体チップを搭載し、この第1の半導体チップ上に熱圧着シートを介して、外形寸法が第1の半導体チップよりも小さい第2の半導体チップを搭載し、第1および第2の半導体チップのボンディングパッドと絶縁性基板上の配線層とをワイヤを介して電気的に接続し、第1および第2の半導体チップとワイヤとを樹脂により封止したパッケージ構造を開示している。
【0005】
【発明が解決しようとする課題】
配線基板上に複数個の半導体チップを積層して実装する従来のマルチチップモジュールは、複数個の半導体チップのそれぞれをワイヤボンディング方式で配線基板と接続するか、あるいは最下層の半導体チップのみをフリップチップ方式で接続し、他の半導体チップをワイヤボンディング方式で接続している。そのため、配線基板のチップ実装領域の周囲にボンディングワイヤの一端が接続される電極パッドを形成しなけらばならないので、配線基板の面積が大きくなり、マルチチップモジュールの密度実装が低下するという問題があった。
【0006】
本発明の目的は、複数個のチップを配線基板上に積層して実装するマルチチップモジュールの密度実装を向上させる技術を提供することにある。
【0007】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【0008】
【課題を解決するための手段】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【0009】
本発明のマルチチップモジュールは、主面に配線が形成された配線基板と、前記配線基板の主面上にフリップチップ実装された第1の半導体チップと、前記第1の半導体チップ上に積層され、前記配線基板上にフリップチップ実装された第2の半導体チップとを有し、前記第1の半導体チップは、その主面に形成されたバンプ電極を介して前記配線基板の配線と電気的に接続され、前記第2の半導体チップは、その主面に形成されたバンプ電極と、前記配線基板の配線上に形成された突起電極とを介して前記配線と電気的に接続されている。
【0010】
【発明の実施の形態】
以下、本発明の実施形態を図面に基づいて詳細に説明する。なお、実施形態を説明するための全図において、同一の部材には同一の符号を付し、その繰り返しの説明は省略する。
【0011】
(実施の形態1)
図1に示すように、本実施の形態による半導体装置は、フィルム基板1の主面上に2個のチップ2A、2Bを実装したマルチチップモジュール(MCM)である。2個のチップ2A、2Bは、フィルム基板1の上に重ねて実装され、それらの主面のボンディングパッドBPに接続された複数個のAu(金)バンプ3を介してフィルム基板1の主面の配線4と電気的に接続されている。すなわち、チップ2A、2Bのそれぞれは、フリップチップ方式によってフィルム基板1の上に実装されている。
【0012】
上記2個のチップ2A、2Bのうち、下層のチップ2Bは、例えば32メガビット〜64メガビットの記憶容量を有するSRAMが形成されたシリコンチップである。一方、上層のチップ2Aは、例えば256メガビット〜516メガビットの記憶容量を有するフラッシュメモリが形成されたシリコンチップである。このフラッシュメモリは、メモリセルを構成するMOSトランジスタのフローティングゲートに注入する電荷の量を制御することによって、しきい値電圧を段階的に変化させ、それぞれのしきい値電圧に複数ビットの情報を対応させて記憶する「多値」構成を採用することによって、記憶容量を増大させている。
【0013】
SRAMが形成された下層のチップ2Bは、フラッシュメモリが形成された上層のチップ2Aよりも面積が小さく、その裏面(上面)に貼り付けた接着フィルム6を介して上層のチップ2Aの主面に接着されている。チップ2A、2Bの主面とフィルム基板1の主面との隙間には、チップ2A、2Bとフィルム基板1との接続部を保護するためのアンダーフィル樹脂(封止樹脂)7が充填されている。
【0014】
上記2個のチップ2A、2Bを実装するフィルム基板1は、ポリイミド樹脂などの汎用樹脂フィルムと2層の配線4、5とを主体として構成された厚さ40μm〜50μm程度のフレキシブル配線基板である。配線4、5は、Cu(銅)からなり、その表面にはNi(ニッケル)とAuのメッキが施されている。このフィルム基板1の主面に形成された配線4の一部には、Cuの表面にNiとAuのメッキを施した突起電極8が接続されており、上層のチップ2AのAuバンプ3は、この突起電極8を介して配線4と電気的に接続されている。
【0015】
フィルム基板1の下面には、主面側の配線4と電気的に接続された配線5が形成されており、それぞれの配線5には、マルチチップモジュール(MCM)の外部接続端子を構成する半田バンプ9が接続されている。本実施の形態のマルチチップモジュール(MCM)は、これらの半田バンプ9を介して電子機器のマザーボードなどに実装される。
【0016】
次に、上記のように構成されたマルチチップモジュール(MCM)の製造方法を説明する。
【0017】
図2は、フラッシュメモリが形成されたチップ2Aの平面図、図3は、SRAMが形成されたチップ2Bの平面図である。図に示すように、長方形の平面形状を有するチップ2A、2Bのそれぞれの主面には、対向する2つの短辺に沿ってボンディングパッドBPが形成されている。チップ2A、2Bのそれぞれは、半導体ウエハの主面に区画された多数のチップ領域に周知の半導体製造技術を使って集積回路およびボンディングパッドBPを形成した後、半導体ウエハをダイシングしてチップ領域を個片化することにより製造される。
【0018】
図4は、一部の配線4上に突起電極8を形成したフィルム基板1の断面図である。突起電極8は、例えば次のような方法で形成することができる。まず、配線4、5を形成したフィルム基板1上に突起電極8の高さに相当する膜厚を有する銅箔を接着する。次に、突起電極8を形成する領域の銅箔の表面をフォトレジスト膜で覆った後、銅箔をエッチングすることにより、フォトレジスト膜で覆われた領域の銅箔だけがフィルム基板1上に残る。その後、この銅箔の表面にNiとAuのメッキを施すことによって、突起電極8が完成する。
【0019】
上記2個のチップ2A、2Bをフィルム基板1に実装するには、まず図5に示すように、面積が小さいチップ2Bの裏面にこのチップ2Bと同一寸法の接着フィルム6を貼り付けた後、面積が大きいチップ2Aの主面の中央部にチップ2Bを接着する。チップ2Aとチップ2Bの接着は、周知のAgペーストやエポキシ系接着剤などを使って行ってもよいが、接着フィルム6を使うことにより、接着層の厚さを正確に制御することができる。
【0020】
次に、図6に示すように、周知のボールボンディング装置を使い、チップ2A、2BのボンディングパッドBP上にAuボールをボンディングすることによって、Auバンプ3を形成する。
【0021】
次に、図7に示すように、フィルム基板1上に2個のチップ2A、2Bを同時に実装する。このとき、チップ2BのAuバンプ3は、フィルム基板1の配線4と接続され、チップ2AのAuバンプ3は、フィルム基板1の一部の配線4上に形成された突起電極8と接続される。配線4の表面および突起電極8の表面にはそれぞれAuメッキが施されているので、Auバンプ3と配線4、およびAuバンプ3と突起電極8は、それぞれAu−Au接合を利用した熱圧着によって電気的に接続することができる。
【0022】
次に、図8に示すように、Auバンプ3と配線4との接続部やAuバンプ3と突起電極8との接続部を保護するために、チップ2A、2Bとフィルム基板1との隙間にアンダーフィル樹脂7を充填する。
【0023】
その後、フィルム基板1の下面の配線5にSn(錫)−鉛(Pb)合金半田あるいはPbを含まないPbフリー合金半田からなる半田バンプ9を接続することによって、前記図1に示す本実施の形態のマルチチップモジュール(MCM)が完成する。半田バンプ9を配線5に接続するには、あらかじめボール状に成形した半田ボールをフラックスなどを使って配線5の表面に供給した後、この半田ボールをリフローする。
【0024】
このように、本実施の形態のマルチチップモジュール(MCM)は、フィルム基板1の主面上に2個のチップ2A、2Bを重ねて実装し、フリップチップ方式によってフィルム基板1と接続するので、フィルム基板1は、チップ2Aの面積とほぼ同じサイズのものを使用することができる。これにより、ワイヤボンディング方式、あるいはワイヤボンディング方式とフリップチップ方式を併用して2個のチップを実装する場合に比べて、フィルム基板1の面積を縮小することができるので、高密度実装に適したマルチチップモジュール(MCM)を実現することができる。また、2個のチップ2A、2Bを同時にフィルム基板1と接続するので、ワイヤボンディング方式とフリップチップ方式を併用した実装方法に比べて、製造工程を簡略化することができる。
【0025】
フラッシュメモリが形成されたチップ2Aは、上記の例のように、チップ2Aの2つの短辺に沿ってボンディングパッドBPを配置したものの他、図9に示すように、チップ2Aの一辺に沿ってボンディングパッドBPを配置したものもある。このようなチップ2Aを使用する場合は、図10、図11に示すように、チップ2Aの主面上にSRAMが形成されたチップ2Bを接着する際、2つのチップ2A、2Bを互いにずらせて重ねるとよい。そして、図12に示すように、チップ2A、2BのボンディングパッドBP上にAuバンプ3を形成した後、図13に示すように、フィルム基板1上にチップ2A、2Bを同時に実装する。この場合も、チップ2BのAuバンプ3は、フィルム基板1の配線4と接続され、チップ2AのAuバンプ3は、フィルム基板1の一部の配線4上に形成された突起電極8と接続される。
【0026】
(実施の形態2)
本実施の形態は、配線基板の主面上に3個のチップ2A、2B、2Cを実装したマルチチップモジュール(MCM)である。
【0027】
本実施の形態のマルチチップモジュール(MCM)を製造するには、まず図14に示すように、面積が最も大きいチップ2Aの主面上に接着フィルム6を使ってチップ2Bを接着し、さらにチップ2Bの主面上に接着フィルム6を使ってチップ2Cを接着する。
【0028】
上記3個のチップ2A、2B、2Cのうち、2個のチップ2A、2Bは、前記実施の形態1で使用したものと同じでものある。すなわち、チップ2Aは、多値フラッシュメモリが形成されたシリコンチップであり、チップ2Bは、SRAMが形成されたシリコンチップである。また、これらのチップ2A、2Bの主面には、2つの短辺に沿ってボンディングパッドBPが形成されている。
【0029】
第3のチップ2Cは、例えばプログラムで動作するプロセッサ回路を含む高速マイクロプロセッサ(MPU:超小型演算処理装置)が形成されたシリコンチップであり、その面積は、SRAMが形成されたチップ2Bよりも小さい。図15に示すように、チップ2Cは、正方形の平面形状を有し、その主面には、4辺に沿ってボンディングパッドBPが形成されている。
【0030】
次に、図16に示すように、チップ2A、2B、2CのそれぞれのボンディングパッドBP上にAuボールをボンディングすることによって、Auバンプ3を形成する。このとき、チップ2AのAuバンプ3は、ボンディングパッドBP上にAuボールを複数個重ねてボンディングすることによって形成する。このようにすると、チップ2AのAuバンプ3と、チップ2Aの上に積層したチップ2BのAuバンプ3を同じ高さにすることができる。
【0031】
図17は、上記3層に重ねたチップ2A、2B、2Cを実装するマップ基板100の主面を示す平面図、図18は、マップ基板100の裏面を示す平面図、図19は、マップ基板100の一部(パッケージ約1個分の領域)を示す断面図である。
【0032】
マップ基板100は、ガラスエポキシ樹脂のような汎用樹脂を主体として構成された多層配線基板であり、その主面は、長辺方向が6ブロックのチップ実装領域に区画され、短辺方向が3ブロックのチップ実装領域に区画されている。
【0033】
マップ基板100の主面には配線4が形成されており、裏面には電極パッド10が形成されている。また、内層には、複数層の配線11が形成されている。マップ基板100の主面に形成された配線4の一部には、Cuの表面にNiとAuのメッキを施した突起電極8が接続されている。マップ基板100の主面は、配線4が形成された領域を除き、ソルダレジスト12で覆われている。また、マップ基板100の裏面も、電極パッド10が形成された領域を除き、ソルダレジスト12で覆われている。
【0034】
マップ基板100の主面の配線4および突起電極8と裏面の電極パッド10は、マップ基板100の両面に貼り付けたCu箔をエッチングすることによって形成される。配線4の表面および電極パッド10の表面には、突起電極8の表面と同じく、NiおよびAuのメッキが施されている。
【0035】
上記マップ基板100を使ってマルチチップモジュール(MCM)を製造するには、まず図20に示すように、前記3層に重ねたチップ2A、2B、2Cをマップ基板100の主面の各チップ実装領域に実装する。このとき、チップ2CのAuバンプ3は、フィルム基板1の配線4と接続され、チップ2A、2BのAuバンプ3は、突起電極8と接続される。配線4の表面および突起電極8の表面にはそれぞれAuメッキが施されているので、Auバンプ3と配線4、およびAuバンプ3と突起電極8は、それぞれAu−Au接合を利用した熱圧着によって電気的に接続される。Auバンプ3と配線4、およびAuバンプ3と突起電極8は、Au−Au接合を利用した熱圧着の他、Au−Sn接合を利用した熱圧着によって接続してもよい。また、異方性導電性樹脂(ACF)などを用いて接続することもできる。
【0036】
次に、図21および図22に示すように、マップ基板100をモールド金型(図示せず)に装着し、マップ基板100の主面全体をモールド樹脂13で一括封止する。モールド樹脂13は、例えば粒径70μm〜100μm程度のシリカを分散させた熱硬化型エポキシ系樹脂からなる。マップ基板100の主面をモールド樹脂13で封止する際には、3層に重ねたチップ2A、2B、2Cとマップ基板100との隙間にモールド樹脂13が充填されるようにするため、モールド金型のキャビティ内を減圧して樹脂を注入する。
【0037】
次に、図23に示すように、マップ基板100の裏面の電極パッド10に半田バンプ14を接続した後、マップ基板100を前記図17、図18に示すダイシングラインLに沿って切断、個片化することにより、図24に示すようなパッケージ基板15上に3個のチップ2A、2B、2Cが積層された本実施の形態のマルチチップモジュール(MCM)が完成する。半田バンプ14の接続は、例えば低融点のPb−Sn共晶合金からなる半田ボールを電極パッド10の表面に供給した後、半田ボールをリフローさせることによって行う。
【0038】
本実施の形態によれば、パッケージ基板15は、チップ2Aの面積とほぼ同じサイズのものを使用することができるので、高密度実装に適したマルチチップモジュール(MCM)を実現することができる。
【0039】
以上、本発明者によってなされた発明を前記実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【0040】
基板上にフリップチップ方式で実装するチップは、SRAMとフラッシュメモリの組み合わせや、SRAMとフラッシュメモリとマイクロプロセッサの組み合わせに限定されるものではない。また、基板上には、コンデンサや抵抗素子など、チップ以外の小型電子部品を実装することもできる。
【0041】
また、チップを実装するパッケージ基板としてビルドアップ基板を使用したり、パッケージ基板の一部に放熱用のキャップを取り付けたりするなど、本発明の要旨を変更しない範囲で種々の設計変更を行うことができる。
【0042】
【発明の効果】
本願によって開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば、以下の通りである。
【0043】
本発明の好ましい一実施態様によれば、高密度実装に適したマルチチップモジュール(MCM)を実現することができる。
【図面の簡単な説明】
【図1】本発明の一実施形態であるマルチチップモジュールの断面図である。
【図2】本発明の一実施形態であるマルチチップモジュールに実装される半導体チップの平面図である。
【図3】本発明の一実施形態であるマルチチップモジュールに実装される半導体チップの平面図である。
【図4】本発明の一実施形態であるマルチチップモジュールの製造方法を示すフィルム基板の断面図である。
【図5】本発明の一実施形態であるマルチチップモジュールの製造方法を示す半導体チップの断面図である。
【図6】本発明の一実施形態であるマルチチップモジュールの製造方法を示す半導体チップの断面図である。
【図7】本発明の一実施形態であるマルチチップモジュールの製造方法を示すフィルム基板および半導体チップの断面図である。
【図8】本発明の一実施形態であるマルチチップモジュールの製造方法を示すフィルム基板および半導体チップの断面図である。
【図9】本発明他の実施形態であるマルチチップモジュールに実装される半導体チップの平面図である。
【図10】本発明の他の実施形態であるマルチチップモジュールの製造方法を示す半導体チップの断面図である。
【図11】本発明の他の実施形態であるマルチチップモジュールの製造方法を示す半導体チップの平面図である。
【図12】本発明の他の実施形態であるマルチチップモジュールの製造方法を示す半導体チップの断面図である。
【図13】本発明の他の実施形態であるマルチチップモジュールの製造方法を示すフィルム基板および半導体チップの断面図である。
【図14】本発明の他の実施形態であるマルチチップモジュールの製造方法を示す半導体チップの断面図である。
【図15】本発明他の実施形態であるマルチチップモジュールに実装される半導体チップの平面図である。
【図16】本発明の他の実施形態であるマルチチップモジュールの製造方法を示す半導体チップの断面図である。
【図17】本発明の他の実施形態であるマルチチップモジュールの製造に用いるマップ基板の平面図である。
【図18】本発明の他の実施形態であるマルチチップモジュールの製造に用いるマップ基板の平面図である。
【図19】本発明の他の実施形態であるマルチチップモジュールの製造に用いるマップ基板の要部断面図である。
【図20】本発明の他の実施形態であるマルチチップモジュールの製造方法を示すマップ基板および半導体チップの要部断面図である。
【図21】本発明の他の実施形態であるマルチチップモジュールの製造方法を示す樹脂封止工程後のマップ基板の平面図である。
【図22】本発明の他の実施形態であるマルチチップモジュールの製造方法を示す樹脂封止工程後のマップ基板の要部断面図である。
【図23】本発明の他の実施形態であるマルチチップモジュールの断面図である。
【符号の説明】
1 フィルム基板(配線基板)
2A、2B、2C 半導体チップ
3 Auバンプ(バンプ電極)
4、5 配線
6 接着フィルム
7 アンダーフィル樹脂(封止樹脂)
8 突起電極
9 半田バンプ
10 電極パッド
11 配線
13 モールド樹脂
14 半田バンプ
15 パッケージ基板
100 マップ基板
B ボンディングパッド
L ダイシングライン
【発明の属する技術分野】
本発明は、半導体装置およびその製造技術に関し、特に、複数の半導体チップを同一の配線基板上に搭載したマルチチップモジュール(Multi−Chip Module;MCM)に適用して有効な技術に関する。
【0002】
【従来の技術】
フラッシュメモリやSRAM(Static Random Access Memory)などのメモリLSIを大容量化する対策の一つとして、これらのメモリLSIが形成された半導体チップ(メモリチップ)を積層して単一のパッケージに封止したマルチチップモジュール構造が種々提案されている。
【0003】
例えば特開平4−302164号公報は、一つのパッケージ内に同一機能、同一サイズの複数の半導体チップを絶縁層を介して階段状に積層し、それぞれの半導体チップの階段状部分に露出したボンディングパッドとパッケージのインナーリードとをワイヤを介して電気的に接続したパッケージ構造を開示している。
【0004】
また、特開平11−204720号公報は、絶縁性基板上に熱圧着シートを介して第1の半導体チップを搭載し、この第1の半導体チップ上に熱圧着シートを介して、外形寸法が第1の半導体チップよりも小さい第2の半導体チップを搭載し、第1および第2の半導体チップのボンディングパッドと絶縁性基板上の配線層とをワイヤを介して電気的に接続し、第1および第2の半導体チップとワイヤとを樹脂により封止したパッケージ構造を開示している。
【0005】
【発明が解決しようとする課題】
配線基板上に複数個の半導体チップを積層して実装する従来のマルチチップモジュールは、複数個の半導体チップのそれぞれをワイヤボンディング方式で配線基板と接続するか、あるいは最下層の半導体チップのみをフリップチップ方式で接続し、他の半導体チップをワイヤボンディング方式で接続している。そのため、配線基板のチップ実装領域の周囲にボンディングワイヤの一端が接続される電極パッドを形成しなけらばならないので、配線基板の面積が大きくなり、マルチチップモジュールの密度実装が低下するという問題があった。
【0006】
本発明の目的は、複数個のチップを配線基板上に積層して実装するマルチチップモジュールの密度実装を向上させる技術を提供することにある。
【0007】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【0008】
【課題を解決するための手段】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【0009】
本発明のマルチチップモジュールは、主面に配線が形成された配線基板と、前記配線基板の主面上にフリップチップ実装された第1の半導体チップと、前記第1の半導体チップ上に積層され、前記配線基板上にフリップチップ実装された第2の半導体チップとを有し、前記第1の半導体チップは、その主面に形成されたバンプ電極を介して前記配線基板の配線と電気的に接続され、前記第2の半導体チップは、その主面に形成されたバンプ電極と、前記配線基板の配線上に形成された突起電極とを介して前記配線と電気的に接続されている。
【0010】
【発明の実施の形態】
以下、本発明の実施形態を図面に基づいて詳細に説明する。なお、実施形態を説明するための全図において、同一の部材には同一の符号を付し、その繰り返しの説明は省略する。
【0011】
(実施の形態1)
図1に示すように、本実施の形態による半導体装置は、フィルム基板1の主面上に2個のチップ2A、2Bを実装したマルチチップモジュール(MCM)である。2個のチップ2A、2Bは、フィルム基板1の上に重ねて実装され、それらの主面のボンディングパッドBPに接続された複数個のAu(金)バンプ3を介してフィルム基板1の主面の配線4と電気的に接続されている。すなわち、チップ2A、2Bのそれぞれは、フリップチップ方式によってフィルム基板1の上に実装されている。
【0012】
上記2個のチップ2A、2Bのうち、下層のチップ2Bは、例えば32メガビット〜64メガビットの記憶容量を有するSRAMが形成されたシリコンチップである。一方、上層のチップ2Aは、例えば256メガビット〜516メガビットの記憶容量を有するフラッシュメモリが形成されたシリコンチップである。このフラッシュメモリは、メモリセルを構成するMOSトランジスタのフローティングゲートに注入する電荷の量を制御することによって、しきい値電圧を段階的に変化させ、それぞれのしきい値電圧に複数ビットの情報を対応させて記憶する「多値」構成を採用することによって、記憶容量を増大させている。
【0013】
SRAMが形成された下層のチップ2Bは、フラッシュメモリが形成された上層のチップ2Aよりも面積が小さく、その裏面(上面)に貼り付けた接着フィルム6を介して上層のチップ2Aの主面に接着されている。チップ2A、2Bの主面とフィルム基板1の主面との隙間には、チップ2A、2Bとフィルム基板1との接続部を保護するためのアンダーフィル樹脂(封止樹脂)7が充填されている。
【0014】
上記2個のチップ2A、2Bを実装するフィルム基板1は、ポリイミド樹脂などの汎用樹脂フィルムと2層の配線4、5とを主体として構成された厚さ40μm〜50μm程度のフレキシブル配線基板である。配線4、5は、Cu(銅)からなり、その表面にはNi(ニッケル)とAuのメッキが施されている。このフィルム基板1の主面に形成された配線4の一部には、Cuの表面にNiとAuのメッキを施した突起電極8が接続されており、上層のチップ2AのAuバンプ3は、この突起電極8を介して配線4と電気的に接続されている。
【0015】
フィルム基板1の下面には、主面側の配線4と電気的に接続された配線5が形成されており、それぞれの配線5には、マルチチップモジュール(MCM)の外部接続端子を構成する半田バンプ9が接続されている。本実施の形態のマルチチップモジュール(MCM)は、これらの半田バンプ9を介して電子機器のマザーボードなどに実装される。
【0016】
次に、上記のように構成されたマルチチップモジュール(MCM)の製造方法を説明する。
【0017】
図2は、フラッシュメモリが形成されたチップ2Aの平面図、図3は、SRAMが形成されたチップ2Bの平面図である。図に示すように、長方形の平面形状を有するチップ2A、2Bのそれぞれの主面には、対向する2つの短辺に沿ってボンディングパッドBPが形成されている。チップ2A、2Bのそれぞれは、半導体ウエハの主面に区画された多数のチップ領域に周知の半導体製造技術を使って集積回路およびボンディングパッドBPを形成した後、半導体ウエハをダイシングしてチップ領域を個片化することにより製造される。
【0018】
図4は、一部の配線4上に突起電極8を形成したフィルム基板1の断面図である。突起電極8は、例えば次のような方法で形成することができる。まず、配線4、5を形成したフィルム基板1上に突起電極8の高さに相当する膜厚を有する銅箔を接着する。次に、突起電極8を形成する領域の銅箔の表面をフォトレジスト膜で覆った後、銅箔をエッチングすることにより、フォトレジスト膜で覆われた領域の銅箔だけがフィルム基板1上に残る。その後、この銅箔の表面にNiとAuのメッキを施すことによって、突起電極8が完成する。
【0019】
上記2個のチップ2A、2Bをフィルム基板1に実装するには、まず図5に示すように、面積が小さいチップ2Bの裏面にこのチップ2Bと同一寸法の接着フィルム6を貼り付けた後、面積が大きいチップ2Aの主面の中央部にチップ2Bを接着する。チップ2Aとチップ2Bの接着は、周知のAgペーストやエポキシ系接着剤などを使って行ってもよいが、接着フィルム6を使うことにより、接着層の厚さを正確に制御することができる。
【0020】
次に、図6に示すように、周知のボールボンディング装置を使い、チップ2A、2BのボンディングパッドBP上にAuボールをボンディングすることによって、Auバンプ3を形成する。
【0021】
次に、図7に示すように、フィルム基板1上に2個のチップ2A、2Bを同時に実装する。このとき、チップ2BのAuバンプ3は、フィルム基板1の配線4と接続され、チップ2AのAuバンプ3は、フィルム基板1の一部の配線4上に形成された突起電極8と接続される。配線4の表面および突起電極8の表面にはそれぞれAuメッキが施されているので、Auバンプ3と配線4、およびAuバンプ3と突起電極8は、それぞれAu−Au接合を利用した熱圧着によって電気的に接続することができる。
【0022】
次に、図8に示すように、Auバンプ3と配線4との接続部やAuバンプ3と突起電極8との接続部を保護するために、チップ2A、2Bとフィルム基板1との隙間にアンダーフィル樹脂7を充填する。
【0023】
その後、フィルム基板1の下面の配線5にSn(錫)−鉛(Pb)合金半田あるいはPbを含まないPbフリー合金半田からなる半田バンプ9を接続することによって、前記図1に示す本実施の形態のマルチチップモジュール(MCM)が完成する。半田バンプ9を配線5に接続するには、あらかじめボール状に成形した半田ボールをフラックスなどを使って配線5の表面に供給した後、この半田ボールをリフローする。
【0024】
このように、本実施の形態のマルチチップモジュール(MCM)は、フィルム基板1の主面上に2個のチップ2A、2Bを重ねて実装し、フリップチップ方式によってフィルム基板1と接続するので、フィルム基板1は、チップ2Aの面積とほぼ同じサイズのものを使用することができる。これにより、ワイヤボンディング方式、あるいはワイヤボンディング方式とフリップチップ方式を併用して2個のチップを実装する場合に比べて、フィルム基板1の面積を縮小することができるので、高密度実装に適したマルチチップモジュール(MCM)を実現することができる。また、2個のチップ2A、2Bを同時にフィルム基板1と接続するので、ワイヤボンディング方式とフリップチップ方式を併用した実装方法に比べて、製造工程を簡略化することができる。
【0025】
フラッシュメモリが形成されたチップ2Aは、上記の例のように、チップ2Aの2つの短辺に沿ってボンディングパッドBPを配置したものの他、図9に示すように、チップ2Aの一辺に沿ってボンディングパッドBPを配置したものもある。このようなチップ2Aを使用する場合は、図10、図11に示すように、チップ2Aの主面上にSRAMが形成されたチップ2Bを接着する際、2つのチップ2A、2Bを互いにずらせて重ねるとよい。そして、図12に示すように、チップ2A、2BのボンディングパッドBP上にAuバンプ3を形成した後、図13に示すように、フィルム基板1上にチップ2A、2Bを同時に実装する。この場合も、チップ2BのAuバンプ3は、フィルム基板1の配線4と接続され、チップ2AのAuバンプ3は、フィルム基板1の一部の配線4上に形成された突起電極8と接続される。
【0026】
(実施の形態2)
本実施の形態は、配線基板の主面上に3個のチップ2A、2B、2Cを実装したマルチチップモジュール(MCM)である。
【0027】
本実施の形態のマルチチップモジュール(MCM)を製造するには、まず図14に示すように、面積が最も大きいチップ2Aの主面上に接着フィルム6を使ってチップ2Bを接着し、さらにチップ2Bの主面上に接着フィルム6を使ってチップ2Cを接着する。
【0028】
上記3個のチップ2A、2B、2Cのうち、2個のチップ2A、2Bは、前記実施の形態1で使用したものと同じでものある。すなわち、チップ2Aは、多値フラッシュメモリが形成されたシリコンチップであり、チップ2Bは、SRAMが形成されたシリコンチップである。また、これらのチップ2A、2Bの主面には、2つの短辺に沿ってボンディングパッドBPが形成されている。
【0029】
第3のチップ2Cは、例えばプログラムで動作するプロセッサ回路を含む高速マイクロプロセッサ(MPU:超小型演算処理装置)が形成されたシリコンチップであり、その面積は、SRAMが形成されたチップ2Bよりも小さい。図15に示すように、チップ2Cは、正方形の平面形状を有し、その主面には、4辺に沿ってボンディングパッドBPが形成されている。
【0030】
次に、図16に示すように、チップ2A、2B、2CのそれぞれのボンディングパッドBP上にAuボールをボンディングすることによって、Auバンプ3を形成する。このとき、チップ2AのAuバンプ3は、ボンディングパッドBP上にAuボールを複数個重ねてボンディングすることによって形成する。このようにすると、チップ2AのAuバンプ3と、チップ2Aの上に積層したチップ2BのAuバンプ3を同じ高さにすることができる。
【0031】
図17は、上記3層に重ねたチップ2A、2B、2Cを実装するマップ基板100の主面を示す平面図、図18は、マップ基板100の裏面を示す平面図、図19は、マップ基板100の一部(パッケージ約1個分の領域)を示す断面図である。
【0032】
マップ基板100は、ガラスエポキシ樹脂のような汎用樹脂を主体として構成された多層配線基板であり、その主面は、長辺方向が6ブロックのチップ実装領域に区画され、短辺方向が3ブロックのチップ実装領域に区画されている。
【0033】
マップ基板100の主面には配線4が形成されており、裏面には電極パッド10が形成されている。また、内層には、複数層の配線11が形成されている。マップ基板100の主面に形成された配線4の一部には、Cuの表面にNiとAuのメッキを施した突起電極8が接続されている。マップ基板100の主面は、配線4が形成された領域を除き、ソルダレジスト12で覆われている。また、マップ基板100の裏面も、電極パッド10が形成された領域を除き、ソルダレジスト12で覆われている。
【0034】
マップ基板100の主面の配線4および突起電極8と裏面の電極パッド10は、マップ基板100の両面に貼り付けたCu箔をエッチングすることによって形成される。配線4の表面および電極パッド10の表面には、突起電極8の表面と同じく、NiおよびAuのメッキが施されている。
【0035】
上記マップ基板100を使ってマルチチップモジュール(MCM)を製造するには、まず図20に示すように、前記3層に重ねたチップ2A、2B、2Cをマップ基板100の主面の各チップ実装領域に実装する。このとき、チップ2CのAuバンプ3は、フィルム基板1の配線4と接続され、チップ2A、2BのAuバンプ3は、突起電極8と接続される。配線4の表面および突起電極8の表面にはそれぞれAuメッキが施されているので、Auバンプ3と配線4、およびAuバンプ3と突起電極8は、それぞれAu−Au接合を利用した熱圧着によって電気的に接続される。Auバンプ3と配線4、およびAuバンプ3と突起電極8は、Au−Au接合を利用した熱圧着の他、Au−Sn接合を利用した熱圧着によって接続してもよい。また、異方性導電性樹脂(ACF)などを用いて接続することもできる。
【0036】
次に、図21および図22に示すように、マップ基板100をモールド金型(図示せず)に装着し、マップ基板100の主面全体をモールド樹脂13で一括封止する。モールド樹脂13は、例えば粒径70μm〜100μm程度のシリカを分散させた熱硬化型エポキシ系樹脂からなる。マップ基板100の主面をモールド樹脂13で封止する際には、3層に重ねたチップ2A、2B、2Cとマップ基板100との隙間にモールド樹脂13が充填されるようにするため、モールド金型のキャビティ内を減圧して樹脂を注入する。
【0037】
次に、図23に示すように、マップ基板100の裏面の電極パッド10に半田バンプ14を接続した後、マップ基板100を前記図17、図18に示すダイシングラインLに沿って切断、個片化することにより、図24に示すようなパッケージ基板15上に3個のチップ2A、2B、2Cが積層された本実施の形態のマルチチップモジュール(MCM)が完成する。半田バンプ14の接続は、例えば低融点のPb−Sn共晶合金からなる半田ボールを電極パッド10の表面に供給した後、半田ボールをリフローさせることによって行う。
【0038】
本実施の形態によれば、パッケージ基板15は、チップ2Aの面積とほぼ同じサイズのものを使用することができるので、高密度実装に適したマルチチップモジュール(MCM)を実現することができる。
【0039】
以上、本発明者によってなされた発明を前記実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【0040】
基板上にフリップチップ方式で実装するチップは、SRAMとフラッシュメモリの組み合わせや、SRAMとフラッシュメモリとマイクロプロセッサの組み合わせに限定されるものではない。また、基板上には、コンデンサや抵抗素子など、チップ以外の小型電子部品を実装することもできる。
【0041】
また、チップを実装するパッケージ基板としてビルドアップ基板を使用したり、パッケージ基板の一部に放熱用のキャップを取り付けたりするなど、本発明の要旨を変更しない範囲で種々の設計変更を行うことができる。
【0042】
【発明の効果】
本願によって開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば、以下の通りである。
【0043】
本発明の好ましい一実施態様によれば、高密度実装に適したマルチチップモジュール(MCM)を実現することができる。
【図面の簡単な説明】
【図1】本発明の一実施形態であるマルチチップモジュールの断面図である。
【図2】本発明の一実施形態であるマルチチップモジュールに実装される半導体チップの平面図である。
【図3】本発明の一実施形態であるマルチチップモジュールに実装される半導体チップの平面図である。
【図4】本発明の一実施形態であるマルチチップモジュールの製造方法を示すフィルム基板の断面図である。
【図5】本発明の一実施形態であるマルチチップモジュールの製造方法を示す半導体チップの断面図である。
【図6】本発明の一実施形態であるマルチチップモジュールの製造方法を示す半導体チップの断面図である。
【図7】本発明の一実施形態であるマルチチップモジュールの製造方法を示すフィルム基板および半導体チップの断面図である。
【図8】本発明の一実施形態であるマルチチップモジュールの製造方法を示すフィルム基板および半導体チップの断面図である。
【図9】本発明他の実施形態であるマルチチップモジュールに実装される半導体チップの平面図である。
【図10】本発明の他の実施形態であるマルチチップモジュールの製造方法を示す半導体チップの断面図である。
【図11】本発明の他の実施形態であるマルチチップモジュールの製造方法を示す半導体チップの平面図である。
【図12】本発明の他の実施形態であるマルチチップモジュールの製造方法を示す半導体チップの断面図である。
【図13】本発明の他の実施形態であるマルチチップモジュールの製造方法を示すフィルム基板および半導体チップの断面図である。
【図14】本発明の他の実施形態であるマルチチップモジュールの製造方法を示す半導体チップの断面図である。
【図15】本発明他の実施形態であるマルチチップモジュールに実装される半導体チップの平面図である。
【図16】本発明の他の実施形態であるマルチチップモジュールの製造方法を示す半導体チップの断面図である。
【図17】本発明の他の実施形態であるマルチチップモジュールの製造に用いるマップ基板の平面図である。
【図18】本発明の他の実施形態であるマルチチップモジュールの製造に用いるマップ基板の平面図である。
【図19】本発明の他の実施形態であるマルチチップモジュールの製造に用いるマップ基板の要部断面図である。
【図20】本発明の他の実施形態であるマルチチップモジュールの製造方法を示すマップ基板および半導体チップの要部断面図である。
【図21】本発明の他の実施形態であるマルチチップモジュールの製造方法を示す樹脂封止工程後のマップ基板の平面図である。
【図22】本発明の他の実施形態であるマルチチップモジュールの製造方法を示す樹脂封止工程後のマップ基板の要部断面図である。
【図23】本発明の他の実施形態であるマルチチップモジュールの断面図である。
【符号の説明】
1 フィルム基板(配線基板)
2A、2B、2C 半導体チップ
3 Auバンプ(バンプ電極)
4、5 配線
6 接着フィルム
7 アンダーフィル樹脂(封止樹脂)
8 突起電極
9 半田バンプ
10 電極パッド
11 配線
13 モールド樹脂
14 半田バンプ
15 パッケージ基板
100 マップ基板
B ボンディングパッド
L ダイシングライン
Claims (14)
- 主面に配線が形成された配線基板と、前記配線基板の主面上にフリップチップ実装された第1の半導体チップと、前記第1の半導体チップ上に積層され、前記配線基板上にフリップチップ実装された第2の半導体チップとを有する半導体装置であって、
前記第1の半導体チップは、その主面に形成されたバンプ電極を介して前記配線基板の配線と電気的に接続され、
前記第2の半導体チップは、その主面に形成されたバンプ電極と、前記配線基板の配線上に形成された突起電極とを介して前記配線と電気的に接続されていることを特徴とする半導体装置。 - 前記第2の半導体チップの面積は、前記第1の半導体チップの面積よりも大きいことを特徴とする請求項1記載の半導体装置。
- 前記第2の半導体チップは、接着フィルムを介して前記第1の半導体チップ上に接着されていることを特徴とする請求項1記載の半導体装置。
- 前記第1の半導体チップと前記第2の半導体チップは、前記第2の半導体チップの主面のバンプ電極形成領域と前記第1の半導体チップとが重ならないように、互いの位置をずらして積層されていることを特徴とする請求項1記載の半導体装置。
- 前記第1および第2の半導体チップと前記配線基板との間に封止樹脂が充填されていることを特徴とする請求項1記載の半導体装置。
- 前記第1および第2の半導体チップは、樹脂によって気密封止されていることを特徴とする請求項1記載の半導体装置。
- 前記第2の半導体チップ上に積層され、前記配線基板上にフリップチップ実装された第3の半導体チップをさらに有し、
前記第3の半導体チップは、その主面に形成されたバンプ電極と、前記配線基板の配線上に形成された突起電極とを介して前記配線と電気的に接続されていることを特徴とする請求項1記載の半導体装置。 - 前記第3の半導体チップの主面に形成された前記バンプ電極の高さは、前記第2の半導体チップの主面に形成された前記バンプ電極の高さよりも大きいことを特徴とする請求項7記載の半導体装置。
- 前記第3の半導体チップの面積は、前記第2の半導体チップの面積よりも大きく、前記第2の半導体チップの面積は、前記第1の半導体チップの面積よりも大きいことを特徴とする請求項7記載の半導体装置。
- 以下の工程を有する半導体装置の製造方法:
(a)その主面に複数の配線を有し、前記複数の配線の一部に突起電極が形成された配線基板を準備する工程、
(b)その主面に複数の半導体素子および複数の電極が形成された第1半導体チップおよび第2半導体チップを準備する工程、
(c)前記第2の半導体チップの主面と前記第1の半導体チップの裏面とを対向させ、かつ前記第2の半導体チップの主面に形成された前記電極と前記第1の半導体チップとが重ならないように、前記第2の半導体チップの主面上に前記第1の半導体チップを積層する工程、
(d)前記第1および第2の半導体チップのそれぞれの主面に形成された前記電極上にバンプ電極を形成する工程、
(e)前記第1の半導体チップの主面に形成された前記バンプ電極を前記配線基板の配線上に接続し、前記第2の半導体チップの主面に形成された前記バンプ電極を前記配線基板の突起電極上に接続する工程。 - 前記第2の半導体チップの面積は、前記第1の半導体チップの面積よりも大きいことを特徴とする請求項10記載の半導体装置の製造方法。
- 以下の工程を有する半導体装置の製造方法:
(a)その主面に複数の配線を有し、前記複数の配線の一部に突起電極が形成された配線基板を準備する工程、
(b)その主面に複数の半導体素子および複数の電極が形成された第1、第2および第3の半導体チップを準備する工程、
(c)前記第3の半導体チップの主面と前記第2の半導体チップの裏面とを対向させ、かつ前記第3の半導体チップの主面に形成された前記電極と前記第2の半導体チップとが重ならないように、前記第3の半導体チップの主面上に前記第2の半導体チップを積層する工程、
(d)前記第2の半導体チップの主面と前記第1の半導体チップの裏面とを対向させ、かつ前記第2の半導体チップの主面に形成された前記電極と前記第1の半導体チップとが重ならないように、前記第2の半導体チップの主面上に前記第1の半導体チップを積層する工程、
(e)前記第1および第2の半導体チップのそれぞれの主面に形成された前記電極上に第1バンプ電極を形成し、前記第3の半導体チップの主面に形成された前記電極上に、前記第1バンプ電極よりも高さが大きい第2バンプ電極を形成する工程、
(f)前記第1の半導体チップの主面に形成された前記第1バンプ電極を前記配線基板の配線上に接続し、前記第2の半導体チップの主面に形成された前記第1バンプ電極を前記配線基板の突起電極上に接続し、前記第3の半導体チップの主面に形成された前記第2バンプ電極を前記配線基板の突起電極上に接続する工程。 - 前記第1バンプ電極は、ボールボンディング法によって前記電極上に接続されたAuボールからなり、前記第2バンプ電極は、ボールボンディング法によって前記電極上に接続され、前記第1バンプ電極を構成する前記Auボールよりも数の多いAuボールからなることを特徴とする請求項12記載の半導体装置の製造方法。
- 以下の工程を有する半導体装置の製造方法:
(a)その主面に区画された複数のチップ実装領域を有し、前記チップ実装領域のそれぞれに複数の配線が形成され、前記複数の配線の一部に突起電極が形成されたマップ基板を準備する工程、
(b)その主面に複数の半導体素子および複数の電極が形成された第1半導体チップおよび第2半導体チップを準備する工程、
(c)前記第2の半導体チップの主面と前記第1の半導体チップの裏面とを対向させ、かつ前記第2の半導体チップの主面に形成された前記電極と前記第1の半導体チップとが重ならないように、前記第2の半導体チップの主面上に前記第1の半導体チップを積層する工程、
(d)前記第1および第2の半導体チップのそれぞれの主面に形成された前記電極上にバンプ電極を形成する工程、
(e)前記第1の半導体チップの主面に形成された前記バンプ電極を前記配線基板の配線上に接続し、前記第2の半導体チップの主面に形成された前記バンプ電極を前記マップ基板の突起電極上に接続することによって、前記チップ実装領域のそれぞれに前記第1および第2の半導体チップを実装する工程、
(f)前記マップ基板の主面に実装された前記第1および第2の半導体チップを樹脂で封止する工程、
(g)前記マップ基板を前記複数のチップ実装領域の境界部に沿ってダイシングすることにより、その主面に前記第1および第2の半導体チップが実装された複数の配線基板を得る工程。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2002159289A JP2004006482A (ja) | 2002-05-31 | 2002-05-31 | 半導体装置およびその製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2002159289A JP2004006482A (ja) | 2002-05-31 | 2002-05-31 | 半導体装置およびその製造方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2004006482A true JP2004006482A (ja) | 2004-01-08 |
Family
ID=30429122
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2002159289A Pending JP2004006482A (ja) | 2002-05-31 | 2002-05-31 | 半導体装置およびその製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2004006482A (ja) |
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2006080351A1 (ja) * | 2005-01-25 | 2006-08-03 | Matsushita Electric Industrial Co., Ltd. | 半導体装置およびその製造方法 |
JP2006310649A (ja) * | 2005-04-28 | 2006-11-09 | Sharp Corp | 半導体装置パッケージおよびその製造方法、ならびに半導体装置パッケージ用一括回路基板 |
JP2011097048A (ja) * | 2009-10-28 | 2011-05-12 | Samsung Electronics Co Ltd | 半導体パッケージの製造装置及び半導体パッケージの製造方法 |
JP2014512691A (ja) * | 2011-04-22 | 2014-05-22 | テセラ インコーポレイテッド | 積層された下向き接続ダイを有するマルチチップモジュール |
-
2002
- 2002-05-31 JP JP2002159289A patent/JP2004006482A/ja active Pending
Cited By (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2006080351A1 (ja) * | 2005-01-25 | 2006-08-03 | Matsushita Electric Industrial Co., Ltd. | 半導体装置およびその製造方法 |
US7999376B2 (en) | 2005-01-25 | 2011-08-16 | Panasonic Corporation | Semiconductor device and its manufacturing method |
JP2006310649A (ja) * | 2005-04-28 | 2006-11-09 | Sharp Corp | 半導体装置パッケージおよびその製造方法、ならびに半導体装置パッケージ用一括回路基板 |
JP2011097048A (ja) * | 2009-10-28 | 2011-05-12 | Samsung Electronics Co Ltd | 半導体パッケージの製造装置及び半導体パッケージの製造方法 |
US9028736B2 (en) | 2009-10-28 | 2015-05-12 | Samsung Electronics Co., Ltd. | Apparatuses and methods for fabricating semiconductor packages |
JP2014512691A (ja) * | 2011-04-22 | 2014-05-22 | テセラ インコーポレイテッド | 積層された下向き接続ダイを有するマルチチップモジュール |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP4149377B2 (ja) | 半導体装置の製造方法 | |
JP4790157B2 (ja) | 半導体装置 | |
JP4068974B2 (ja) | 半導体装置 | |
US20060076665A1 (en) | Package stack and manufacturing method thereof | |
JP2004273963A (ja) | 半導体装置 | |
CN107946291B (zh) | 半导体装置 | |
JP4494249B2 (ja) | 半導体装置 | |
US20040130036A1 (en) | Mult-chip module | |
JP2002026073A (ja) | 半導体装置およびその製造方法 | |
JP2004006482A (ja) | 半導体装置およびその製造方法 | |
JPH0637233A (ja) | 半導体集積回路装置およびその製造方法 | |
KR101096440B1 (ko) | 듀얼 다이 패키지 | |
US20210082854A1 (en) | Semiconductor device and method for manufacturing semiconductor device | |
JP5297445B2 (ja) | 半導体装置 | |
JP2004063567A (ja) | 半導体装置及びその製造方法、回路基板並びに電子機器 | |
JP2008091954A (ja) | 半導体装置の製造方法 | |
JP2002373958A (ja) | 半導体チップの実装構造及び半導体チップの実装方法 |