JP5297445B2 - 半導体装置 - Google Patents

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Description

本発明は、半導体装置に関し、特に、配線基板上に端子ピッチの異なる複数種類の半導体チップを実装したマルチチップモジュール(Multi-Chip Module;ＭＣＭ)に適用して有効な技術に関する。
フラッシュメモリやＤＲＡＭ(Dynamic Random Access Memory)などのメモリＬＳＩを大容量化する対策の一つとして、これらのメモリＬＳＩが形成された半導体チップ（メモリチップ）を積層して単一のパッケージに封止したメモリ・モジュール構造が種々提案されている。
例えば特許文献１（特開平４−３０２１６４号公報）は、一つのパッケージ内に同一機能、同一サイズの複数の半導体チップを絶縁層を介して階段状に積層し、それぞれの半導体チップの階段状部分に露出したボンディングパッドとパッケージのインナーリードとをワイヤを介して電気的に接続したパッケージ構造を開示している。
特許文献２（特開平１１−２０４７２０号公報）は、絶縁性基板上に熱圧着シートを介して第１の半導体チップを搭載し、この第１の半導体チップ上に熱圧着シートを介して、外形寸法が第１の半導体チップよりも小さい第２の半導体チップを搭載し、第１および第２の半導体チップのボンディングパッドと絶縁性基板上の配線層とをワイヤを介して電気的に接続し、第１および第２の半導体チップとワイヤとを樹脂により封止したパッケージ構造を開示している。
また、半導体チップの主面に半田バンプをアレイ状に配置し、ボンディングパッドと半田バンプとをＣｕ（銅）などからなる配線を介して電気的に接続することによって、接続端子（半田バンプ）のピッチをボンディングパッドのピッチよりも広くするウエハレベルＣＳＰ(Chip Size Package)、あるいはウエハプロセス・パッケージ（ＷＰＰ）などと呼ばれる技術が知られている。この技術を利用すれば、半導体チップの端子ピッチを実質的に広くすることができるので、配線のラインアンドスペースを狭くした高価なビルドアップ基板を使用しなくとも、配線のピッチが広い安価な樹脂基板を使ってメモリ・モジュールを製造することができる。なお、ウエハレベルＣＳＰについては、例えば非特許文献１（株式会社技術調査会発行（２０００年５月２８日発行）の「エレクトロニクス実装技術：２０００臨時増刊号」８１頁〜１１３頁）や、特許文献３（特許国際公開ＷＯ／２３６９６号公報）などに記載がある。
特開平４−３０２１６４号公報 特開平１１−２０４７２０号公報 特許国際公開ＷＯ／２３６９６号公報
株式会社技術調査会発行（２０００年５月２８日発行）、「エレクトロニクス実装技術：２０００臨時増刊号」８１頁〜１１３頁
本発明者らは、一つのパッケージ内に複数個の半導体チップ（以下、単にチップという）を実装したマルチチップモジュールを開発している。
本発明者らが開発中のマルチチップモジュールは、ＤＲＡＭ(Dynamic Random Access Memory)やフラッシュメモリなどのメモリＬＳＩが形成されたチップと、高速マイクロプロセッサ（ＭＰＵ：超小型演算処理装置）が形成されたチップとを単一の樹脂パッケージ内に封止することにより、複数個のメモリチップを樹脂封止した従来のメモリ・モジュールよりも汎用性の高いシステムを実現しようとするものである。
また、本発明者らは、このマルチチップモジュールの製造コストを低減するために、配線のピッチが広い安価な樹脂基板上にチップを実装することを検討している。そのためには、前述したウエハレベルＣＳＰ技術を利用し、チップの端子ピッチを実質的に広くする必要がある。
ところが、ＤＲＡＭやフラッシュメモリなどのメモリＬＳＩが形成されたチップのように、端子数が比較的少ないチップの場合は問題はないが、マイクロプロセッサが形成されたチップのように、端子数が多いチップの場合は、ウエハレベルＣＳＰ技術を利用しても、チップの端子ピッチを実質的に広くするには限界ある。
例えば、現状の配線基板製造技術を使って安価な樹脂基板に形成することのできる配線の最小ピッチは０．５ｍｍである。一方、例えばチップサイズが４．６６ｍｍ×８．２２ｍｍで端子数が６４ピン、端子ピッチが０．０８ｍｍのＤＲＡＭにウエハプロセス・パッケージ技術を利用して０．５ｍｍピッチの半田バンプを形成する場合は、最大で１２８ピンの半田バンプが形成できるので問題はない。しかし、例えばチップサイズが６．８４ｍｍ×６．８４ｍｍで端子数が２５６ピン、端子ピッチが０．０８ｍｍのマイクロプロセッサに０．５ｍｍピッチの半田バンプを形成しようとすると、最大でも１６９ピンの半田バンプしか形成できないので、このチップをフリップチップ方式で実装しようとすると、配線ピッチが０．４ｍｍ以下の高価なビルドアップ基板が必要となってしまう。
本発明の目的は、配線基板上に端子ピッチの異なる複数種類のチップを実装するマルチチップモジュールの製造コストを低減することのできる技術を提供することにある。
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
本発明の好ましい一態様である半導体装置は、
表面、前記表面に形成された複数の配線、前記表面に形成され、かつ、前記複数の配線と電気的に接続され、かつ、第１ピッチで配置された複数の第１ボンディングパッド、および前記表面において前記複数の第１ボンディングパッドよりも前記表面の周縁部側に配置され、かつ、第２ピッチで配置された複数の第２ボンディングパッドを有する配線基板と、
第１集積回路、および前記配線基板の前記複数の第１ボンディングパッドと同じピッチで配置された複数の第１端子が形成された第１主面を有し、前記第１主面が前記配線基板の前記表面と対向するように、前記配線基板の前記表面上に搭載された第１半導体チップと、
前記第１半導体チップの前記複数の第１端子と、前記配線基板の前記複数の第１ボンディングパッドとを、それぞれ電気的に接続する複数のバンプ電極と、
第２集積回路、および複数の第２端子が形成された第２主面を有し、前記第２主面とは反対側の第２裏面が前記第１半導体チップの前記第１主面とは反対側の第１裏面と対向するように、前記第１半導体チップ上に積層された第２半導体チップと、
前記第２半導体チップの前記複数の第２端子と、前記配線基板の前記複数の第２ボンディングパッドとを、それぞれ電気的に接続する複数のワイヤと、
を含み、
前記複数の第１端子は、平面視において、前記第１半導体チップの前記第１主面における第１辺に沿って配置されており、
前記複数の第２端子は、平面視において、前記第２半導体チップの前記第２主面における第２辺に沿って配置されており、
前記複数の第２端子数の数は、前記複数の第１端子数の数よりも多く、
前記第２半導体チップの前記複数の第２端子のうち、前記第２辺に沿って互いに隣り合う第２端子間のピッチは、前記第１半導体チップの前記複数の第１端子のうち、前記第１辺に沿って互いに隣り合う第１端子間のピッチよりも狭いものである。
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下の通りである。
本発明の好ましい一態様によれば、複数個のチップの上に他のチップを積層して樹脂封止したマルチチップモジュールの製造コストを低減することができる。
本発明の一実施形態である半導体装置の平面図である。 本発明の一実施形態である半導体装置の断面図である。 本発明の一実施形態である半導体装置の平面図である。 本発明の一実施形態である半導体装置の製造に用いるマルチ配線基板の平面図である。 本発明の一実施形態である半導体装置の製造に用いるマルチ配線基板の平面図である。 図５に示すマルチ配線基板の要部拡大平面図である。 図５に示すマルチ配線基板の要部拡大断面図である。 図５に示すマルチ配線基板の要部拡大平面図である。 本発明の一実施形態である半導体装置の製造方法を示すマルチ配線基板の要部拡大断面図である。 本発明の一実施形態である半導体装置の製造方法を示すマルチ配線基板の要部拡大平面図である。 本発明の一実施形態である半導体装置の製造方法を示すマルチ配線基板の要部拡大断面図である。 本発明の一実施形態である半導体装置の製造方法を示すマルチ配線基板の要部拡大平面図である。 本発明の一実施形態である半導体装置の製造に用いる半導体チップの平面図である。 本発明の一実施形態である半導体装置の製造に用いる半導体チップの平面図である。 本発明の一実施形態である半導体装置の製造方法を示すマルチ配線基板の要部拡大断面図である。 本発明の一実施形態である半導体装置の製造方法を示すマルチ配線基板の要部拡大断面図である。 本発明の一実施形態である半導体装置の製造方法を示すマルチ配線基板の要部拡大平面図である。 本発明の一実施形態である半導体装置の製造に用いる半導体チップの平面図である。 本発明の一実施形態である半導体装置の製造方法を示す半導体ウエハの斜視図である。 本発明の一実施形態である半導体装置の製造方法を示す半導体ウエハの側面図である。 本発明の一実施形態である半導体装置の製造方法を示すマルチ配線基板の要部拡大断面図である。 本発明の一実施形態である半導体装置の製造方法を示すマルチ配線基板の要部拡大平面図である。 本発明の一実施形態である半導体装置の製造方法を示すマルチ配線基板の平面図である。 本発明の一実施形態である半導体装置の製造方法を示すマルチ配線基板の要部拡大断面図である。 本発明の一実施形態である半導体装置の製造方法を示すマルチ配線基板の要部拡大断面図である。 本発明の一実施形態である半導体装置の製造方法を示すマルチ配線基板の要部拡大断面図である。 本発明の他の実施形態である半導体装置の製造に用いる半導体チップの平面図である。 本発明の他の実施形態である半導体装置の製造方法を示す半導体ウエハの要部拡大断面図である。 本発明の他の実施形態である半導体装置の製造方法を示すマルチ配線基板の要部拡大断面図である。 本発明の他の実施形態である半導体装置の製造方法を示すマルチ配線基板の要部拡大断面図である。 ＤＲＡＭが形成された半導体チップの端子配列を示す平面図である。 マイクロプロセッサが形成された半導体チップの端子配列を示す平面図である。 本発明の一実施形態である半導体装置の製造方法を示すマルチ配線基板の要部拡大平面図である。 本発明の他の実施形態である半導体装置の製造方法を示すマルチ配線基板の要部拡大平面図である。 本発明の他の実施形態である半導体装置の製造方法を示すマルチ配線基板の要部拡大断面図である。 本発明の他の実施形態である半導体装置の製造方法を示すマルチ配線基板の要部拡大断面図である。 本発明の他の実施形態である半導体装置の製造方法を示すマルチ配線基板の要部拡大断面図である。 本発明の他の実施形態である半導体装置を示す平面図である。 図３８のＡ−Ａ’線に沿った断面図である。 図３８のＢ−Ｂ’線に沿った断面図である。 本発明の他の実施形態である半導体装置を示す平面図である。 図４１のＡ−Ａ’線に沿った断面図である。 図４１のＢ−Ｂ’線に沿った断面図である。 本発明の他の実施形態である半導体装置を示す平面図である。 図４４のＡ−Ａ’線に沿った断面図である。 本発明の他の実施形態である半導体装置を示す平面図である。 図４６のＡ−Ａ’線に沿った断面図である。 本発明の他の実施形態である半導体装置を示す平面図である。 図４８のＡ−Ａ’線に沿った断面図である。 図４８のＢ−Ｂ’線に沿った断面図である。
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。
（実施の形態１）
図１は、本実施形態の半導体装置の上面を示す平面図、図２は、この半導体装置の断面図、図３は、この半導体装置の下面を示す平面図である。
本実施形態の半導体装置は、パッケージ基板１の主面上に３個のチップ２Ａ、２Ｂ、２Ｃを実装し、これらのチップ２Ａ、２Ｂ、２Ｃをモールド樹脂３で封止したマルチチップモジュール（ＭＣＭ）である。３個のチップ２Ａ〜２Ｃのうち、２個のチップ２Ａ、２Ｂは、パッケージ基板１の主面上に並べて配置され、それらの主面に形成された複数個のＡｕバンプ４を介してパッケージ基板１の配線５と電気的に接続されている。すなわち、チップ２Ａ、２Ｂのそれぞれは、フリップチップ方式によって実装されている。
チップ２Ａ、２Ｂの主面（下面）とパッケージ基板１の主面との隙間には、アンダーフィル樹脂（封止樹脂）６が充填されている。チップ２Ａは、例えばＤＲＡＭが形成されたシリコンチップであり、チップ２Ｂは、例えばフラッシュメモリが形成されたシリコンチップである。
チップ２Ｃは、２個のチップ２Ａ、２Ｂを跨ぐように配置され、接着剤７によってチップ２Ａ、２Ｂの上面に接着されている。チップ２Ｃの主面に形成されたボンディングパッド１３は複数本のＡｕワイヤ８によってパッケージ基板１のボンディングパッド９と電気的に接続されている。すなわち、チップ２Ｃは、ワイヤボンディング方式によって実装されている。チップ２Ｃは、例えば高速マイクロプロセッサ（ＭＰＵ：超小型演算処理装置）が形成されたシリコンチップである。このチップ２Ｃの端子ピッチは、上記２個のチップ２Ａ、２Ｂの端子ピッチよりも狭い。
上記３個のチップ２Ａ、２Ｂ、２Ｃを実装するパッケージ基板１は、ガラス繊維を含んだエポキシ樹脂（ガラス・エポキシ樹脂）のような汎用樹脂を主体として構成された多層配線基板であり、その主面（上面）、下面および内部に４〜６層程度の配線５が形成されている。
パッケージ基板１の下面には、上記配線５と電気的に接続された複数の電極パッド１０がアレイ状に配置されており、それぞれの電極パッド１０には、マルチチップモジュール（ＭＣＭ）の外部接続端子を構成する半田バンプ１１が接続されている。マルチチップモジュール（ＭＣＭ）は、これらの半田バンプ１１を介して電子機器の配線基板などに実装される。パッケージ基板１の主面および下面には、配線５とチップ２Ａ、２Ｂとの接続部、ボンディングパッド９、電極パッド１０などの表面を除き、エポキシ系樹脂やアクリル系樹脂などからなるソルダレジスト１２がコーティングされている。
上記マルチチップモジュール（ＭＣＭ）の寸法の一例を説明すると、パッケージ基板１の外形寸法は、縦×横＝１３ｍｍ×１３ｍｍ、厚さ０．３ｍｍである。パッケージ基板１に実装されたチップ２Ａ、２Ｂ、２Ｃの厚さは、それぞれ０．１５ｍｍ、並んで配置された２個のチップ２Ａ、２Ｂの間隔は、２０μｍ〜１００μｍである。チップ２Ａ、２Ｂ、２Ｃを封止するモールド樹脂３の厚さは、０．６６ｍｍ、モールド樹脂３の上面から半田バンプ１１の下端までの距離、すなわちマルチチップモジュール（ＭＣＭ）の実装高さは、１．４６８ｍｍである。
また、チップ２Ａの主面に形成されたＡｕバンプ４のピッチは、０．０８ｍｍ、チップ２Ｂの主面に形成されたＡｕバンプ４のピッチは、０．１５ｍｍである。一方、チップ２Ｃの主面に形成されたボンディングパッド１３のピッチは、０．０６５ｍｍである。すなわち、マイクロプロセッサが形成されたチップ２Ｃの端子ピッチは、ＤＲＡＭが形成されたチップ２Ａの端子ピッチおよびフラッシュメモリが形成されたチップ２Ｂの端子ピッチよりも狭い。
このように、本実施形態のマルチチップモジュール（ＭＣＭ）は、端子ピッチが比較的広いチップ２Ａ、２Ｂをフリップチップ方式でパッケージ基板１に実装し、端子ピッチが最も狭いチップ２Ｃをチップ２Ａ、２Ｂの上に積層してワイヤボンディング方式で実装する。
これにより、配線５のピッチが広い安価な汎用樹脂基板にチップ２Ａ、２Ｂ、２Ｃを実装することができるので、マルチチップモジュール（ＭＣＭ）の製造コストを低減することができる。
また、チップ２Ａ、２Ｂの上にチップ２Ｃを積層することにより、パッケージ基板１の実装面積を小さくすることができるので、実装密度の高いマルチチップモジュール（ＭＣＭ）を実現することができる。
次に、上記のように構成された本実施形態の半導体装置の製造方法を図４〜図２６を用いて工程順に説明する。
図４〜図８は、マルチチップモジュール（ＭＣＭ）の製造に使用する長方形の基板（以下、マルチ配線基板１００という）を示している。図４は、このマルチ配線基板１００の主面（チップ実装面）を示す全体平面図、図５は、裏面を示す全体平面図である。また、図６は、マルチ配線基板１００の一部を示す平面図と側面図、図７は、マルチ配線基板１００の一部を示す断面図、図８は、マルチ配線基板１００の一部（パッケージ基板１個分の領域）を示す拡大平面図である。
マルチ配線基板１００は、前記パッケージ基板１の母体となる基板である。このマルチ配線基板１００を図４、図５に示すダイシングラインＬに沿って格子状に切断（ダイシング）、個片化することにより、複数個のパッケージ基板１が得られる。図に示すマルチ配線基板１００の場合は、その長辺方向が６ブロックのパッケージ基板形成領域に区画され、短辺方向が３ブロックのパッケージ基板形成領域に区画されているので、３×６＝１８個のパッケージ基板１が得られる。
上記マルチ配線基板１００は、ガラス・エポキシ樹脂のような汎用樹脂を主体として構成された多層配線基板である。マルチ配線基板１００の主面には、配線５およびボンディングパッド９が形成されており、裏面には、電極パッド１０が形成されている。また、マルチ配線基板１００の内層には、複数層の配線５が形成されている。パッケージ基板１を、安価な汎用樹脂を使って製造することにより、マルチチップモジュール（ＭＣＭ）の製造原価を低減することができる。
マルチ配線基板１００の主面の配線５およびボンディングパッド９と、裏面の電極パッド１０は、マルチ配線基板１００の両面に貼り付けたＣｕ箔をエッチングすることによって形成される。マルチ配線基板１００の主面の配線５のうち、ソルダレジスト１２で覆われていない領域、すなわちチップ２Ａ、２ＢのＡｕバンプ４が接続される領域の表面には、ＮｉおよびＡｕのメッキが施されている。また、ボンディングパッド９の表面および電極パッド１０の表面にも、ＮｉおよびＡｕのメッキが施されている。これらのメッキは、無電解メッキ法で形成することもできるが、無電解メッキ法で形成したメッキ層は膜厚が薄く、ボンディングパッド９上にＡｕワイヤ４を接続したときに十分な接着強度が確保し難いので、上記ＮｉおよびＡｕのメッキは、無電解メッキ法よりも膜厚を厚くすることのできる電解メッキ法で形成される。
配線５、ボンディングパッド９および電極パッド１０の表面に電解メッキ法でＮｉおよびＡｕのメッキを施す場合は、配線５、ボンディングパッド９および電極パッド１０がマルチ配線基板１００の全域で導通した状態でメッキ処理を行い、次いで、ダイシングラインＬ上の配線５をルータで切断した後、各パッケージ基板形成領域の導通試験を行う。そのため、図６および図７に示したように、マルチ配線基板１００の主面のダイシングラインＬには、この領域の配線５をルータで切断したときの溝１０１が残っている。
図８に示すように、パッケージ基板形成領域の周辺部には、チップ実装領域を囲むように複数のボンディングパッド１３が形成されている。ボンディングパッド１３は、パッケージ基板形成領域の４辺に沿って２列に配置されている。ボンディングパッド１３とチップ実装領域との間には、チップ実装領域を囲むようにダム領域１６が設けられている。このダム領域１６は、ソルダレジスト１２が形成されていない領域であり、その内側および外側のソルダレジスト１２が形成された領域よりも表面の高さが低くなっているため、チップ２Ａ、２Ｂの下部にアンダーフィル樹脂６を充填する際、このアンダーフィル樹脂６がパッケージ基板形成領域の周辺部、すなわちボンディングパッド１３が形成された領域に流れるのを防ぐ機能を持っている。
上記マルチ配線基板１００を使ってマルチチップモジュール（ＭＣＭ）を製造するには、図９（パッケージ基板２個分の領域を示す断面図）および図１０（パッケージ基板１個分の領域を示す拡大平面図）に示すように、マルチ配線基板１００の主面のチップ実装領域に樹脂テープ６ａを貼り付ける。樹脂テープ６ａは、例えば粒径３μｍ程度のシリカを分散させた熱硬化型エポキシ系樹脂からなるもので、あらかじめ２個のチップ（チップ２Ａ、２Ｂ）とほぼ同じ寸法となるように裁断しておく。樹脂テープ６ａは、樹脂中に導電性の微粉末を分散させた異方性導電性樹脂（ＡＣＦ）などで構成することもできる。
なお、大気中に放置したマルチ配線基板１００には大気中の水分が浸入しているため、そのまま樹脂テープ６ａを貼り付けると、両者の接着性が低下する虞れがある。従って、マルチ配線基板１００の主面に樹脂テープ６ａを貼り付ける際には、その直前にマルチ配線基板１００をベークして水分を除去しておくことが望ましい。ベーク条件は、例えば１２５℃、２時間程度である。また、上記ベーク処理に続いてマルチ配線基板１００をプラズマ処理し、その表面を活性化することにより、樹脂テープ６ａとマルチ配線基板１００との接着性をさらに向上させることができる。
次に、図１１および図１２に示すように、マルチ配線基板１００の主面に貼り付けた樹脂テープ６ａの上に２個のチップ２Ａ、２Ｂをフェイスダウン方式で搭載する。このとき、チップ２Ａとチップ２Ｂの隙間は、２０μｍ〜１００μｍ程度に設定する。
図１３に示すように、ＤＲＡＭが形成されたチップ２Ａの主面には、あらかじめボールボンディング法を用いてＡｕバンプ４を形成しておく。また、図１４に示すように、フラッシュメモリが形成されたチップ２Ｂの主面にも、同様の方法でＡｕバンプ４を形成しておく。これらのＡｕバンプ４は、ウエハプロセスの最終工程で形成する。すなわち、通常のウエハプロセスが完了した後、ウエハのボンディングパッド上にボールボンディング法を用いてＡｕバンプ４を形成し、その後、ウエハをダイシングすることによって、個片化されたチップ２Ａ、２Ｂを得る。
通常、ＤＲＡＭのボンディングパッドは、チップの中央に一列に配置されるが、フラッシュメモリのボンディングパッドは、チップの短辺に沿って２列に配置される。そのため、ＤＲＡＭのボンディングパッドは、フラッシュメモリのそれに比べてパッドのピッチが狭くなり、それに伴ってパッドの径も小さくなる（例えばフラッシュメモリの端子ピッチが１５０μｍの場合、ＤＲＡＭのそれは８５μｍ程度である）。従って、ＤＲＡＭのボンディングパッド上にＡｕバンプ４を形成するときは、径の細い（例えば直径２０μｍ）のＡｕ線を使用し、フラッシュメモリのボンディングパッド上にＡｕバンプ４を形成するときは、径の太い（例えば直径３０μｍ）のＡｕ線を使用するのが通常である。
しかし、本実施形態のマルチチップモジュール（ＭＣＭ）は、２個のチップ２Ａ、２Ｂの上に第３のチップ２Ｃを積層するので、チップの厚さおよびＡｕバンプ４の径を２個のチップ２Ａ、２Ｂで同じにすることによって、両者の実装高さを揃える必要がある。従って、本実施形態では、フラッシュメモリのボンディングパッド上にＡｕバンプ４を形成するときに使用するＡｕ線は、ＤＲＡＭのボンディングパッド上にＡｕバンプ４を形成するときに使用するＡｕ線と同じ径（例えば直径２０μｍ）のものを使用する。この場合、ソルダレジスト１２の厚さ（例えば２５μｍ）を考慮すると、細いＡｕ線を使って形成したＡｕバンプ４は、ボンディングパッドとの接触面積が少なくなる。そこで本実施形態では、Ａｕバンプ４とボンディングパッドとの接触面積を確保するために、Ａｕバンプ４の上にＡｕバンプ４を重ねてボンディングする多段バンプ構造を採用する。
次に、図１５に示すように、２個のチップ２Ａ、２Ｂの上に底面が平坦なヒートツール１０２を押し当てる。ヒートツール１０２の加圧圧力は、例えば１５ｋｇ／１０ｍｍ２、温度は例えば２３５℃である。これにより、樹脂テープ６ａが溶融し、チップ２Ａ、２Ｂとマルチ配線基板１００の隙間、およびチップ２Ａとチップ２Ｂの隙間にアンダーフィル樹脂６が充填されると共に、チップ２Ａ、２ＢのＡｕバンプ４とマルチ配線基板１００の配線５（図１５には示さない）とが電気的に接続される。
このように、本実施形態では、チップ２Ａ、２Ｂとほぼ同じ寸法に加工した樹脂テープ６ａを溶融させることによって、チップ２Ａ、２Ｂとマルチ配線基板１００の隙間、およびチップ２Ａとチップ２Ｂの隙間にアンダーフィル樹脂６を充填する。この方法によれば、例えばチップ２Ａ、２Ｂの周辺にディスペンサを使って液状のアンダーフィル樹脂を供給する充填方法に比べた場合、アンダーフィル樹脂６がチップ２Ａ、２Ｂの周囲にはみ出す量を少なくすることができるので、チップ２Ａ、２Ｂを囲むように配置されたマルチ配線基板１００上のボンディングパッド９がアンダーフィル樹脂６で覆われることはない。
次に、図１６および図１７に示すように、２個のチップ２Ａ、２Ｂの上にチップ２Ｃを搭載する。図１８に示すように、マイクロプロセッサが形成されたチップ２Ｃの主面には、その４辺に沿ってボンディングパッド１３が形成されている。ボンディングパッド１３の数は、チップ２Ａやチップ２Ｂに形成されたボンディングパッドの数よりも多い。
チップ２Ｃは、マルチ配線基板１００とチップ２Ｃとを接続するＡｕワイヤ８の長さが出来るだけ均一になるよう、各パッケージ基板形成領域の中央に配置する。また、チップ２Ｃの裏面には、あらかじめチップ２Ｃと同じ寸法に裁断されたテープ状の接着剤７を貼り付けておく。チップ２Ｃの裏面にテープ状の接着剤７を貼り付けるには、例えば図１９および図２０に示すように、通常のウエハプロセスが完了したウエハ１４の裏面にダイシングテープ１５を貼り付ける際、ウエハ１４とダイシングテープ１５との間にテープ状の接着剤７を挟み込み、この状態でウエハ１４をダイシングすることによってチップ２Ｃを得る。その後、チップ２Ｃの裏面のダイシングテープ１５を除去すると、チップ２Ｃの裏面にチップ２Ｃと同寸法の接着剤７が残る。接着剤７は、例えばポリイミド樹脂系の接着剤を使用する。
次に、マルチ配線基板１００を加熱炉内で１８０℃、１時間程度加熱する。この加熱処理により、接着剤７が軟化し、チップ２Ａ、２Ｂの上にチップ２Ｃが接着される。
次に、図２１および図２２に示すように、マルチ配線基板１００のボンディングパッド９とチップ２Ｃのボンディングパッド１３（図２１、２２には示さない）とをＡｕワイヤ８で接続する。Ａｕワイヤ８の接続は、例えば超音波振動と熱圧着とを併用したワイヤボンダを使用して行う。
次に、図２３および図２４に示すように、マルチ配線基板１００をモールド金型（図示せず）に装着し、マルチ配線基板１００の主面全体を一括して樹脂封止する。モールド樹脂３は、例えば粒径７０μｍ〜１００μｍ程度のシリカを分散させた熱硬化型エポキシ系樹脂からなる。
次に、図２５に示すように、マルチ配線基板１００の裏面の電極パッド９（図２５には示さない）に半田バンプ１１を接続する。半田バンプ１１の接続は、例えば低融点のＰｂ−Ｓｎ共晶合金からなる半田ボールを電極パッド９の表面に供給した後、半田ボールをリフローさせることによって行う。
次に、図２６に示すように、マルチ配線基板１００を前記図４、図５に示すダイシングラインＬに沿って切断、個片化することにより、前記図１〜図３に示した本実施形態のマルチチップモジュール（ＭＣＭ）が完成する。
（実施の形態２）
本実施形態の半導体装置の製造方法を図２７〜図３７を用いて工程順に説明する。
前記実施の形態１では、ＤＲＡＭが形成されたチップ２Ａの主面およびフラッシュメモリが形成されたチップ２Ｂの主面にそれぞれＡｕバンプ４を形成したが、本実施形態では、Ａｕバンプ４に代えて半田バンプ２０を使用する。また、ＤＲＡＭが形成されたチップ２Ａとフラッシュメモリが形成されたチップ２Ｂの組み合わせに代えて、ＤＲＡＭが形成されたチップ２Ａを２個使用する。
また、本実施形態では、マルチ配線基板１００の主面に実装する２種類のチップ２Ａ、２Ｃのそれぞれの端子数に対するチップ面積の比（この比をグリッドアレイ指数と称する）を比較し、このグリッドアレイ指数が小さい方のチップは、ワイヤボンディング方式で実装し、グリッドアレイ指数が大きい方のチップは、フリップチップ方式で実装する。すなわち、第１チップの端子数、第２チップの端子数をそれぞれＮ１、Ｎ２とし、第１チップの主面の面積、第２チップの主面の面積をそれぞれＳ１、Ｓ２とした場合に、ＳＱＲＴ（Ｓ１／Ｎ１）＞ＳＱＲＴ（Ｓ２／Ｎ２）（ＳＱＲＴは平方根を表す）の関係が成立した場合は、第１チップをフリップチップ方式で実装し、第２チップをワイヤボンディング方式で実装する。ここで、チップの端子数とは、チップの主面に半田バンプをアレイ状に配置したときの半田バンプピッチである。同様に、端子数あるいは面積が異なる３種類以上のチップを実装する場合には、それらのチップのグリッドアレイ指数を算出し、グリッドアレイ指数が最も小さいチップをワイヤボンディング方式で実装し、その他のチップは、フリップチップ方式で実装する。
ＤＲＡＭが形成されたチップ２Ａのサイズは、一例として４．６６ｍｍ×８．２２ｍｍ、チップ２Ａの中央に一列に配置された端子（ボンディングパッド）の数は６４ピン、端子のピッチは０．０８ｍｍである。一方、マイクロプロセッサが形成されたチップ２Ｃのサイズは、一例として６．８４ｍｍ×６．８４ｍｍ、チップ２Ｃの４辺に配置された端子数は２５６ピン、端子のピッチは０．０６５ｍｍである。この場合、２種類のチップ２Ａ、２Ｃのグリッドアレイ指数を計算すると、マイクロプロセッサが形成されたチップ２Ｃの方が小さい。従って、本実施形態では、チップ２Ｃをワイヤボンディング方式で実装し、チップ２Ａをフリップチップ方式で実装する。
図２７は、ＤＲＡＭが形成されたチップ２Ａの主面に半田バンプ２０を形成した状態を示す平面図である。図示のように、半田バンプ２０は、チップ２Ａの主面にアレイ状に配置されている。ボンディングパッド１３と半田バンプ２０とは、Ｃｕ配線２１を介して電気的に接続されている。Ｃｕ配線２１は、ボンディングパッド１３のピッチを半田バンプ２０のピッチに変換するインターポーザとして機能し、これによって半田バンプ２０のピッチをボンディングパッド１３のピッチよりも広くすることができる。
上記Ｃｕ配線２１および半田バンプ２０は、ウエハレベルＣＳＰ技術を利用し、ウエハプロセスの最終工程で形成される。すなわち、図２８に示すように、Ｃｕ配線２１は、ウエハ１４の表面保護膜２２上にポリイミド樹脂などの有機絶縁膜２３を形成した後、この有機絶縁膜２３上に電解メッキ法などを用いて形成される。Ｃｕ配線２１とボンディングパッド１３は、ボンディングパッド１３上の有機絶縁膜２３に形成したスルーホール２４を通じて電気的に接続される。また、半田バンプ２０は、Ｃｕ配線２１の一端である電極パッド２１ａの表面にスクリーン印刷法で半田ペーストを印刷し、次に、ウエハ１４を加熱してこの半田ペーストを溶融させることによって形成される。半田バンプ２０は、例えば２重量％のＳｎを含むＰｂ−Ｓｎ合金（液相線温度３２０℃〜３２５℃）などで構成される。
次に、図２９に示すように、マルチ配線基板１００のそれぞれのパッケージ基板形成領域に２個のチップ２Ａ、２Ａをフェイスダウン方式で位置決めした後、マルチ配線基板１００を加熱して半田バンプ２０をリフローすることにより、チップ２Ａ、２Ａの半田バンプ２０とマルチ配線基板１００の配線５とを電気的に接続する。
次に、図３０に示すように、２個のチップ２Ａ、２Ａの上にチップ２Ｃを搭載する。チップ２Ａ、２Ａとチップ２Ｃとの接着は、前記実施の形態１と同様、チップ２Ｃの裏面に貼り付けた接着剤７を使用する。
図３１は、チップ２Ａの端子配列を示す平面図、図３２は、チップ２Ｃの端子配列を示す平面図である。図示のように、チップ２ＡのＤＱピンは、チップの主面の特定の箇所に集中して配置されており、チップ２ＣのＤＱピンも同様である。そこで、チップ２Ａ、２Ａの上にチップ２Ｃを搭載するときは、チップ２Ａ、２Ａとチップ２Ｃの共通するＤＱピンが最も近接するような位置にチップ２Ａ、２Ａ、２Ｃを配置するとよい。このようにすると、図３３に示すように、ＤＱピン同士を接続するＡｕワイヤ８の長さをほぼ等しくすることができるので、Ａｕワイヤ８の引き回し効率が向上する。図３４は、ＤＲＡＭが形成された４個のチップ２Ａの上にマイクロプロセッサが形成された１個のチップ２Ｃを搭載する時の最適な配置の例を示している。
次に、図３５に示すように、チップ２Ａ、２Ａの周辺部にディスペンサなどを使って液状のアンダーフィル樹脂６を供給した後、アンダーフィル樹脂６を加熱、硬化させることによって、チップ２Ａ、２Ａとマルチ配線基板１００の隙間、およびチップ２Ａとチップ２Ｂの隙間にアンダーフィル樹脂６を充填する。
次に、図３６に示すように、マルチ配線基板１００をモールド金型（図示せず）に装着し、マルチ配線基板１００の主面全体を一括して樹脂封止した後、図３７に示すように、マルチ配線基板１００の裏面の電極パッド９に半田バンプ１１を接続する。図示は省略するが、その後、前記実施の形態１と同様の方法でマルチ配線基板１００を切断することにより、本実施形態のマルチチップモジュール（ＭＣＭ）が完成する。
以上、本発明者によってなされた発明を前記実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
前記実施の形態では、ワイヤボンディング方式で実装するチップ２Ｃをフリップチップ方式で実装するチップ２Ａ（または２Ｂ）の上に配置したが、パッケージ基板１の実装面積が大きくなっても差し支えないような場合は、図３８〜図４０あるいは図４１〜図４３に示すように、ワイヤボンディング方式で実装するチップ２Ｃをフリップチップ方式で実装するチップ２Ａ（または２Ｂ）の横に配置してもよい。図３８〜図４０に示す例は、実施の形態１で用いたチップ２Ａ、２Ｂ、２Ｃを組み合わせた例であり、図４１〜図４３に示す例は、実施の形態２で用いたチップ２Ａ、２Ｃを組み合わせた例である。
また、図４４〜図５０に示すように、複数個のチップをパッケージ基板に実装する手段に代えて、パッケージ基板を実装するマザーボード２００に直接実装してもよい。図４４、図４５に示す例は、フリップフロップ方式で実装するチップ２Ａの端子をＡｕバンプ４で構成した例である。また、図４６、図４７に示す例は、フリップフロップ方式で実装するチップ２Ａの端子を半田バンプ２０で構成し、チップの主面にアレイ状に配置した例である。また、図４８〜図５０に示す例は、ワイヤボンディング方式で実装するチップ２Ｃをフリップチップ方式で実装するチップ２Ａの横に配置した例である。
パッケージ基板上には、コンデンサや抵抗素子など、チップ以外の小型電子部品を実装することもできる。例えば、メモリチップの外周に沿ってチップコンデンサを搭載することにより、メモリチップの駆動時に生じるノイズを低減して高速動作を実現することができる。
本発明は、チップを実装するパッケージ基板としてビルドアップ基板の使用を排除するものではない。ビルドアップ基板の使用する場合でも、本発明を適用することにより、配線ピッチのより広いビルドアップ基板を使用することができるので、配線ピッチの狭い高価なビルドアップ基板を使用する場合に比べてマルチチップモジュールの製造コストを低減することができる。
本発明は、配線基板上に端子ピッチの異なる複数種類の半導体チップを実装したマルチチップモジュール(ＭＣＭ)に利用することができる。
１ パッケージ基板
２ 半導体ウエハ
２Ａ、２Ｂ、２Ｃ 半導体チップ
３ モールド樹脂（第２封止樹脂）
４ Ａｕバンプ
５ 配線
６ アンダーフィル樹脂（第１封止樹脂）
６ａ 樹脂テープ
７ 接着剤
８ Ａｕワイヤ
９ ボンディングパッド
１０ 電極パッド
１１ 半田バンプ
１２ ソルダレジスト
１３ ボンディングパッド
１４ ウエハ
１５ ダイシングテープ
２０ 半田バンプ
２１ Ｃｕ配線
２１ａ 電極パッド
２２ 表面保護膜
２３ 有機絶縁膜
２４ スルーホール
１００ マルチ配線基板
１０１ 溝
１０２ ヒートツール
２００ マザーボード
Ｌ ダイシングライン

Claims (2)

  1. 表面、前記表面に形成された複数の配線、前記表面に形成され、かつ、前記複数の配線と電気的に接続され、かつ、第１ピッチで配置された複数の第１ボンディングパッド、および前記表面において前記複数の第１ボンディングパッドよりも前記表面の周縁部側に配置され、かつ、第２ピッチで配置された複数の第２ボンディングパッドを有する配線基板と、
    第１主面、および前記第１主面に配置された複数の第１端子を有し、前記第１主面が前記配線基板の前記表面と対向するように、前記配線基板の前記表面上に搭載された第１半導体チップと、
    前記第１半導体チップの前記複数の第１端子と、前記配線基板の前記複数の第１ボンディングパッドとを、それぞれ電気的に接続する複数のバンプ電極と、
    第２主面、および前記第２主面に配置された複数の第２端子を有し、前記第２主面とは反対側の第２裏面が前記第１半導体チップの前記第１主面とは反対側の第１裏面と対向するように、前記第１半導体チップ上に積層された第２半導体チップと、
    前記第２半導体チップの前記複数の第２端子と、前記配線基板の前記複数の第２ボンディングパッドとを、それぞれ電気的に接続する複数のワイヤと、
    を含み、
    前記複数の第１端子は、平面視において、前記第１半導体チップの前記第１主面における第１辺に沿って配置されており、
    前記複数の第２端子は、平面視において、前記第２半導体チップの前記第２主面における第１辺および前記第１辺と交差する第２辺に沿って配置されており、
    前記複数の第２端子数の数は、前記複数の第１端子数の数よりも多く、
    前記第２半導体チップの前記複数の第２端子のうち、前記第２主面の前記第１辺に沿って互いに隣り合う第２端子間のピッチと、前記第２主面の前記第２辺に沿って互いに隣り合う第２端子間のピッチは、前記第１半導体チップの前記複数の第１端子のうち、前記第１辺に沿って互いに隣り合う第１端子間のピッチよりも狭いことを特徴とする半導体装置。
  2. 前記第１半導体チップの前記第１主面には、ＤＲＡＭまたはフラッシュメモリが形成されており、
    前記第２半導体チップの前記第２主面には、マイクロプロセッサが形成されていることを特徴とする請求項１記載の半導体装置。
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