JP5338572B2 - 半導体装置の製造方法 - Google Patents

Description

本発明は半導体装置に関し，特に複数の半導体チップを積層して封止用樹脂で一体化したスタック型マルチチップモジュール（ＭＣＭ）からなる半導体装置の製造方法に関する。

電子機器の小型化に伴い，半導体装置についても小型化の要求が高まっている。これにこたえるべく半導体パッケージは従来のリードフレーム構造から，はんだバンプのような突起物を外部電極としたＢＧＡ（ボールグリッドアレイ）構造に移行して実装面積の縮小を実現している。さらに最近では半導体パッケージの外形サイズを半導体チップのサイズと等しくしたＣＳＰ（チップサイズパッケージ）が開発され，半導体装置の小面積化は限界に近づいている。

そこで半導体装置のさらなる小型化への要求にこたえるため，半導体チップを高さ方向に積層したスタック型ＭＣＭ（マルチチップモジュール）が開発されている。ＭＣＭは複数の半導体チップを一体化してひとつのモジュールとしたもので，特に半導体チップを高さ方向に積層したものをスタック型ＭＣＭと呼んでいる。スタック型ＭＣＭは半導体装置の実装密度の向上に非常に有効である。

次に、スタック型ＭＣＭについて図６を用いて説明する。図６に示す半導体装置１は、２つの半導体チップ４Ａ，４Ｂを縦方向即ち上下方向に積層したスタック型ＭＣＭである。下段の半導体チップ４Ａは基板２に接着剤により固定されており，基板２の図示しない電極に金などによるワイヤ５Ａによって電気的に接続されている。上段の半導体チップ４Ｂは下段の半導体チップ４Ａ上に接着樹脂等により固定され，下段の半導体チップ４Ａの図示しない電極に金などによるワイヤ５Ｂによって電気的に接続されている。
これらの半導体チップ４Ａおよび４Ｂはワイヤ５Ａ及び５Ｂと共に封止樹脂６によって封止されている。このようにして得られたスタック型マルチチップモジュールＭＣＭの半導体装置１は基板２の下面に設けた略半球状のはんだバンプ３によって図示しないマザーボード等の電極に接続されている。

次に、別のタイプの半導体装置について図７を用いて説明する。図７に示す半導体装置８は、２つの半導体チップ４Ａ，４Ｂを高さ方向に積層したスタック型ＭＣＭである。この半導体装置８では、下段の半導体チップ４Ａははんだバンプ９によって基板２にフリップチップ接続されている。上段の半導体チップ４Ｂは下段の半導体チップ４Ａ上に接着樹脂等により固定され，金などによるワイヤ５Ｂによって基板２の図示しない電極に電気的に接続されている。
これらの半導体チップ４Ａおよび４Ｂはワイヤ５Ｂと共に封止樹脂６によってひとつのパッケージとして封止されている。得られたスタック型ＭＣＭの半導体装置８は基板２に設けたはんだバンプ３によってマザーボード等の電極に接続されている。

なお、半導体装置に対する小型化以外の要求として信号伝達の高速化が挙げられる。高速信号においては配線のインダクタンスが信号伝送に大きく影響するため，配線長が短いほうが有利であることが一般に知られている。
しかしながら、従来のＭＣＭ型の半導体装置１，８は図６及び図７に示すようにワイヤボンディングを使用するため，高速信号の伝送においてワイヤ５Ａ、５Ｂによるインダクタンスの増加が無視できなくなってきている。またワイヤ５Ａ、５Ｂは必ずループ形状に配設されるため，ＭＣＭ型の半導体装置１，８のさらなる薄型化の障害にもなっている。そこで下記特許文献１に示すようなワイヤボンディングを使用しないＭＣＭ型の半導体装置が提案されている。

特許文献１に記載された半導体装置は、複数の半導体チップとして、最下層に設けた半導体チップを親チップとし、その活性面上に設けた複数の半導体チップを子チップとして、これら親チップ及び子チップが順に積層された構成を有している。これらの小チップには厚さ方向に貫通孔がそれぞれ形成され、これら貫通孔には導電体が充填されている。各小チップの活性面には内部接続用電極がそれぞれ形成されている。
そして、貫通孔に充填された導電体は電極パッドを介して内部接続用電極に接合することで、小チップは下方に隣接する他の子チップにそれぞれ電気的に接続された構成を備えている。
このような構成により、ワイヤを使用しない集積度の高いＭＣＭ型の半導体装置が得られるとしている。

特許第３８９３２６８号公報

しかしながら、特許文献１に記載された半導体装置は、半導体チップのシリコンウエハに貫通孔を設けて導電体を充填する工程や，半導体チップを基板にフリップチップ実装した後，背面を研磨する工程などが必要であり，製造工程が非常に複雑になるという欠点がある。
本発明は，このような実情に鑑みて、積層した半導体チップについて簡便な構成で半導体チップの配線を短縮すると共に薄型化を実現した半導体装置の製造方法を提供することを目的とする。

本発明による半導体装置の製造方法は、複数の半導体チップを積層して一体化してなる半導体装置の製造方法において、基板に無電解めっきによって給電層を形成する工程と、給電層に第一のレジストを形成してパターニングする工程と、第一のレジストのパターンに電解めっきで第一の導電性バンプを成長させる工程と、第二のレジストを形成してパターニングする工程と、少なくとも一部の第一の導電性バンプの上に第二のレジストのパターンに電解めっきで第二の導電性バンプを成長させる工程と、第一の導電性バンプに第一の半導体チップを接合すると共に、第二の導電性バンプに第二の半導体チップを接合する工程とを備えることで、第一の半導体チップと第二の半導体チップとを積層させてなることを特徴とする。
本発明による半導体装置の製造方法によれば、基板に無電解めっきによって導電性の給電層を形成し、その上に第一、第二のレジストによって導電性バンプを形成するためのパターンを形成し、導電性バンプの高さが短い場合には第一のレジストパターンのみで導電性バンプを電解めっきで析出させ、高さが長い場合には第一のレジストで析出させた導電性バンプの上に第二のレジストパターンで導電性バンプを電解めっきで析出させることで、積層される複数の半導体チップの配線距離に応じた長さの導電性バンプを形成することができる。これにより、高さの異なる各導電性バンプに積層した複数の半導体チップをそれぞれ接合させて積層することができる。
その後、封止樹脂によって半導体装置全体を封止できる。

本発明による半導体装置の製造方法によれば，基板の給電層の上に第一、第二のレジストによって高さの異なる第一、第二の導電性バンプを形成して積層された半導体チップを配線距離に応じてそれぞれ電気的に接続させることで、積層された半導体チップに対する導電性バンプの配線距離が短縮されるからインダクタンスの増加がなく高速化に対応できて半導体装置の薄型化も実現できる。しかも構成が簡単で製造が容易であり、製造コストを低減できる。

本発明の実施形態による半導体チップを積層した半導体装置の縦断面図である。 実施形態における積層された半導体チップと突起電極を示す平面透視図である。 （ａ）〜（ｄ）は突起電極の一例を示す断面図である。 実施形態による半導体装置の変形例を示す平面透視図である。 （ａ）〜（ｌ）は本発明の実施形態による半導体装置の製造方法を示す図である。 従来技術による半導体装置の縦断面図である。 従来技術による他の半導体装置を示す縦断面図である。

次に本発明の第一の実施形態による半導体装置を図１乃至図３により説明する。
図１及び図２に示す第一実施形態による半導体装置１０は複数段、例えば２段スタック型マルチチップモジュール（ＭＣＭ）を示すものである。図１に示す半導体装置１０は、例えばプリント基板からなる基板１１上に下段側の第一の半導体チップ１２と上段側の第二の半導体チップ１３とが積層されて配設されている。下段の第一の半導体チップ１２は下面に突起電極１４が所定間隔を開けて設けられ、突起電極１４は基板１１上に配設された電極１１ａにフリップチップ接続されている。
第一の半導体チップ１２は、図２に示すように、例えば略四角形板状に形成され、図２に示す例では複数の突起電極１４が基板１１に対向する面に縦横方向に所定間隔で配列されている。ＣＰＵチップなどのように電極数が多い半導体チップは、第一の半導体チップ１２のようにチップ全面に突起電極１４が配列されることがある。
なお、第一の半導体チップ１２は基板１１との距離が短いために、突起電極１４は上述したはんだ電極で構成して基板にフリップチップ接続することも可能である。

図２に示す平面視で、第二の半導体チップ１３は第一の半導体チップ１２より四辺で外側に突出した略四角形板状に形成され、第一の半導体チップ１２から外側に突出した略四角形枠状の領域１３ａには複数の突起電極１７が第一の半導体チップ１２の外側でこのチップ１２を囲うように所定間隔で配列されている。第二の半導体チップ１３に設けた枠状の領域１３ａは突起電極１７によって基板１１の電極１１ａにフリップチップ接続されている。
ロジック，マイコンなどの半導体チップは、本実施形態による半導体装置１０のように第二の半導体チップ１３の周辺に突起電極１７が配列される場合が多い。
基板１１において、第一、第二の半導体チップ１２，１３と反対側の面にはマザーボード等との接続のため複数のはんだバンプ１８が配列されている。

図１及び図２において、導電性バンプである突起電極１４、１７は例えば略円柱状等の柱状に形成されている。特に突起電極１４より長い突起電極１７は図１では二段の略円柱形状に形成されているが、全長に亘って略同一外径をなす単一の略円柱状に形成されていてもよい。
さらに基板１１上に設けた二段の半導体チップ１２，１３とこれらを突起電極１４，１７で基板１１の電極１１ａにフリップチップ接合された領域は、封止樹脂２０によって封止されている。

突起電極１４，１７は、フリップチップ接合に多く用いられてきたはんだ印刷法やはんだボール搭載法等によってはんだバンプ形状の電極を形成することも可能であるが，その場合、はんだバンプは突起電極１７のように高さが大きくなると外径寸法が増大するため、半導体チップの多ピン化やピン配列の狭ピッチ化を阻害する不具合が発生することがあるので、好ましくない。
例えば、印刷法によるはんだ形成はペースト状のはんだを用いるため高さ方向に細長い柱状に形成することができず，例えば第二の半導体チップ１３に接続させるような高い寸法を得るためには基板１１に接続される部分の電極面積を大きくする必要がある。またはんだボール搭載法についてもほぼ略半球状のはんだを使用するため，突起電極１４，１７の高さを得るためには高さに応じて基板１１に接続する面の電極面積が大きくなる。
従って、このようなはんだバンプを上段の第二の半導体チップ１３に接続するための突起電極１７として用いた場合に基板１１への接続面積が大きいため特に不利に働く。

そこで、突起電極１４，１７ははんだに代えて銅，銀，錫，金，ニッケル等より選ばれる金属材料もしくはその組み合わせにより形成されることが接触面積を小さくする上で好ましく、望ましくは電解めっきによって柱状に形成する。
突起電極１４，１７について、本実施形態では銅，銀，錫，金，ニッケルのいずれかによる単一の金属材料で電気めっきによって柱状に形成されている。また、突起電極１４，１７は２種以上の金属材料を電解めっきによって接合して形成されていてもよい。

このような突起電極の一例として例えば突起電極１７（または１４）の変形例を図３（ａ）〜（ｄ）により説明する。
図３（ａ）に示す突起電極１７は、銅製の柱状の電極層単体で構成したものであり、基板１１の電極部１１ａと第二の半導体チップ１３のはんだバンプの電極部１３ａとに接続して形成したものである。この構成は、銅がはんだ（スズ−鉛）のスズ成分に溶解してしまい接続不良を起こすことがあるためあまり好ましくない。
図３（ｂ）に示す突起電極１７は、銅製の電極層２１ａにニッケル製の電極層２１ｂを柱状に接続して形成し、はんだバンプの電極部１３ａと接続させたものである。この場合、ニッケルは銅がスズ中に溶解することをバリアできるが、はんだの濡れ広がりが悪い。

図３（ｃ）に示す突起電極１７は、銅製の電極層２１ａに金製の電極層２１ｂを柱状に接続して形成したものであり、これをはんだバンプ電極部１３ａに接続したものである。この場合、金ははんだ濡れ性がよいが、金がスズ中に溶解してしまうため、銅がスズに溶解され易い。しかし、用途によっては採用される。
図３（ｄ）に示す突起電極１７は、銅製の電極層２１ａにニッケル製の電極層２１ｂと金製の電極層２１ｃとを柱状に接続して形成したものである。この場合、表面が金なので、はんだ濡れ性が良くニッケル層がバリアになるので銅がスズに溶解せず、最も好ましい。
上述した図３（ａ）〜（ｄ）に示すいずれの突起電極も採用可能であるが、図３（ｄ）に示す構成の導電性バンプが最も好ましい。

次に、図４は第一実施形態による半導体装置１０の変形例である。この変形例による半導体装置１０では、下段の第一の半導体チップ１２に対して上段側に配設する第二の半導体チップ２２は対向する二辺の領域で第一の半導体チップ１２より外側に突出して略四角形に形成されている。そして、第二の半導体チップ２２の突出部２２ａ、２２ａには所定間隔で突起電極１７が配列されている。ＤＲＡＭなどの半導体チップにおける突起電極１７はこのような配列となることが多い。
なお、第二の半導体チップ２２の形状や突起電極１７の配列は図２や図４に示す形状や配列に限定されるものではなく任意であり、第一の半導体チップ１２よりも外側に突出する領域を有していて、第一の半導体チップ１２から外れて突出した領域で突起電極１７によって直接基板１１に接続されていればよい。
また、導電性バンプの変形例として、柱状の突起電極１４，１７に代えて金スタッドを設けて金ワイヤとしての線状の部分の先端側を切除することで突起電極１４，１７に変わる導電性バンプとして構成してもよい。

また、本実施形態による半導体装置１０は、積層する半導体チップ１２、１３または２２を２段で構成したが，３段以上に半導体チップを積層することも可能である。この場合、必ずしも全ての半導体チップ１２、１３（２２）、…と基板１１との接続に本実施形態による略円柱状の突起電極１４，１７、…を形成してもよいが、これに代えて二段以上に設置される半導体チップを基板１１と接続する際に、少なくとも一部の半導体チップに本実施形態による突起電極１４、１７、…を使用してもよい。
例えば、半導体チップを三段積層して構成した場合、一及び二段目の半導体チップ１２，１３（２２）の接続構造には第一実施形態や変形例の構成を採用すると共に、三段目の半導体パッケージが信号の高速伝送を必要としない場合には、ワイヤを用いて基板１１の電極１１ａに接続してもよい。特に、三段目の半導体チップが一段目や二段目の半導体チップ１２，１３（２２）より小さくて外側に突出する部分がない場合にはワイヤ等で基板１１に接続することになる。

上述のように本実施形態による半導体装置１０によれば、複数の半導体チップ１２、１３（２２）をその積層高さに応じた高さを有する突起電極１４，１７によってフリップチップ接合することで，積層された半導体チップ１２，１３と基板１１との間の配線距離が短縮されるから、ボンディングワイヤを用いた場合と比較してインダクタンスの増加がなく高速化に対応できる。しかも、半導体装置１０の薄型化を実現できる。
更に半導体チップに貫通孔を設けて導電性バンプを充填して半導体チップ同士を接続した場合と比較して、下段側の第一の半導体チップ１２の外側で上段側の第二の半導体チップ１３を略柱状の突起電極１７で基板１１に接続したから、半導体チップに貫通孔を形成し導電性バンプを充填したりすることもなく、フリップチップ実装した後で背面を研磨する工程などが必要なく、構成が簡単で製造が容易であり製造コストを低廉にできる。

次に本発明の実施形態による半導体装置１０の製造方法について図５を用いて説明する。図５（ａ）〜（ｌ）は図１乃至図２で示した実施形態によるスタック型マルチチップモジュール（ＭＣＭ）の製造工程を示す例である。
図５（ａ）において、プリント基板である基板１１に銅からなる電極パッド１１ａが形成された状態が示されている。次に、同図（ｂ）において、突起電極１４を電解めっきで形成するための給電層２４を無電解めっきによって基板１１の表面に析出させて形成した。給電層２４は無電解銅めっきによって銅の薄層として形成する。
同図（ｃ）において、第一の半導体チップ１２に電気的に接続するための突起電極１４を形成するためにレジスト２５を形成し、突起電極１４を析出するためのパターンを形成する。レジスト２５は感光性レジストを使用し、所望の開口２５ａのパターンが描画されたマスクを用いて露光・現像によりパターニングを行う。

同図（ｄ）において、レジスト２５で形成された開口２５ａのパターンに第一の半導体チップ１２を電気的に接続するための突起電極１４を電解めっきで成長させる。めっき形成後にレジスト２５を剥離する（同図（ｅ）参照）。
そして、同図（ｆ）に示すように、第二の半導体チップ１３を電気的に接続するための突起電極１７を析出させるためのレジスト２６を形成してパターニングする。レジスト２６は感光性レジストを使用する。所望のパターンとして突起電極１７を形成するための突起電極１４の領域にのみ形成する開口２６ａのパターンが描画されたマスクを用いて露光・現像によりパターニングを行う。
この例ではレジスト２６の開口２６ａは１段目のめっき析出用の開口２５ａより小さく形成されているが，同一寸法でもよいし、より大きく形成されていてもかまわない。

そして、レジスト２６の開口２６ａに、第二の半導体チップ１３用の柱状の突起電極を突起電極１４の上に電解めっきで成長させて、突起電極１４より高さの大きい突起電極１７を形成する（同図（ｇ）参照）。次に、レジスト２６を剥離する（同図（ｈ）参照）。そして、同図（ｉ）に示すように、突起電極１４，１７を除いて給電層２４をエッチングで剥離する。
また、同図（ｊ）において、プリント基板１１の突起電極１４，１７とは反対側の面にはんだバンプ１８を形成する。はんだバンプ１８は例えばはんだボールを搭載しリフローすることで形成する。同図（ｋ）において、第一及び第二の半導体チップ１２，１３に設けた電極パッド２８、２９に予備はんだ３０、３０を形成したものを準備し、各突起電極１４，１７と位置合わせする。そして、同図（ｌ）に示すように、第一及び第二の半導体チップ１２，１３の電極パッド２８，２９と突起電極１４、１７をリフローにより接合する。更に、これら基板１１上で突起電極１４，１７を介して電気的に接続された第一、第二の半導体チップ１２，１３を封止樹脂２０によって封止する。
このようにして半導体装置１０を製造できる。

上述のように、本実施形態による半導体装置１０の製造方法によれば，突起電極１４，１７の形成に無電解銅めっき及び電解銅めっきを使用するため，従来のプリント基板製造工程，半導体チップ実装工程および半導体パッケージ製造工程に特別新たな設備を導入することなく，スタック型ＭＣＭの半導体装置１０を製造することができる。
また，基板１１の給電層２４の上に第一、第二のレジスト２５，２６によって高さの異なる突起電極１４、１７を形成して、積層された第一、第二の半導体チップ１２，１３と高さに応じてそれぞれ接合させることで、積層された半導体チップ１２，１３に対する突起電極１４，１７の配線距離が短縮されてインダクタンスの増加がなく信号伝送の高速化に対応でき，しかも構成が簡単で製造が容易であり、半導体装置１０を薄型化できる。

しかも、各突起電極１４，１７は無電解めっきと電解めっきによって柱状に析出して形成したから、複数の半導体チップ１２，１３を積層することで基板１１との距離が増大しても基板１１または半導体チップ１２，１３上で突起電極１４，１７が広がることがなく、半導体チップ１２，１３の多ピン化を促進できる。そのため、特に薄型化，高速化，他ピン化が要求される電子機器に有用である。

なお、本発明に於いて、突起電極１４，１７は導電性バンプを構成する。
また、図１に示す半導体装置１０では、第一及び第二の半導体チップ１２，１３は互いに離間した状態で積層されているが、接着剤等の絶縁材を介して互いに接着させて構成してもよい。
また、上述の実施形態では積層した複数の半導体チップ１２，１３の突起電極１４，１７はプリント基板等の基板１１にフリップチップ接合するように構成したが、基板１１に代えて上述した特許文献１に記載のように、他の半導体チップの電極に突起電極１４，１７をフリップチップ接合等により電気的に接続してもよい。

１０ 半導体装置
１１ 基板
１２ 第一の半導体チップ
１３ 第二の半導体チップ
１４、１７ 突起電極
１８ はんだバンプ
２０ 封止樹脂
２４ 給電層
２５，２６ レジスト
２８，２９ 電極パッド
３０ 予備はんだ

Claims (1)

1. 複数の半導体チップを積層して一体化してなる半導体装置の製造方法において、
   基板に無電解めっきによって給電層を形成する工程と、
   前記給電層に第一のレジストを形成してパターニングする工程と、
   前記第一のレジストのパターンに電解めっきで第一の導電性バンプを成長させる工程と、
   前記第二のレジストを形成してパターニングする工程と、
   少なくとも一部の前記第一の導電性バンプに前記第二のレジストのパターンによって電解めっきで第二の導電性バンプを成長させる工程と、
   前記第一の導電性バンプに第一の半導体チップを接合すると共に前記第二の導電性バンプに第二の半導体チップを接合する工程とを備えることで、
   前記第一の半導体チップと第二の半導体チップを積層させてなることを特徴とする半導体装置の製造方法。

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