JP6631905B2 - マルチチップモジュールおよびその製造方法 - Google Patents
マルチチップモジュールおよびその製造方法 Download PDFInfo
- Publication number
- JP6631905B2 JP6631905B2 JP2015148706A JP2015148706A JP6631905B2 JP 6631905 B2 JP6631905 B2 JP 6631905B2 JP 2015148706 A JP2015148706 A JP 2015148706A JP 2015148706 A JP2015148706 A JP 2015148706A JP 6631905 B2 JP6631905 B2 JP 6631905B2
- Authority
- JP
- Japan
- Prior art keywords
- chip
- resin
- internal wiring
- wiring
- components
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
- 238000004519 manufacturing process Methods 0.000 title claims description 30
- 239000011347 resin Substances 0.000 claims description 155
- 229920005989 resin Polymers 0.000 claims description 155
- 238000007789 sealing Methods 0.000 claims description 93
- 239000000758 substrate Substances 0.000 claims description 74
- 238000012546 transfer Methods 0.000 claims description 52
- 239000010408 film Substances 0.000 claims description 47
- 239000010409 thin film Substances 0.000 claims description 18
- 238000000034 method Methods 0.000 claims description 16
- 239000003990 capacitor Substances 0.000 claims description 5
- 238000005304 joining Methods 0.000 claims description 5
- 238000005520 cutting process Methods 0.000 claims description 4
- 125000006850 spacer group Chemical group 0.000 description 29
- 229910000679 solder Inorganic materials 0.000 description 22
- 239000004020 conductor Substances 0.000 description 11
- 239000004065 semiconductor Substances 0.000 description 11
- 238000012545 processing Methods 0.000 description 9
- PXHVJJICTQNCMI-UHFFFAOYSA-N Nickel Chemical compound [Ni] PXHVJJICTQNCMI-UHFFFAOYSA-N 0.000 description 8
- 229910052751 metal Inorganic materials 0.000 description 5
- 239000002184 metal Substances 0.000 description 5
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 4
- 229910052782 aluminium Inorganic materials 0.000 description 4
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 4
- 229910052802 copper Inorganic materials 0.000 description 4
- 239000010949 copper Substances 0.000 description 4
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 description 4
- 239000010931 gold Substances 0.000 description 4
- 229910052737 gold Inorganic materials 0.000 description 4
- 229910052759 nickel Inorganic materials 0.000 description 4
- 230000015572 biosynthetic process Effects 0.000 description 2
- 238000002844 melting Methods 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 229920001721 polyimide Polymers 0.000 description 2
- 229910000881 Cu alloy Inorganic materials 0.000 description 1
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- 239000011248 coating agent Substances 0.000 description 1
- 238000000576 coating method Methods 0.000 description 1
- 239000000470 constituent Substances 0.000 description 1
- 238000001816 cooling Methods 0.000 description 1
- 238000013461 design Methods 0.000 description 1
- 238000007772 electroless plating Methods 0.000 description 1
- 238000009713 electroplating Methods 0.000 description 1
- 239000003822 epoxy resin Substances 0.000 description 1
- 238000005530 etching Methods 0.000 description 1
- 230000004907 flux Effects 0.000 description 1
- 238000010438 heat treatment Methods 0.000 description 1
- 230000000873 masking effect Effects 0.000 description 1
- 239000011159 matrix material Substances 0.000 description 1
- 230000008018 melting Effects 0.000 description 1
- 229920000647 polyepoxide Polymers 0.000 description 1
- 239000009719 polyimide resin Substances 0.000 description 1
- 229920000642 polymer Polymers 0.000 description 1
- 230000007261 regionalization Effects 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- 238000005476 soldering Methods 0.000 description 1
- 239000010935 stainless steel Substances 0.000 description 1
- 229910001220 stainless steel Inorganic materials 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
- H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
- H01L23/49827—Via connections through the substrates, e.g. pins going through the substrate, coaxial cables
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
- H01L21/683—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping
- H01L21/6835—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
- H01L21/683—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping
- H01L21/6835—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
- H01L21/6836—Wafer tapes, e.g. grinding or dicing support tapes
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
- H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
- H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
- H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
- H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
- H01L24/19—Manufacturing methods of high density interconnect preforms
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
- H01L24/20—Structure, shape, material or disposition of high density interconnect preforms
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/93—Batch processes
- H01L24/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
- H01L24/96—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being encapsulated in a common layer, e.g. neo-wafer or pseudo-wafer, said common layer being separable into individual assemblies after connecting
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
- H01L25/16—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different main groups of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. forming hybrid circuits
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
- H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
- H01L21/561—Batch processing
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
- H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
- H01L21/568—Temporary substrate used as encapsulation process aid
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2221/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
- H01L2221/67—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere
- H01L2221/683—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping
- H01L2221/68304—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
- H01L2221/68327—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support used during dicing or grinding
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2221/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
- H01L2221/67—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere
- H01L2221/683—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping
- H01L2221/68304—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
- H01L2221/68359—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support used as a support during manufacture of interconnect decals or build up layers
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/04105—Bonding areas formed on an encapsulation of the semiconductor or solid-state body, e.g. bonding areas on chip-scale packages
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
- H01L2224/0554—External layer
- H01L2224/05599—Material
- H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
- H01L2224/05617—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950°C
- H01L2224/05624—Aluminium [Al] as principal constituent
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
- H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
- H01L2224/13001—Core members of the bump connector
- H01L2224/13099—Material
- H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
- H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
- H01L2224/161—Disposition
- H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
- H01L2224/16227—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a bond pad of the item
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/93—Batch processes
- H01L2224/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
- H01L2224/96—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being encapsulated in a common layer, e.g. neo-wafer or pseudo-wafer, said common layer being separable into individual assemblies after connecting
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/10—Bump connectors ; Manufacturing methods related thereto
- H01L24/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
- H01L24/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/10—Bump connectors ; Manufacturing methods related thereto
- H01L24/15—Structure, shape, material or disposition of the bump connectors after the connecting process
- H01L24/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/10—Details of semiconductor or other solid state devices to be connected
- H01L2924/11—Device type
- H01L2924/14—Integrated circuits
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/10—Details of semiconductor or other solid state devices to be connected
- H01L2924/11—Device type
- H01L2924/14—Integrated circuits
- H01L2924/143—Digital devices
- H01L2924/1434—Memory
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/10—Details of semiconductor or other solid state devices to be connected
- H01L2924/146—Mixed devices
- H01L2924/1461—MEMS
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
- H01L2924/1901—Structure
- H01L2924/1904—Component type
- H01L2924/19041—Component type being a capacitor
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
- H01L2924/1901—Structure
- H01L2924/1904—Component type
- H01L2924/19042—Component type being an inductor
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
- H01L2924/1901—Structure
- H01L2924/1904—Component type
- H01L2924/19043—Component type being a resistor
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
- H01L2924/191—Disposition
- H01L2924/19101—Disposition of discrete passive components
- H01L2924/19102—Disposition of discrete passive components in a stacked assembly with the semiconductor or solid state device
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K1/00—Printed circuits
- H05K1/16—Printed circuits incorporating printed electric components, e.g. printed resistor, capacitor, inductor
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K1/00—Printed circuits
- H05K1/16—Printed circuits incorporating printed electric components, e.g. printed resistor, capacitor, inductor
- H05K1/162—Printed circuits incorporating printed electric components, e.g. printed resistor, capacitor, inductor incorporating printed capacitors
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K1/00—Printed circuits
- H05K1/18—Printed circuits structurally associated with non-printed electric components
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K1/00—Printed circuits
- H05K1/18—Printed circuits structurally associated with non-printed electric components
- H05K1/182—Printed circuits structurally associated with non-printed electric components associated with components mounted in the printed circuit board, e.g. insert mounted components [IMC]
- H05K1/185—Components encapsulated in the insulating substrate of the printed circuit or incorporated in internal layers of a multilayer circuit
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K1/00—Printed circuits
- H05K1/18—Printed circuits structurally associated with non-printed electric components
- H05K1/182—Printed circuits structurally associated with non-printed electric components associated with components mounted in the printed circuit board, e.g. insert mounted components [IMC]
- H05K1/185—Components encapsulated in the insulating substrate of the printed circuit or incorporated in internal layers of a multilayer circuit
- H05K1/186—Components encapsulated in the insulating substrate of the printed circuit or incorporated in internal layers of a multilayer circuit manufactured by mounting on or connecting to patterned circuits before or during embedding
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
- H05K2201/10—Details of components or other objects attached to or integrated in a printed circuit board
- H05K2201/10431—Details of mounted components
- H05K2201/10439—Position of a single component
- H05K2201/10492—Electrically connected to another device
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)
Description
この発明は、複数のチップ部品を有するマルチチップモジュールおよびその製造方法に関する。
複数のチップを樹脂中に封止したマルチチップモジュールの一例は、特許文献１に開示されている。このマルチチップモジュールは、外部接続端子を有する介在基板（インターポーザ）と、介在基板上に搭載された複数の半導体チップと、その複数の半導体チップを封止するモールド樹脂とを含む。
このマルチチップモジュールは、複数のチップを介在基板で支持する構造であるので、その小型化には、介在基板の加工精度に起因する限界がある。リードフレームのような金属基板上に複数のチップを搭載してマルチチップモジュールを製造する場合にも同様に、リードフレームの微細加工限界に応じて、小型化の限界に遭遇する。
この発明の一つの目的は、小型化に有利な構造のマルチチップモジュールおよびその製造方法を提供することである。
この発明の一つの目的は、小型化に有利な構造のマルチチップモジュールおよびその製造方法を提供することである。
この発明は、電極をそれぞれ有する複数のチップ部品と、前記複数のチップ部品を封止する封止樹脂と、前記封止樹脂の外表面から露出するように前記封止樹脂に固定され、少なくとも一つの前記チップ部品の前記電極に電気的に接続された外部接続端子とを含む、マルチチップモジュールを提供する。
この構成によれば、封止樹脂内に複数のチップ部品が共通に封止されることにより、マルチチップモジュールが構成されている。すなわち、複数のチップ部品によって高度な機能（複合的な機能）を提供する一つの電子部品が構成されている。少なくとも一つのチップ部品の電極は外部接続端子に接続されている。この外部接続端子によって、マルチチップモジュールが外部の電気／電子回路に接続される。外部接続端子は、封止樹脂の外表面から露出するように封止樹脂に固定されている。すなわち、チップ部品を封止する封止樹脂の表面に外部接続端子が配置されている。そのため、介在基板やリードフレームといった支持基板を要することなく外部接続が可能な構造となっている。したがって、マルチチップモジュールの小型化を図る際に、支持基板の加工精度による制限を受けることがないので、支持基板の加工精度の限界を超えた小型化を達成することが可能である。
この構成によれば、封止樹脂内に複数のチップ部品が共通に封止されることにより、マルチチップモジュールが構成されている。すなわち、複数のチップ部品によって高度な機能（複合的な機能）を提供する一つの電子部品が構成されている。少なくとも一つのチップ部品の電極は外部接続端子に接続されている。この外部接続端子によって、マルチチップモジュールが外部の電気／電子回路に接続される。外部接続端子は、封止樹脂の外表面から露出するように封止樹脂に固定されている。すなわち、チップ部品を封止する封止樹脂の表面に外部接続端子が配置されている。そのため、介在基板やリードフレームといった支持基板を要することなく外部接続が可能な構造となっている。したがって、マルチチップモジュールの小型化を図る際に、支持基板の加工精度による制限を受けることがないので、支持基板の加工精度の限界を超えた小型化を達成することが可能である。
この発明の一実施形態では、前記外部接続端子と前記封止樹脂との間に支持基板が介在せず、前記複数のチップ部品が前記封止樹脂によって支持されている。
この構成によれば、外部接続端子と封止樹脂との間に、介在基板（インターポーザ）やリードフレームといった支持基板が介在していないので、マルチチップモジュールを小型化する際に、支持基板の加工精度等の限界が制限となることがない。
この構成によれば、外部接続端子と封止樹脂との間に、介在基板（インターポーザ）やリードフレームといった支持基板が介在していないので、マルチチップモジュールを小型化する際に、支持基板の加工精度等の限界が制限となることがない。
この発明の一実施形態では、前記複数のチップ部品のうちの少なくとも２つを電気的に接続する内部配線が前記封止樹脂内に封止されている。
この構成により、封止樹脂内に封止された内部配線によって複数のチップ部品が電気的に接続されている。それによって、封止樹脂内の内部配線を介して、高度な機能を実現する電子回路がマルチチップモジュール内に形成されている。したがって、少ない外部接続端子数で高度な機能を提供できるマルチチップモジュールを実現できる。それにより、一層の小型化が可能になる。
この構成により、封止樹脂内に封止された内部配線によって複数のチップ部品が電気的に接続されている。それによって、封止樹脂内の内部配線を介して、高度な機能を実現する電子回路がマルチチップモジュール内に形成されている。したがって、少ない外部接続端子数で高度な機能を提供できるマルチチップモジュールを実現できる。それにより、一層の小型化が可能になる。
この発明の一実施形態では、前記封止樹脂は、前記複数のチップ部品を内部に封止し、かつ一表面から露出するように前記内部配線が形成された第１樹脂部と、前記内部配線を被覆するように前記第１樹脂部の前記一表面を覆う第２樹脂部とを含み、前記外部接続端子が前記第２樹脂部から露出するように形成されている。
この構成によれば、第１樹脂部の一つの表面から露出するように内部配線が形成され、その内部配線が第２樹脂部で覆われることによって、内部配線が封止樹脂内に封止されている。これにより、比較的簡単な製造工程を経て、内部配線を封止樹脂内に封止した構造のマルチチップモジュールを提供できる。
この発明の一実施形態では、前記第２樹脂部は、前記内部配線の一部を露出させるパッド開口を有する。この場合、前記外部接続端子は、前記パッド開口を介して前記内部配線に接合される。
この発明の一実施形態では、前記外部接続端子は、前記第２樹脂部の表面に接着するように形成されて、前記封止樹脂に固定されている。
この発明の一実施形態では、前記外部接続端子は、前記パッド開口に入り込んで、当該パッド開口内を満たすように形成されている。
この構成によれば、第１樹脂部の一つの表面から露出するように内部配線が形成され、その内部配線が第２樹脂部で覆われることによって、内部配線が封止樹脂内に封止されている。これにより、比較的簡単な製造工程を経て、内部配線を封止樹脂内に封止した構造のマルチチップモジュールを提供できる。
この発明の一実施形態では、前記第２樹脂部は、前記内部配線の一部を露出させるパッド開口を有する。この場合、前記外部接続端子は、前記パッド開口を介して前記内部配線に接合される。
この発明の一実施形態では、前記外部接続端子は、前記第２樹脂部の表面に接着するように形成されて、前記封止樹脂に固定されている。
この発明の一実施形態では、前記外部接続端子は、前記パッド開口に入り込んで、当該パッド開口内を満たすように形成されている。
この発明の一実施形態では、前記複数のチップ部品は、平面視において、重なり合わないように配置された少なくとも２つのチップ部品を含む。「平面視」とは、マルチチップモジュールが実装される面（たとえば、実装配線基板のパターン形成面）の法線方向から視ることをいう。
この構成では、少なくとも２つのチップ部品が平面視において重なり合わずに配置（いわゆるサイドバイサイド配置）されている。それにより、マルチチップモジュールの低背化を図ることができる。
この構成では、少なくとも２つのチップ部品が平面視において重なり合わずに配置（いわゆるサイドバイサイド配置）されている。それにより、マルチチップモジュールの低背化を図ることができる。
この発明の一実施形態では、前記複数のチップ部品は、平面視において、重なり合うように配置された少なくとも２つのチップ部品を含む。
この構成では、少なくとも２つのチップ部品が平面視において重なり合っており、したがって、当該２つのチップ部品が立体的に配置されている。これにより、マルチチップモジュールの平面視におけるサイズが小さくなるので、実装時の占有面積を小さくできる。
この構成では、少なくとも２つのチップ部品が平面視において重なり合っており、したがって、当該２つのチップ部品が立体的に配置されている。これにより、マルチチップモジュールの平面視におけるサイズが小さくなるので、実装時の占有面積を小さくできる。
チップ部品同士の重なり合いは、部分的な重なり合いであってもよいし、全体的な重なり合いであってもよい。全体的な重なり合いとは、一方のチップ部品の全部が他方のチップ部品に重なり合っていることをいう。
この発明の一実施形態では、前記マルチチップモジュールが、前記複数のチップ部品のうちの第１チップ部品の前記電極と前記封止樹脂の一表面との間に配置された導電材料からなるスペーサをさらに含み、前記第１チップ部品と前記封止樹脂の前記一表面との間に、前記複数のチップ部品のうちの第２チップ部品の少なくとも一部が配置されている。
この発明の一実施形態では、前記マルチチップモジュールが、前記複数のチップ部品のうちの第１チップ部品の前記電極と前記封止樹脂の一表面との間に配置された導電材料からなるスペーサをさらに含み、前記第１チップ部品と前記封止樹脂の前記一表面との間に、前記複数のチップ部品のうちの第２チップ部品の少なくとも一部が配置されている。
この構成によれば、スペーサによって第１チップ部品がかさ上げされることにより、第２チップ部品の配置スペースが第１チップ部品と封止樹脂の表面との間に確保される。こうして、複数のチップ部品を立体的に配置できる。
スペーサは導電材料からなるので、第１チップ部品の電極と外部接続端子または内部配線との間の導電路として利用できる。それにより、第１チップ部品および第２チップ部品の両方を内部配線または外部接続端子に接続することができる。
スペーサは導電材料からなるので、第１チップ部品の電極と外部接続端子または内部配線との間の導電路として利用できる。それにより、第１チップ部品および第２チップ部品の両方を内部配線または外部接続端子に接続することができる。
この発明の一実施形態では、前記複数のチップ部品が、機能の異なる複数種類のチップ部品を含む。これにより、複数種類のチップ部品の組み合わせによって高度な機能を実現したマルチチップモジュールを提供できる。もちろん、前記複数のチップ部品は、機能が等しい同種のチップ部品を含んでいてもよい。
この発明の一実施形態では、前記複数のチップ部品が、インダクタチップ、コンデンサチップ、メモリチップ、抵抗器チップ、集積回路チップ、およびＭＥＭＳ(Micro Electro Mechanical System)チップのうちの少なくとも一種を含む。
この発明の一実施形態では、前記複数のチップ部品が、インダクタチップ、コンデンサチップ、メモリチップ、抵抗器チップ、集積回路チップ、およびＭＥＭＳ(Micro Electro Mechanical System)チップのうちの少なくとも一種を含む。
この発明の一実施形態では、前記複数のチップ部品が、電源ドライバチップと、インダクタチップと、抵抗器チップとを含む。これにより、電源機能を有するマルチチップモジュールを提供できる。
この発明の一実施形態では、前記インダクタチップの下方に前記電源ドライバチップが配置され、平面視において前記電源ドライバチップが前記インダクタチップに完全に重なっている。これにより、平面視におけるサイズを小型化したマルチチップモジュールを提供できる。
この発明の一実施形態では、前記インダクタチップの下方に前記電源ドライバチップが配置され、平面視において前記電源ドライバチップが前記インダクタチップに完全に重なっている。これにより、平面視におけるサイズを小型化したマルチチップモジュールを提供できる。
この発明の一実施形態では、前記複数のチップ部品が、コントローラチップと、前記コントローラチップによって制御されるパワートランジスタチップと、インダクタチップと、抵抗器チップとを含む。これにより、コントローラチップとパワートランジスタチップを個別のチップで構成したマルチチップモジュールによって電源回路を提供できる。
この発明の一実施形態では、前記抵抗器チップが、平面視において前記インダクタチップとの重なり部分を有しないように配置されている。この構成は、とくに、抵抗器チップの高さが電源ドライバチップの高さよりも高い場合に好ましい。それにより、インダクタチップを可能な限り低い位置に配置できるので、マルチチップモジュールの低背化を図ることができる。
この発明の一実施形態では、前記抵抗器チップが、平面視において前記インダクタチップとの重なり部分を有しないように配置されている。この構成は、とくに、抵抗器チップの高さが電源ドライバチップの高さよりも高い場合に好ましい。それにより、インダクタチップを可能な限り低い位置に配置できるので、マルチチップモジュールの低背化を図ることができる。
とりわけ、平面視において、電源ドライバチップの大きさが抵抗器チップよりも大きい場合には、マルチチップモジュールの平面視におけるサイズを縮小しながら同時に低背化を図ることができる。
この発明は、配線転写基板に内部配線を形成する工程と、前記配線転写基板上に複数のチップ部品を配置し、前記チップ部品の電極を前記内部配線に接合する工程と、前記配線転写基板上に配置された複数のチップ部品および前記内部配線を樹脂で封止する工程と、前記配線転写基板を前記樹脂から除去し、前記内部配線を前記樹脂へと転写する工程と、前記内部配線を介して少なくとも一つの前記チップ部品に電気的に接続される外部接続端子を前記樹脂から露出するように当該樹脂に固定する工程とを含む、マルチチップモジュールの製造方法を提供する。
この発明は、配線転写基板に内部配線を形成する工程と、前記配線転写基板上に複数のチップ部品を配置し、前記チップ部品の電極を前記内部配線に接合する工程と、前記配線転写基板上に配置された複数のチップ部品および前記内部配線を樹脂で封止する工程と、前記配線転写基板を前記樹脂から除去し、前記内部配線を前記樹脂へと転写する工程と、前記内部配線を介して少なくとも一つの前記チップ部品に電気的に接続される外部接続端子を前記樹脂から露出するように当該樹脂に固定する工程とを含む、マルチチップモジュールの製造方法を提供する。
この方法によれば、配線転写基板上に微細な内部配線を形成することによって、小さな領域に複数のチップ部品を配置できる。そして、配線転写基板上で複数のチップ部品を封止した後に、配線転写基板が除去されるので、支持基板がなく、封止樹脂で複数のチップ部品を支持する構造のマルチチップモジュールを製造できる。外部接続は、樹脂から露出するように当該樹脂に固定される外部接続端子によって達成される。支持基板を用いない構造であるので、支持基板の加工精度による制限を受けることがなく、小型化に有利である。
この発明の一実施形態では、前記製造方法は、前記内部配線を転写する工程の後に、前記内部配線を覆う樹脂膜を前記樹脂の表面に形成する工程と、前記樹脂膜に、前記内部配線の一部を露出させるパッド開口を形成する工程とをさらに含み、前記外部接続端子を固定する工程が、前記パッド開口を介して前記内部配線に接合するように前記樹脂膜上に前記外部接続端子を形成する工程を含む。この方法により、内部配線を樹脂中に封止した構造のマルチチップモジュールを製造できる。
この発明の一実施形態では、前記外部接続端子は、前記樹脂膜の表面に接着するように形成される。
また、この発明の一実施形態では、前記外部接続端子を形成する工程において、前記パッド開口に入り込んで、当該パッド開口を満たすように前記外部接続端子が形成される。
この発明の一実施形態では、前記外部接続端子は、前記樹脂膜の表面に接着するように形成される。
また、この発明の一実施形態では、前記外部接続端子を形成する工程において、前記パッド開口に入り込んで、当該パッド開口を満たすように前記外部接続端子が形成される。
この発明の一実施形態では、前記配線転写基板上に複数のマルチチップモジュールにそれぞれ対応する複数の領域が設定されており、前記各工程が前記複数の領域に対して同時に実行され、前記チップ部品および前記内部配線を封止する工程が、前記複数の領域に渡る連続した前記樹脂で一括して封止する工程であり、前記製造方法が、前記樹脂を切断して前記複数の領域に分割する個片化工程をさらに含む。この方法により、複数のマルチチップモジュールを一括して製造できるので、量産に有利である。
たとえば、配線転写基板への内部配線の形成は、半導体装置の製造工程を利用して実現できる。すなわち、半導体製造装置で取り扱うことができる大きさおよび形状の配線転写基板を用いることによって、半導体装置の製造工程を利用して内部配線を形成できる。それにより、微細な内部配線を形成できる。その内部配線上に複数のチップ部品を配置して、一括樹脂封止し、さらにその樹脂を切断する工程を経て、複数のマルチチップモジュールを得ることができる。このような方法を採用すれば、介在基板やリードフレームといった支持基板を用いる場合よりも高密度で、マルチチップモジュールのための複数の領域を配線転写基板上に設定できる。そのため、一度に多数のマルチチップモジュールを製造することができるので、高い生産性を実現できる。
この発明の一実施形態では、前記内部配線を形成する工程が、厚膜部と、前記厚膜部よりも膜厚の小さい薄膜部とを含む前記内部配線を形成する工程を含み、前記複数のチップ部品のうちの第１チップ部品を前記厚膜部上に配置し、前記複数のチップ部品のうちの第２チップ部品を前記薄膜部に配置する。この方法により、第１および第２チップ部品を高さを異ならせて立体的に配置できる。このような立体配置によって、マルチチップモジュールの小型化を図ることができる。
この発明の一実施形態では、前記第１チップ部品および前記第２チップ部品を、平面視において重なり合うように配置する。この方法では、第１および第２チップ部品が平面視において重なり合っているので、マルチチップモジュールの平面視における占有面積を小さくすることができる。内部配線の厚膜部は、第１チップ部品をかさ上げして配置するためのスペーサとして機能し、これによって確保されたスペースに第２チップ部品の一部または全部を配置することができる。
この発明の一実施形態では、前記第２チップ部品を、平面視において前記第１チップ部品に完全に重なるように配置する。この方法により、マルチチップモジュールの平面視における占有面積を一層小さくできる。
この発明の一実施形態では、前記複数のチップ部品のうちの第３チップ部品を、平面視において前記第１チップ部品および前記第２チップ部品のいずれとも重なり合わないように配置する。この方法により、第３チップ部品は、第１または第２チップ部品に対して、いわゆるサイドバイサイド配置される。それにより、マルチチップモジュールの低背化を図ることができる。
この発明の一実施形態では、前記複数のチップ部品のうちの第３チップ部品を、平面視において前記第１チップ部品および前記第２チップ部品のいずれとも重なり合わないように配置する。この方法により、第３チップ部品は、第１または第２チップ部品に対して、いわゆるサイドバイサイド配置される。それにより、マルチチップモジュールの低背化を図ることができる。
以下では、この発明の実施の形態を、添付図面を参照して詳細に説明する。
図１は、この発明の第１実施形態に係るマルチチップモジュールの斜視図であり、図２は、その底面図である。
マルチチップモジュール１は、パッケージ本体２を含む。パッケージ本体２は、この実施形態では、扁平な直方体形状を有し、一つの表面２ａと、一つの底面２ｂと、４つの側面２ｃとを有している。４つの側面２ｃは、表面２ａおよび底面２ｂの互いに対向する４対の辺にそれぞれ連なり、表面２ａおよび底面２ｂを接続している。パッケージ本体２は、封止樹脂３を含む。封止樹脂３は、たとえばエポキシ樹脂を含む。
図１は、この発明の第１実施形態に係るマルチチップモジュールの斜視図であり、図２は、その底面図である。
マルチチップモジュール１は、パッケージ本体２を含む。パッケージ本体２は、この実施形態では、扁平な直方体形状を有し、一つの表面２ａと、一つの底面２ｂと、４つの側面２ｃとを有している。４つの側面２ｃは、表面２ａおよび底面２ｂの互いに対向する４対の辺にそれぞれ連なり、表面２ａおよび底面２ｂを接続している。パッケージ本体２は、封止樹脂３を含む。封止樹脂３は、たとえばエポキシ樹脂を含む。
パッケージ本体２の底面２ｂには、複数（この実施形態では６個）の外部接続端子５がパッケージ本体２から露出するように形成されている。複数の外部接続端子５は、この実施形態ではそれぞれほぼ矩形状に形成されており、互いに間隔を空けて配置されている。この実施形態では、複数の外部接続端子５は底面２ｂの周縁に沿って配列されている。より具体的には、矩形の底面２ｂの長手方向に沿う一対の長辺に沿って３つずつの外部接続端子５が間隔を空けて配列されている。各外部接続端子５は、パッケージ本体２の側面２ｃから内方に間隔を空けて配置されている。各外部接続端子５は、たとえば、半田によって、実装基板（図示せず。）に設けられた配線に接続される。
図３は、マルチチップモジュール１の内部の構成を透視して表した平面図であり、図４は、図３のIV−IV線断面図である。マルチチップモジュール１は、封止樹脂３内に共通に封止された複数のチップ部品１０を含む。複数のチップ部品１０は、この実施形態では、一つのインダクタチップ１１と、１つの集積回路チップ１２と、２つの抵抗器チップ（チップ抵抗器）１３，１４とを含む。
インダクタチップ１１は、平面視においてほぼ矩形に形成されており、長手方向両端部に一対の電極１１ａ，１１ｂを備えている。電極１１ａ，１１ｂは、たとえばアルミニウムからなる。インダクタチップ１１は、この実施形態では、封止樹脂３に封止された複数のチップ部品１０のなかで、最も大きなチップ部品であり、平面視における面積および断面視（図４参照）における厚みがいずれも最大である。インダクタチップ１１は、平面視においてパッケージ本体２の一つの長辺を成す側面２ｃの近傍に、その長手方向を当該側面２ｃに整合させて配置されている。
集積回路チップ１２は、平面視においてほぼ矩形に形成されており、一対の長辺に沿って３個ずつ配列された合計６個の電極１２ａ，１２ｂ，１２ｃ，１２ｄ，１２ｅ，１２ｆを底面に有している。電極１２ａ〜１２ｆは、たとえばアルミニウムからなる。集積回路チップ１２は、この実施形態では、平面視において、その全体がインダクタチップ１１と重なり合っていて、インダクタチップ１１とパッケージ本体２の底面２ｂとの間のスペースに配置されている。
抵抗器チップ１３，１４は、平面視においてほぼ矩形に形成されており、長手方向両端部に一対の電極１３ａ，１３ｂ；１４ａ，１４ｂを備えている。電極１３ａ，１３ｂ；１４ａ，１４ｂは、たとえばアルミニウムからなる。抵抗器チップ１３，１４は、パッケージ本体２の平面視において長辺を成す一つの側面２ｃの近傍に、その長手方向を当該側面２ｃと平行に整合させて配置されている。そして、２つの抵抗器チップ１３，１４が、当該側面２ｃの平面視における長手方向に沿って配列されている。平面視において、抵抗器チップ１３，１４とインダクタチップ１１とは全く重なり合っていない。抵抗器チップ１３，１４の平面視における大きさは、集積回路チップ１２よりも小さい。図４に表れているように、抵抗器チップ１３，１４は、集積回路チップ１２よりも厚く、それらの上面は、インダクタチップ１１の底面よりも上に位置している。
封止樹脂３において、パッケージ本体２の底面２ｂに近い位置には、内部配線２０が封止樹脂３内に封止されている。内部配線２０は、たとえば、銅またはニッケルからなる。内部配線２０は、インダクタチップ１１の電極１１ａ，１１ｂの下方に対応する領域に厚膜部２１を有し、その他の領域の内部配線２０は、厚膜部２１よりも薄い薄膜部２２である。厚膜部２１は、インダクタチップ１１をかさ上げして集積回路チップ１２を配置するためのスペースをインダクタチップ１１の下方に確保するスペーサである。厚膜部２１には、インダクタチップ１１の電極１１ａ，１１ｂが半田２５を介して接合されている。薄膜部２２には、集積回路チップ１２および抵抗器チップ１３，１４の電極１２ａ〜１２ｆ，１３ａ，１３ｂ，１４ａ，１４ｂが半田２６，２７，２８を介して接合されている。
封止樹脂３は、第１樹脂部３１と、第２樹脂部３２とを含む。第１樹脂部３１内に、複数のチップ部品１０が共通に封止されている。内部配線２０は、第１樹脂部３１の底面３１ａから露出している。第１樹脂部３１の底面３１ａおよび内部配線２０を覆うように、薄膜状の第２樹脂部３２が形成されている。それによって、封止樹脂３は、内部配線２０をチップ部品１０とともに封止している。
外部接続端子５は、第２樹脂部３２の底面３２ａに形成されており、それによって、封止樹脂３から露出した状態で当該封止樹脂３に固定されている。第２樹脂部３２には、内部配線２０を外部接続端子５に接続するためのパッド開口３２ｂが形成されている。このパッド開口３２ｂ内に外部接続端子５が入り込んで内部配線２０に接合している。
図５は、マルチチップモジュール１の製造工程の一例を説明するための工程流れ図である。また、図６は、その製造工程において用いられる配線転写基板の平面図であり、図７は、図６に示す領域Ｄ１の拡大平面図である。
図５は、マルチチップモジュール１の製造工程の一例を説明するための工程流れ図である。また、図６は、その製造工程において用いられる配線転写基板の平面図であり、図７は、図６に示す領域Ｄ１の拡大平面図である。
マルチチップモジュール１の製造に際して、配線転写基板４０が用意される（ステップＳ１）。配線転写基板４０は、この実施形態では、平面視略円形状の円板である（図６の実線参照）。配線転写基板４０は、平面視略円形状の円板に代えて、平面視略矩形状の平板であってもよい（図６の二点鎖線参照）。
配線転写基板４０は、封止樹脂３（とくに第１樹脂部３１）および内部配線２０から除去（剥離および／またはエッチング）可能な板状部材であることが好ましい。封止樹脂３および内部配線２０から剥離可能な板状部材は、ステンレスまたは銅を含む金属板であることが好ましい。また、封止樹脂３および内部配線２０の剥離を容易にするポリマー被膜を形成した板状部材（金属板または半導体板）を配線転写基板４０として用いてもよい。他方、エッチングにより封止樹脂３から除去可能な板状部材は、半導体板であってもよい。半導体板は、シリコンウエハであってもよい。
配線転写基板４０は、封止樹脂３（とくに第１樹脂部３１）および内部配線２０から除去（剥離および／またはエッチング）可能な板状部材であることが好ましい。封止樹脂３および内部配線２０から剥離可能な板状部材は、ステンレスまたは銅を含む金属板であることが好ましい。また、封止樹脂３および内部配線２０の剥離を容易にするポリマー被膜を形成した板状部材（金属板または半導体板）を配線転写基板４０として用いてもよい。他方、エッチングにより封止樹脂３から除去可能な板状部材は、半導体板であってもよい。半導体板は、シリコンウエハであってもよい。
図７に示すように、配線転写基板４０の一表面であるパターン形成面４１には、複数のマルチチップモジュール１に対応する複数の配置領域４２が設定されている。複数の配置領域４２は、この実施形態では、行方向および当該行方向に直交する列方向に沿って、互いに間隔を空けて行列状に設定されている。図７では、理解を容易にするために、各配置領域４２に複数のチップ部品１０を配置した状態を示す（図８Ｂ参照）。
図８Ａ〜図８Ｆは、主要な工程を説明するための断面図である。
図８Ａに示すように、配線転写基板４０が用意された後、配線転写基板４０のパターン形成面４１に内部配線２０が形成される（ステップＳ２）。この実施形態では、各配置領域４２のそれぞれに、マルチチップモジュール１の内部配線２０が形成される。内部配線２０は、銅膜、金膜またはニッケル膜の単膜からなっていてもよいし、それらの任意の２種以上の積層膜からなっていてもよい。また、内部配線２０は、配線転写基板４０上に形成された金膜と、金膜上に形成されたニッケル膜とを含む積層膜からなっていてもよい。
図８Ａに示すように、配線転写基板４０が用意された後、配線転写基板４０のパターン形成面４１に内部配線２０が形成される（ステップＳ２）。この実施形態では、各配置領域４２のそれぞれに、マルチチップモジュール１の内部配線２０が形成される。内部配線２０は、銅膜、金膜またはニッケル膜の単膜からなっていてもよいし、それらの任意の２種以上の積層膜からなっていてもよい。また、内部配線２０は、配線転写基板４０上に形成された金膜と、金膜上に形成されたニッケル膜とを含む積層膜からなっていてもよい。
内部配線２０は、前述のとおり、厚膜部２１と薄膜部２２とを有している。たとえば、厚膜部２１および薄膜部２２の両方に対応する領域に薄い導体膜を形成した後、薄膜部２２に対応する領域をマスクして当該薄い導体膜上に導体をさらに堆積させて厚膜部２１を形成してもよい。
一方、チップ部品１０は、別の製造工程を経てそれぞれ作製される（ステップＳ３）。その際、各チップ部品１０の電極には、半田がめっきされる（ステップＳ４）。
一方、チップ部品１０は、別の製造工程を経てそれぞれ作製される（ステップＳ３）。その際、各チップ部品１０の電極には、半田がめっきされる（ステップＳ４）。
次に、図８Ｂに示すように、チップ部品１０が配線転写基板４０上の内部配線２０に半田２５〜２８により接合される（ステップＳ５）。より具体的には、図３を併せて参照すると、集積回路チップ１２の電極１２ａ〜１２ｆが配線転写基板４０のパターン形成面４１に対向させられ、それらの電極１２ａ〜１２ｆが、半田２６を介して内部配線２０の薄膜部２２に接合される。同様に、抵抗器チップ１３，１４の電極１３ａ，１３ｂ，１４ａ，１４ｂが、配線転写基板４０のパターン形成面４１に対向させられ、それらの電極１３ａ，１３ｂ，１４ａ，１４ｂが、半田２７，２８（図４参照）を介して内部配線２０の薄膜部２２に接合される。そして、インダクタチップ１１の電極１１ａ，１１ｂが配線転写基板４０のパターン形成面４１に対向させられ、それらの電極１１ａ，１１ｂが、半田２５を介して内部配線２０の厚膜部２１に接合される。こうして、チップ部品１０が、配線転写基板４０に対してフリップチップ接合される。インダクタチップ１１の接合は集積回路チップ１２の後でなければならないが、それ以外には、チップ部品１０の接合順に制限はない。配線転写基板４０へのチップ部品１０の接合は、具体的には、自動実装機を用いて実行される。
チップ部品１０の底面と配線転写基板４０のパターン形成面４１との間には、内部配線２０および半田２５〜２８の高さに応じた空間が形成される。厚膜部２１上にかさ上げされて配置されるインダクタチップ１１の底面の高さは、薄膜部２２上に配置される集積回路チップ１２および抵抗器チップ１３，１４の底面の高さよりも高い。それにより、インダクタチップ１１の下方に，集積回路チップ１２を収容するための空間が確保されている。
次に、図８Ｃに示すように、チップ部品１０が配線転写基板４０に固定された状態で、たとえばエポキシ樹脂によるコーティングまたはモールドにより、複数の配置領域４２に配置された複数のチップ部品１０が第１樹脂部３１（封止樹脂３）により一括して封止される（ステップＳ６）。第１樹脂部３１は、複数の配置領域４２に渡って連続しており、配線転写基板４０上に配置された全てのチップ部品１０および内部配線２０を一括して封止する。第１樹脂部３１は、配線転写基板４０と各チップ部品１０との間に形成された隙間を満たし、かつ、各チップ部品１０の側面および底面を覆う。アンダーフィルを実施することにより、配線転写基板４０と各チップ部品１０との間の隙間に第１樹脂部３１を満たしてもよい。その後、第１樹脂部３１に熱が加えられて第１樹脂部３１が、硬化される。これにより、内部配線２０が、チップ部品１０とともに第１樹脂部３１に被覆されて、複数の配置領域４２のチップ部品１０が第１樹脂部３１により一括して封止された封止構造３５が形成される。
次に、図８Ｄに示すように、封止構造３５から配線転写基板４０が除去（この例では剥離）される（ステップＳ７）。配線転写基板４０が封止構造３５から除去されることにより、配線転写基板４０に形成された内部配線２０が、配線転写基板４０から封止構造３５（第１樹脂部３１）に転写される。封止構造３５に転写された内部配線２０は、配線転写基板４０に接続されていた面が、封止構造３５の底面から露出する。
次に、図８Ｅに示すように、封止構造３５が第１樹脂部３１の底面３１ａを露出するようにフレキシブルテープ４５上に支持される。そして、第２樹脂部３２を構成する樹脂膜（絶縁膜）が封止構造３５の底面に形成される（ステップＳ８）。第２樹脂部３２は、第１樹脂部３１の底面３１ａを被覆し、第１樹脂部３１から露出する内部配線２０の表面を被覆する。第２樹脂部３２は、たとえばポリイミド膜からなっていてもよい。この場合、たとえば、感光性ポリイミドの樹脂膜が封止構造３５の底面に塗布される。第２樹脂部３２（樹脂膜）は、パッド開口３２ｂに対応するパターンで露光された後、現像される。それにより、パッド開口３２ｂが第２樹脂部３２に形成される（ステップＳ９）。その後、必要に応じて、第２樹脂部３２（樹脂膜）をキュアするための熱処理が行われる。
次いで、たとえば無電解めっきまたは電解めっきにより、パッド開口３２ｂを含む領域に、ニッケル膜および金膜が順に成膜されて、外部接続端子５が第２樹脂部３２の表面に形成される（ステップＳ１０）。外部接続端子５は、パッド開口３２ｂを介して内部配線２０に接合し、かつ第２樹脂部３２の表面に接着して固定される。
次に、図８Ｆに示すように、複数のマルチチップモジュール１に対応する複数の領域（配置領域４２に対応する領域）の間に線状（格子状）に設定された切断領域５０に沿って封止樹脂３が切断される（ステップＳ１１）。これにより、封止構造３５が、複数のチップ部品１０をそれぞれ含む複数のマルチチップモジュール１に個片化される。この実施形態では、個片化された各封止構造体が複数のチップ部品を含む。このようにして、複数のチップ部品１０が封止樹脂３内に共通に封止されたマルチチップモジュール１が製造される。
次に、図８Ｆに示すように、複数のマルチチップモジュール１に対応する複数の領域（配置領域４２に対応する領域）の間に線状（格子状）に設定された切断領域５０に沿って封止樹脂３が切断される（ステップＳ１１）。これにより、封止構造３５が、複数のチップ部品１０をそれぞれ含む複数のマルチチップモジュール１に個片化される。この実施形態では、個片化された各封止構造体が複数のチップ部品を含む。このようにして、複数のチップ部品１０が封止樹脂３内に共通に封止されたマルチチップモジュール１が製造される。
以上のように、この実施形態によれば、封止樹脂３内に複数のチップ部品１０を共通に封止したマルチチップモジュール１が提供される。複数のチップ部品１０は、内部配線２０によって電気的に接続されて高度な（複合的な）機能を有する電子回路を構成している。少なくとも一つのチップ部品１０の電極が内部配線２０を介して外部接続端子５に電気的に接続されており、その外部接続端子５によって、マルチチップモジュール１が外部の電気／電子回路に接続される。外部接続端子５は、封止樹脂３の外表面から露出するように封止樹脂３に固定されている。すなわち、チップ部品１０を封止する封止樹脂３の表面に外部接続端子５が配置されているので、介在基板やリードフレームといった支持基板を備えることなく外部接続が可能な構造を実現している。したがって、マルチチップモジュール１の小型化を図る際に、支持基板の加工精度による制限を受けることがないので、支持基板の加工精度の限界を超えた小型化を達成することが可能である。
また、封止樹脂３内の内部配線２０によって複数のチップ部品１０が封止樹脂３内で互いに接続されているので、少ない外部接続端子数で複合的な機能を提供できるマルチチップモジュール１を実現できる。それにより、一層の小型化が可能になる。
この実施形態では、封止樹脂３は、複数のチップ部品１０を内部に封止し、かつ一表面から露出するように内部配線２０が形成された第１樹脂部３１と、内部配線２０を被覆するように第１樹脂部３１の当該一表面を覆う第２樹脂部３２とを含む。そして、外部接続端子５が第２樹脂部３２から露出するように形成されている。この構成により、比較的簡単な製造工程を経て、内部配線２０を封止樹脂３脂内に封止した構造のマルチチップモジュールを提供できる。
この実施形態では、封止樹脂３は、複数のチップ部品１０を内部に封止し、かつ一表面から露出するように内部配線２０が形成された第１樹脂部３１と、内部配線２０を被覆するように第１樹脂部３１の当該一表面を覆う第２樹脂部３２とを含む。そして、外部接続端子５が第２樹脂部３２から露出するように形成されている。この構成により、比較的簡単な製造工程を経て、内部配線２０を封止樹脂３脂内に封止した構造のマルチチップモジュールを提供できる。
また、この実施形態では、集積回路チップ１２と抵抗器チップ１３，１４とが平面視において重なり合わないように配置（いわゆるサイドバイサイド配置）されている。また、インダクタチップ１１と抵抗器チップ１３，１４とが、サイドバイサイド配置されている。さらに、抵抗器チップ１３，１４同士もサイドバイサイド配置されている。それにより、マルチチップモジュール１の低背化を図ることができる構造となっている。
その一方で、インダクタチップ１１と集積回路チップ１２とは、平面視において、重なり合うように配置されている。そして、インダクタチップ１１と抵抗器チップ１３，１４とは、平面視において重なり合わないように、かつ底面の高さを異ならせて、配置されている。このような立体配置によって、マルチチップモジュール１の平面視におけるサイズが小さくなるので、実装時の占有面積を小さくできる。とくに、この実施形態では、抵抗器チップ１３，１４の高さが集積回路チップ１２の高さよりも高く、かつ平面視における大きさは集積回路チップ１２の方が抵抗器チップ１３，１４よりも大きい。そこで、インダクタチップ１１と集積回路チップ１２とを重なり合わせるとともに、抵抗器チップ１３，１４をインダクタチップ１１と重ならないように配置することで、低背化および小面積化を図っている。
この実施形態では、集積回路チップ１２の全体がインダクタチップ１１と重なり合っているが、集積回路チップ１２の一部だけがインダクタチップ１１と重なり合っていてもよい。
この実施形態では、集積回路チップ１２の全体がインダクタチップ１１と重なり合っているが、集積回路チップ１２の一部だけがインダクタチップ１１と重なり合っていてもよい。
インダクタチップ１１は、導電性のスペーサとして機能する内部配線２０の厚膜部２１によってかさ上げされており、それによってインダクタチップ１１の下方に確保されたスペースに集積回路チップ１２が配置されている。こうして、複数のチップ部品１０が立体的に配置されている。内部配線２０を利用してスペーサを構成しているので、インダクタチップ１１および集積回路チップ１２の両方を内部配線２０に接続でき、かつ内部配線２０を介して外部接続端子５に接続できる。
この実施形態では、封止樹脂３に共通に封止されたチップ部品１０は、一つのインダクタチップ１１と、一つの集積回路チップ１２と、二つの抵抗器チップ１３，１４とを含む。たとえば、集積回路チップ１２は電源ドライバチップであってもよい。この場合、電源機能を有するマルチチップモジュール１を提供できる。
また、この実施形態のマルチチップモジュール１の製造方法によれば、配線転写基板４０上に微細な内部配線２０を形成することによって、小さな配置領域４２に複数のチップ部品１０を配置できる。そして、配線転写基板４０上で複数のチップ部品１０を封止した後に、配線転写基板４０が除去されるので、支持基板がなく、封止樹脂３で複数のチップ部品１０を支持する構造のマルチチップモジュール１を製造できる。外部接続は、封止樹脂３から露出するように当該封止樹脂３に固定される外部接続端子５によって達成される。支持基板を用いない構造であるので、支持基板の加工精度による制限を受けることがなく、小型化に有利である。
また、この実施形態のマルチチップモジュール１の製造方法によれば、配線転写基板４０上に微細な内部配線２０を形成することによって、小さな配置領域４２に複数のチップ部品１０を配置できる。そして、配線転写基板４０上で複数のチップ部品１０を封止した後に、配線転写基板４０が除去されるので、支持基板がなく、封止樹脂３で複数のチップ部品１０を支持する構造のマルチチップモジュール１を製造できる。外部接続は、封止樹脂３から露出するように当該封止樹脂３に固定される外部接続端子５によって達成される。支持基板を用いない構造であるので、支持基板の加工精度による制限を受けることがなく、小型化に有利である。
また、この実施形態の製造方法では、配線転写基板４０上に複数のマルチチップモジュール１にそれぞれ対応する複数の配置領域４２が設定され、その複数の配置領域４２に対して各工程が同時に実行される。そして、複数の配置領域４２に渡る第１樹脂部３１によって複数のマルチチップモジュール１の構成部分を一括して封止した封止構造３５が作製され、その封止構造３５を切断して複数の領域に分割することにより、複数のマルチチップモジュール１が得られる。こうして、複数のマルチチップモジュール１を一括して製造できるので、量産に有利である。
配線転写基板４０上の内部配線２０の形成は、半導体装置の製造工程を利用して実現できる。すなわち、半導体製造装置で取り扱うことができる大きさおよび形状の配線転写基板４０を用いることによって、半導体装置の製造工程を利用して内部配線２０を形成できる。それにより、微細な内部配線２０を形成できる。その内部配線２０上に複数のチップ部品１０を配置して、一括樹脂封止し、さらにその樹脂を切断する工程を経て、複数のマルチチップモジュール１を得ることができる。このような方法を採用すれば、介在基板やリードフレームといった支持基板を用いる場合よりも高密度で、マルチチップモジュールのための複数の領域を配線転写基板上に設定できる。そのため、一度に多数のマルチチップモジュール１を製造することができるので、高い生産性を実現できる。たとえば、３００ｍｍ×１００ｍｍの大きさのリードフレーム上には高々１００個程度のチップを配置できるに過ぎない。それに対して、８インチウエハ大の配線転写基板４０を利用する場合には、自動実装機の使用によって、配線転写基板４０上に数千個のチップを配置できる。したがって、一度に生産できるマルチチップモジュールの数が桁違いに増大する。
図９は、この発明の第２実施形態に係るマルチチップモジュールの構成を説明するための平面図であり、図３と同様に内部の構成を透視して表してある。図９において、図３の各部の対応部分は同一参照符号で示す。
この実施形態のマルチチップモジュール６０では、インダクタチップ１１の下方（パッケージ本体２の底面との間）に複数のチップ部品１０が配置されている。具体的には、コントローラチップ１６と、第１トランジスタチップ１７と、第２トランジスタチップ１８とが、平面視においてインダクタチップ１１と全体的に重なるようにインダクタチップ１１の下方に配置されている。
この実施形態のマルチチップモジュール６０では、インダクタチップ１１の下方（パッケージ本体２の底面との間）に複数のチップ部品１０が配置されている。具体的には、コントローラチップ１６と、第１トランジスタチップ１７と、第２トランジスタチップ１８とが、平面視においてインダクタチップ１１と全体的に重なるようにインダクタチップ１１の下方に配置されている。
このマルチチップモジュール６０は、たとえば、電源回路を構成している。第１トランジスタチップ１７および第２トランジスタチップ１８は、たとえば、ハーフブリッジ回路を構成するハイサイドパワートランジスタおよびローサイドパワートランジスタであってもよい。そして、コントローラチップ１６は、第１および第２トランジスタチップ１７，１８を制御する制御回路を内蔵する集積回路チップであってもよい。
コントローラチップ１６は、電極１６ａ〜１６ｄを有しており、これらは、内部配線２０の薄膜部２２（図４を併せて参照）に半田を介して接続されている。第１トランジスタチップ１７は、たとえば、３つの電極１７ａ〜１７ｃを有し、これらは、内部配線２０の薄膜部２２に半田を介して接続されている。同様に、第２トランジスタチップ１８は、たとえば、３つの電極１８ａ〜１８ｃを有し、これらは内部配線２０の薄膜部２２に半田を介して接続されている。このようにして、内部配線２０を介して、コントローラチップ１６、第１および第２トランジスタチップ１７，１８、インダクタチップ１１、ならびに抵抗器チップ１３，１４が封止樹脂３の内部で接続されて、電子回路を構成している。電極１６ａ〜１６ｄ，１７ａ〜１７ｃ，１８ａ〜１８ｃは、たとえば、アルミニウムからなる。
このような構成により、コントローラとパワートランジスタとを個別のチップ１６；１７，１８で構成したマルチチップモジュール６０によって電源回路を構成できる。
図１０、図１１および図１２は、複数のチップ部品を配線基板上に実装したマルチチップモジュールの構造例を示す。図１０はその斜視図であり、図１１はその平面図であり、図１２はその断面図（図１１のXII−XII線断面）である。
図１０、図１１および図１２は、複数のチップ部品を配線基板上に実装したマルチチップモジュールの構造例を示す。図１０はその斜視図であり、図１１はその平面図であり、図１２はその断面図（図１１のXII−XII線断面）である。
マルチチップモジュール７０は、配線基板７１と、配線基板７１上に実装された第１チップ部品８１と、配線基板７１上に実装された２つの第２チップ部品８２とを含む。図１０では、配線基板７１上に実装される前の分離した状態の第１チップ部品８１を実線で示し、配線基板７１に実装された状態の第１チップ部品８１を二点鎖線で示してある。
配線基板７１は、絶縁基板７２と、その絶縁基板７２上に形成された配線パターン７３とを含む。第１チップ部品８１は、チップ本体部８１ａと、チップ本体部８１ａに形成された電極８１ｂとを含む。第２チップ部品８２は、チップ本体部８２ａと、チップ本体部８２ａに形成された電極８２ｂとを含む。第１チップ部品８１は、第２チップ部品８２よりも大きい。たとえば、第１チップ部品８１は、インダクタチップまたはキャパシタチップであってもよく、第２チップ部品８２は抵抗器チップ、集積回路チップまたはトランジスタチップであってもよい。
配線基板７１は、絶縁基板７２と、その絶縁基板７２上に形成された配線パターン７３とを含む。第１チップ部品８１は、チップ本体部８１ａと、チップ本体部８１ａに形成された電極８１ｂとを含む。第２チップ部品８２は、チップ本体部８２ａと、チップ本体部８２ａに形成された電極８２ｂとを含む。第１チップ部品８１は、第２チップ部品８２よりも大きい。たとえば、第１チップ部品８１は、インダクタチップまたはキャパシタチップであってもよく、第２チップ部品８２は抵抗器チップ、集積回路チップまたはトランジスタチップであってもよい。
第２チップ部品８２の電極８２ｂは、半田８４によって配線パターン７３に接合されている。一方、第１チップ部品８１の電極８１ｂは、導電性材料からなる導電スペーサ７５を介して配線パターン７３に接合されている。第１チップ部品８１は、導電スペーサ７５によって配線基板７１の表面から離れた位置にかさ上げされている。それによって第１チップ部品８１と配線基板７１との間に確保されたスペースに、第２チップ部品８２が配置されている。すなわち、第１チップ部品８１および第２チップ部品８２の底面は異なる高さ位置にあり、これらの第１および第２チップ部品８１，８２は立体的に配置されている。
この実施形態では、第１チップ部品８１と第２チップ部品８２とは平面視において重なり部分を有している。より具体的には、第２チップ部品８２は、平面視において、第１チップ部品８１と完全に重なっており、第１チップ部品８１の下方に第２チップ部品８２が配置されている。この実施形態では、２つの第２チップ部品８２の全体が平面視において第１チップ部品８１と重なっている。
この実施形態では、第１チップ部品８１と第２チップ部品８２とは平面視において重なり部分を有している。より具体的には、第２チップ部品８２は、平面視において、第１チップ部品８１と完全に重なっており、第１チップ部品８１の下方に第２チップ部品８２が配置されている。この実施形態では、２つの第２チップ部品８２の全体が平面視において第１チップ部品８１と重なっている。
導電スペーサ７５は、この実施形態では、球状体である。より具体的には、導電スペーサ７５は、球状の核７５ａと、核７５ａの表面を覆う半田層７５ｂとを含む。製造工程では、第１チップ部品８１の電極８１ｂに、たとえばフラックスを用いて導電スペーサ７５が固定される。その状態で、たとえば、自動実装機によって、第１チップ部品８１が配線基板７１上に配置される。すなわち、導電スペーサ７５が、対応する配線パターン７３上に位置するように、第１チップ部品８１が配線基板７１上に配置される。その状態でリフローを行うことにより、導電スペーサ７５の半田層７５ｂが溶融し、溶融した半田が核７５ａを第１チップ部品８１の電極８１ｂおよび配線基板７１の配線パターン７３にそれぞれ接合する。リフロー槽から取り出して冷却することにより、半田が固化し、それられの接合が強固になる。核７５ａは、リフロー時の温度によって溶融することのない導電性の高融点金属（半田層７５ｂを構成する半田よりも融点の高い金属）、たとえば銅または銅合金からなっている。そのため、第１チップ部品８１は、配線基板７１の表面から少なくとも核７５ａの直径の距離だけかさ上げされた状態で配線基板７１上に実装される。
図１０に二点鎖線で示すように、配線基板７１上において、第１および第２チップ部品８１，８２は共通の封止樹脂７７中に封止されてもよい。
図１３に変形例を示すように、導電スペーサ７５は、ブロック状、すなわち、直方体形状を有していてもよい。より具体的には、図１３の構成では、導電スペーサ７５は、直方体形状（立方体であってもよい）である。それに応じて、導電スペーサ７５は、直方体形状（立方体であってもよい）の核７５ａと、その核７５ａの表面を覆う半田層７５ｂとを含む。
図１３に変形例を示すように、導電スペーサ７５は、ブロック状、すなわち、直方体形状を有していてもよい。より具体的には、図１３の構成では、導電スペーサ７５は、直方体形状（立方体であってもよい）である。それに応じて、導電スペーサ７５は、直方体形状（立方体であってもよい）の核７５ａと、その核７５ａの表面を覆う半田層７５ｂとを含む。
その他、導電スペーサ７５は、導電材料からなる板状体であってもよい。
以上、この発明の実施形態について説明してきたが、この発明は、さらに他の形態で実施することができる。たとえば、前述の第１および第２実施形態では、内部配線２０の厚膜部２１によってインダクタチップ１１をかさ上げするためのスペーサが構成されている。しかし、内部配線２０に厚膜部２１を設ける代わりに、図１０〜図１３に示した導電スペーサ７５を用いてもよい。
以上、この発明の実施形態について説明してきたが、この発明は、さらに他の形態で実施することができる。たとえば、前述の第１および第２実施形態では、内部配線２０の厚膜部２１によってインダクタチップ１１をかさ上げするためのスペーサが構成されている。しかし、内部配線２０に厚膜部２１を設ける代わりに、図１０〜図１３に示した導電スペーサ７５を用いてもよい。
また、前述の実施形態では、マルチチップモジュールが備えるチップ部品は、前述の例に限らない。マルチチップモジュールは、たとえば、インダクタチップ、コンデンサチップ、メモリチップ、抵抗器チップ、集積回路チップ、およびＭＥＭＳ(Micro Electro Mechanical System)チップのうちの一種以上を任意の組み合わせで含んでいてもよい。むろん、異種類のチップ部品が含まれていてもよく、同種の複数のチップ部品が含まれていてもよい。
さらに、前述の実施形態では、封止樹脂３が第１樹脂部３１および第２樹脂部３２を含んでいる。しかし、封止樹脂３は、一種類の樹脂で構成されていてもよいし、３種類以上の樹脂で構成されてもよい。
その他、特許請求の範囲に記載された事項の範囲で種々の設計変更を施すことが可能である。
その他、特許請求の範囲に記載された事項の範囲で種々の設計変更を施すことが可能である。
この明細書および図面の記載からは、特許請求の範囲に記載した特徴以外にも、次のような特徴が抽出され得る。
１．底面位置が異なる複数のチップ部品を含むマルチチップモジュール。
２．前記複数のチップ部品が、平面視において、重なり合うように配置された少なくとも２つのチップ部品を含む、項１に記載のマルチチップモジュール。
３．前記複数のチップ部品のうちの第１チップ部品の電極の下面に接合された導電材料からなるスペーサをさらに含み、
前記スペーサによってかさ上げされた前記第１チップ部品の下方のスペースに前記複数のチップ部品のうちの第２チップ部品の少なくとも一部が配置されている、項１に記載のマルチチップモジュール。
４．前記第２チップ部品の全部が前記第１チップ部品の下方のスペースに配置されている、項３に記載のマルチチップモジュール。
５．前記スペーサが、導電材料からなる核と、核の表面に形成された半田層とを含む、項３または４に記載のマルチチップモジュール。
６．平面視において、前記第１チップ部品が前記第２チップ部品よりも大きい、項１〜５のいずれか一項に記載のマルチチップモジュール。
７．前記複数のチップ部品が、機能の異なる複数種類のチップ部品を含む、項１〜６のいずれか一項に記載のマルチチップモジュール。
８．前記複数のチップ部品が、インダクタチップ、コンデンサチップ、メモリチップ、抵抗器チップ、集積回路チップ、およびＭＥＭＳチップのうちの少なくとも一種を含む、項１〜７のいずれか一項に記載のマルチチップモジュール。
９．前記複数のチップ部品を共通に支持する基板をさらに含む、項１〜８のいずれか一項に記載のマルチチップモジュール。
１０．前記基板が配線パターンを有する配線基板であり、前記配線パターンに前記複数のチップ部品のうちの少なくとも一つが接合されている、項９に記載のマルチチップモジュール。
１１．前記複数のチップ部品のうちの少なくとも一つのチップ部品の電極の下面に接合された導電材料からなるスペーサをさらに含み、
前記スペーサが前記配線パターンに接合されている、項１０に記載のマルチチップモジュール。
１２．チップ本体と、
前記チップ本体に形成された電極と、
前記電極の下面（チップ本体の底面側）に接合された導電材料からなるスペーサとを含む、スペーサ付チップ部品。
１．底面位置が異なる複数のチップ部品を含むマルチチップモジュール。
２．前記複数のチップ部品が、平面視において、重なり合うように配置された少なくとも２つのチップ部品を含む、項１に記載のマルチチップモジュール。
３．前記複数のチップ部品のうちの第１チップ部品の電極の下面に接合された導電材料からなるスペーサをさらに含み、
前記スペーサによってかさ上げされた前記第１チップ部品の下方のスペースに前記複数のチップ部品のうちの第２チップ部品の少なくとも一部が配置されている、項１に記載のマルチチップモジュール。
４．前記第２チップ部品の全部が前記第１チップ部品の下方のスペースに配置されている、項３に記載のマルチチップモジュール。
５．前記スペーサが、導電材料からなる核と、核の表面に形成された半田層とを含む、項３または４に記載のマルチチップモジュール。
６．平面視において、前記第１チップ部品が前記第２チップ部品よりも大きい、項１〜５のいずれか一項に記載のマルチチップモジュール。
７．前記複数のチップ部品が、機能の異なる複数種類のチップ部品を含む、項１〜６のいずれか一項に記載のマルチチップモジュール。
８．前記複数のチップ部品が、インダクタチップ、コンデンサチップ、メモリチップ、抵抗器チップ、集積回路チップ、およびＭＥＭＳチップのうちの少なくとも一種を含む、項１〜７のいずれか一項に記載のマルチチップモジュール。
９．前記複数のチップ部品を共通に支持する基板をさらに含む、項１〜８のいずれか一項に記載のマルチチップモジュール。
１０．前記基板が配線パターンを有する配線基板であり、前記配線パターンに前記複数のチップ部品のうちの少なくとも一つが接合されている、項９に記載のマルチチップモジュール。
１１．前記複数のチップ部品のうちの少なくとも一つのチップ部品の電極の下面に接合された導電材料からなるスペーサをさらに含み、
前記スペーサが前記配線パターンに接合されている、項１０に記載のマルチチップモジュール。
１２．チップ本体と、
前記チップ本体に形成された電極と、
前記電極の下面（チップ本体の底面側）に接合された導電材料からなるスペーサとを含む、スペーサ付チップ部品。
１ マルチチップモジュール
２ パッケージ本体
２ａ 表面
２ｂ 底面
２ｃ 側面
３ 封止樹脂
５ 外部接続端子
１０ チップ部品
１１ インダクタチップ
１１ａ，１１ｂ 電極
１２ 集積回路チップ
１２ａ〜１２ｆ 電極
１３ 抵抗器チップ
１３ａ，１３ｂ 電極
１４ 抵抗器チップ
１４ａ，１４ｂ 電極
１６ コントローラチップ
１６ａ〜１６ｄ 電極
１７ 第１トランジスタチップ
１７ａ〜１７ｃ 電極
１８ 第２トランジスタチップ
１８ａ〜１８ｃ 電極
２０ 内部配線
２１ 厚膜部（スペーサ）
２２ 薄膜部
２５〜２８ 半田
３１ 第１樹脂部
３１ａ 底面
３２ 第２樹脂部
３２ａ 底面
３２ｂ パッド開口
３５ 封止構造
４０ 配線転写基板
４１ パターン形成面
４２ 配置領域
４５ フレキシブルテープ
５０ 切断領域
６０ マルチチップモジュール
７０ マルチチップモジュール
７１ 配線基板
７２ 絶縁基板
７３ 配線パターン
７５ 導電スペーサ
７５ａ 核
７５ｂ 半田層
７７ 封止樹脂
８１ 第１チップ部品
８１ａ チップ本体部
８１ｂ 電極
８２ 第２チップ部品
８２ａ チップ本体部
８２ｂ 電極
８４ 半田
２ パッケージ本体
２ａ 表面
２ｂ 底面
２ｃ 側面
３ 封止樹脂
５ 外部接続端子
１０ チップ部品
１１ インダクタチップ
１１ａ，１１ｂ 電極
１２ 集積回路チップ
１２ａ〜１２ｆ 電極
１３ 抵抗器チップ
１３ａ，１３ｂ 電極
１４ 抵抗器チップ
１４ａ，１４ｂ 電極
１６ コントローラチップ
１６ａ〜１６ｄ 電極
１７ 第１トランジスタチップ
１７ａ〜１７ｃ 電極
１８ 第２トランジスタチップ
１８ａ〜１８ｃ 電極
２０ 内部配線
２１ 厚膜部（スペーサ）
２２ 薄膜部
２５〜２８ 半田
３１ 第１樹脂部
３１ａ 底面
３２ 第２樹脂部
３２ａ 底面
３２ｂ パッド開口
３５ 封止構造
４０ 配線転写基板
４１ パターン形成面
４２ 配置領域
４５ フレキシブルテープ
５０ 切断領域
６０ マルチチップモジュール
７０ マルチチップモジュール
７１ 配線基板
７２ 絶縁基板
７３ 配線パターン
７５ 導電スペーサ
７５ａ 核
７５ｂ 半田層
７７ 封止樹脂
８１ 第１チップ部品
８１ａ チップ本体部
８１ｂ 電極
８２ 第２チップ部品
８２ａ チップ本体部
８２ｂ 電極
８４ 半田
Claims (11)
- 電極をそれぞれ有する複数のチップ部品と、
前記複数のチップ部品を封止する封止樹脂と、
前記封止樹脂の外表面から露出するように前記封止樹脂に固定され、少なくとも一つの前記チップ部品の前記電極に電気的に接続された外部接続端子と、
前記封止樹脂内に封止され、前記複数のチップ部品のうちの少なくとも２つを電気的に接続する内部配線と
を含み、
前記外部接続端子と前記封止樹脂との間に支持基板が介在せず、前記複数のチップ部品が前記封止樹脂によって支持されており、
前記封止樹脂は、前記複数のチップ部品を内部に封止し、かつ一表面から露出するように前記内部配線が形成された第１樹脂部と、前記内部配線を被覆し、かつ前記内部配線の一部を露出させるパッド開口を有するように前記第１樹脂部の前記一表面を覆う第２樹脂部とを含み、
前記外部接続端子は、前記パッド開口に入り込んで、当該パッド開口内を満たすように形成されており、前記パッド開口を介して前記内部配線に接合され、前記第２樹脂部から露出し、かつ前記第２樹脂部の表面に接着するように形成されて前記封止樹脂に固定されており、
前記内部配線は、厚膜部と、前記厚膜部よりも膜厚の小さい薄膜部とを含み、
前記複数のチップ部品は、平面視において、重なり合わないように配置された少なくとも２つのチップ部品を含み、かつ平面視において、重なり合うように配置された少なくとも２つのチップ部品を含み、
前記複数のチップ部品のうちの第１チップ部品が前記厚膜部上に配置され、前記複数のチップ部品のうちの第２チップ部品が前記薄膜部に配置されている、マルチチップモジュール。 - 前記第１チップ部品の前記電極と前記封止樹脂の一表面との間に前記厚膜部が配置されており、
前記第１チップ部品と前記封止樹脂の前記一表面との間に、前記第２チップ部品の少なくとも一部が配置されている、請求項１に記載のマルチチップモジュール。 - 前記複数のチップ部品が、機能の異なる複数種類のチップ部品を含む、請求項１または２に記載のマルチチップモジュール。
- 前記複数のチップ部品が、インダクタチップ、コンデンサチップ、メモリチップ、抵抗器チップ、集積回路チップ、およびＭＥＭＳ(Micro Electro Mechanical System)チップのうちの少なくとも一種を含む、請求項１〜３のいずれか一項に記載のマルチチップモジュール。
- 前記複数のチップ部品が、電源ドライバチップと、インダクタチップと、抵抗器チップとを含む、請求項１〜３のいずれか一項に記載のマルチチップモジュール。
- 前記インダクタチップの下方に前記電源ドライバチップが配置され、平面視において前記電源ドライバチップが前記インダクタチップに完全に重なっている、請求項５に記載のマルチチップモジュール。
- 前記複数のチップ部品が、コントローラチップと、前記コントローラチップによって制御されるパワートランジスタチップと、インダクタチップと、抵抗器チップとを含む、請求項１〜３のいずれか一項に記載のマルチチップモジュール。
- 前記抵抗器チップが、平面視において前記インダクタチップとの重なり部分を有しないように配置されている、請求項５〜７のいずれか一項に記載のマルチチップモジュール。
- 配線転写基板に、厚膜部と、前記厚膜部よりも膜厚の小さい薄膜部とを含む内部配線を形成する工程と、
第１チップ部品を前記厚膜部上に配置し、前記第１チップ部品の下方に位置するように第２チップ部品を前記薄膜部に配置して、平面視において重なり合うように前記第１チップ部品および前記第２チップ部品を配置し、平面視において前記第１チップ部品および前記第２チップ部品のいずれとも重なり合わないように第３チップ部品を配置して、前記第１チップ部品、前記第２チップ部品および前記第３チップ部品を含む複数のチップ部品を前記配線転写基板上に配置し、前記複数のチップ部品の電極を前記内部配線に接合する工程と、
前記配線転写基板上に配置された前記複数のチップ部品および前記内部配線を樹脂で封止する工程と、
前記配線転写基板を前記樹脂から除去し、前記内部配線を前記樹脂へと転写する工程と、
前記内部配線を転写する工程の後に、前記内部配線を覆う樹脂膜を前記樹脂の表面に形成する工程と、
前記樹脂膜に、前記内部配線の一部を露出させるパッド開口を形成する工程と、
前記内部配線を介して少なくとも一つの前記チップ部品に電気的に接続される外部接続端子を前記樹脂から露出するように当該樹脂に固定する工程とを含み、
前記外部接続端子を固定する工程が、前記パッド開口に入り込んで、当該パッド開口を満たし、かつ前記パッド開口を介して前記内部配線に接合し、前記樹脂膜の表面に接着するように前記外部接続端子を形成する工程を含む、マルチチップモジュールの製造方法。 - 前記配線転写基板上に複数のマルチチップモジュールにそれぞれ対応する複数の領域が設定されており、
前記各工程が前記複数の領域に対して同時に実行され、
前記チップ部品および前記内部配線を封止する工程が、前記複数の領域に渡る連続した前記樹脂で一括して封止する工程であり、
前記製造方法が、前記樹脂を切断して前記複数の領域に分割する個片化工程をさらに含む、
請求項９に記載のマルチチップモジュールの製造方法。 - 前記第２チップ部品を、平面視において前記第１チップ部品に完全に重なるように配置する、請求項９または１０に記載のマルチチップモジュールの製造方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2015148706A JP6631905B2 (ja) | 2015-07-28 | 2015-07-28 | マルチチップモジュールおよびその製造方法 |
| US15/180,854 US10804190B2 (en) | 2015-07-28 | 2016-06-13 | Multi-chip module and method for manufacturing same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2015148706A JP6631905B2 (ja) | 2015-07-28 | 2015-07-28 | マルチチップモジュールおよびその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2017028228A JP2017028228A (ja) | 2017-02-02 |
| JP6631905B2 true JP6631905B2 (ja) | 2020-01-15 |
Family
ID=57883498
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2015148706A Active JP6631905B2 (ja) | 2015-07-28 | 2015-07-28 | マルチチップモジュールおよびその製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US10804190B2 (ja) |
| JP (1) | JP6631905B2 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR102380840B1 (ko) * | 2017-06-08 | 2022-04-01 | 삼성전기주식회사 | 적층형 전자 부품 및 그 실장 기판 |
| KR102572669B1 (ko) | 2017-08-14 | 2023-08-31 | 삼성전자주식회사 | 전기 소자 이송 장치 |
| KR102498252B1 (ko) | 2017-09-26 | 2023-02-10 | 삼성전자주식회사 | 발광 칩들을 포함하는 디스플레이 및 그 제조 방법 |
| CN112736043B (zh) * | 2020-12-30 | 2022-09-06 | 成都芯源系统有限公司 | 多裸片封装模块及方法 |
Family Cites Families (29)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3339838B2 (ja) * | 1999-06-07 | 2002-10-28 | ローム株式会社 | 半導体装置およびその製造方法 |
| US6815829B2 (en) | 2000-03-29 | 2004-11-09 | Rohm Co., Ltd. | Semiconductor device with compact package |
| JP3745213B2 (ja) * | 2000-09-27 | 2006-02-15 | 株式会社東芝 | 半導体装置及びその製造方法 |
| TW511405B (en) * | 2000-12-27 | 2002-11-21 | Matsushita Electric Ind Co Ltd | Device built-in module and manufacturing method thereof |
| JP3919106B2 (ja) | 2003-02-17 | 2007-05-23 | 千住金属工業株式会社 | ＣｕまたはＣｕ合金ボールの金属核はんだボール |
| JP3951966B2 (ja) * | 2003-05-30 | 2007-08-01 | セイコーエプソン株式会社 | 半導体装置 |
| KR20050001159A (ko) * | 2003-06-27 | 2005-01-06 | 삼성전자주식회사 | 복수개의 플립 칩들을 갖는 멀티칩 패키지 및 그 제조방법 |
| US7381593B2 (en) * | 2004-08-05 | 2008-06-03 | St Assembly Test Services Ltd. | Method and apparatus for stacked die packaging |
| JP4602208B2 (ja) * | 2004-12-15 | 2010-12-22 | 新光電気工業株式会社 | 電子部品実装構造体及びその製造方法 |
| US8064211B2 (en) | 2006-08-31 | 2011-11-22 | Tdk Corporation | Passive component and electronic component module |
| JP4354472B2 (ja) * | 2006-08-31 | 2009-10-28 | Ｔｄｋ株式会社 | 電子部品モジュール |
| JP2008112941A (ja) * | 2006-10-31 | 2008-05-15 | Tdk Corp | 電子部品モジュール |
| JP2008159718A (ja) * | 2006-12-21 | 2008-07-10 | Sharp Corp | マルチチップモジュールおよびその製造方法、並びにマルチチップモジュールの搭載構造およびその製造方法 |
| JP2009170553A (ja) * | 2008-01-11 | 2009-07-30 | Sharp Corp | 半導体装置 |
| JP5195903B2 (ja) * | 2008-03-31 | 2013-05-15 | 株式会社村田製作所 | 電子部品モジュール及び該電子部品モジュールの製造方法 |
| US8169058B2 (en) * | 2009-08-21 | 2012-05-01 | Stats Chippac, Ltd. | Semiconductor device and method of stacking die on leadframe electrically connected by conductive pillars |
| JP5338572B2 (ja) * | 2009-08-31 | 2013-11-13 | 凸版印刷株式会社 | 半導体装置の製造方法 |
| US20110085310A1 (en) * | 2009-10-09 | 2011-04-14 | Cachia Joseph M | Space saving circuit board |
| JP2011091091A (ja) * | 2009-10-20 | 2011-05-06 | Japan Radio Co Ltd | 電子部品の実装構造及び実装方法 |
| JP5297992B2 (ja) * | 2009-12-15 | 2013-09-25 | ルネサスエレクトロニクス株式会社 | 外部記憶装置 |
| US7999371B1 (en) * | 2010-02-09 | 2011-08-16 | Amkor Technology, Inc. | Heat spreader package and method |
| JP5182448B2 (ja) * | 2010-02-18 | 2013-04-17 | 株式会社村田製作所 | 部品内蔵基板 |
| US10111333B2 (en) | 2010-03-16 | 2018-10-23 | Intersil Americas Inc. | Molded power-supply module with bridge inductor over other components |
| US8357564B2 (en) * | 2010-05-17 | 2013-01-22 | Stats Chippac, Ltd. | Semiconductor device and method of forming prefabricated multi-die leadframe for electrical interconnect of stacked semiconductor die |
| US8076184B1 (en) * | 2010-08-16 | 2011-12-13 | Stats Chippac, Ltd. | Semiconductor device and method of forming wafer-level multi-row etched leadframe with base leads and embedded semiconductor die |
| US8816404B2 (en) * | 2011-09-16 | 2014-08-26 | Stats Chippac, Ltd. | Semiconductor device and method of forming stacked semiconductor die and conductive interconnect structure through an encapsulant |
| JP5870626B2 (ja) * | 2011-11-01 | 2016-03-01 | 富士通株式会社 | 半導体装置及び半導体装置の製造方法 |
| JP2013165157A (ja) * | 2012-02-10 | 2013-08-22 | Denso Corp | 半導体装置の製造方法 |
| US9412661B2 (en) * | 2012-11-21 | 2016-08-09 | Taiwan Semiconductor Manufacturing Company, Ltd. | Method for forming package-on-package structure |
-
2015
- 2015-07-28 JP JP2015148706A patent/JP6631905B2/ja active Active
-
2016
- 2016-06-13 US US15/180,854 patent/US10804190B2/en active Active
Also Published As
| Publication number | Publication date |
|---|---|
| JP2017028228A (ja) | 2017-02-02 |
| US20170034916A1 (en) | 2017-02-02 |
| US10804190B2 (en) | 2020-10-13 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR101193416B1 (ko) | 3차원 실장 반도체 장치 및 그의 제조 방법 | |
| JP6027966B2 (ja) | エリアアレイユニットコネクタを備えるスタック可能モールド超小型電子パッケージ | |
| CN109494202B (zh) | 一种半导体芯片封装方法及封装结构 | |
| JP4093818B2 (ja) | 半導体装置の製造方法 | |
| TWI420646B (zh) | Wiring electronic parts and manufacturing method thereof | |
| WO2012137714A1 (ja) | 半導体装置および半導体装置の製造方法 | |
| JP2006287235A (ja) | 積層されたダイのパッケージ | |
| KR20110084444A (ko) | 유연하고 적층 가능한 반도체 다이 패키지들, 이를 사용한 시스템들 및 이를 제조하는 방법들 | |
| JP2010093109A (ja) | 半導体装置、半導体装置の製造方法および半導体モジュールの製造方法 | |
| JP6631905B2 (ja) | マルチチップモジュールおよびその製造方法 | |
| CN209045531U (zh) | 一种半导体芯片封装结构 | |
| JP6570924B2 (ja) | 電子部品装置及びその製造方法 | |
| US9728507B2 (en) | Cap chip and reroute layer for stacked microelectronic module | |
| JP2004071899A (ja) | 回路装置およびその製造方法 | |
| US11869844B2 (en) | Semiconductor device | |
| JP2008198972A (ja) | 電子部品パッケージの製造方法ならびに電子部品パッケージの製造に用いられるウェハおよび基礎構造物 | |
| CN111199924A (zh) | 半导体封装结构及其制作方法 | |
| CN113725096B (zh) | 半导体封装方法及半导体封装结构 | |
| JP6210533B2 (ja) | プリント基板およびその製造方法 | |
| CN112802822A (zh) | 集成电路封装结构、集成电路封装单元及相关制作方法 | |
| WO2006106564A1 (ja) | 半導体装置の実装方法および半導体装置 | |
| TWI824396B (zh) | 半導體裝置及其製造方法 | |
| JP2010238994A (ja) | 半導体モジュールおよびその製造方法 | |
| JP5103155B2 (ja) | 半導体装置およびその製造方法 | |
| KR20120034529A (ko) | 리드 프레임 및 이의 제조 방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20180615 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20190212 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20190221 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20190411 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20190704 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20190828 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20191114 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20191129 |
|
| R150 | Certificate of patent or registration of utility model |
Ref document number: 6631905 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |