JP2011091091A - 電子部品の実装構造及び実装方法 - Google Patents
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Abstract
【解決手段】 実装基板2の表面には、配線層4a,4bが形成され、配線層4aが、ソルダーレジスト層5によって覆われ、電子部品1が接続される配線層4bは、ソルダーレジスト層5によって覆われず、配線層4bの配置箇所においては、開口5aが形成されている。配線層4b上には、メッキ層6が形成され、メッキ層6には対応するバンプ3が接合している。ここで、メッキ層6の厚さは、クリアランスLを確保するために十分な厚さとされる。
【選択図】 図1
Description
2 実装基板
3 バンプ
4a,4b 配線層
5 ソルダーレジスト層(絶縁層)
5a 開口
6 メッキ層
L クリアランス
Claims (4)
- 裏面に複数のバンプが配置された電子部品が、実装基板に、前記バンプを介して、接続された電子部品の実装構造であって、
前記実装基板の表面には、前記電子部品が接続される配線層と、絶縁層とが形成され、前記配線層における前記バンプの接続箇所の上には、前記絶縁層は形成されず、所定の厚さのメッキ層が形成され、前記メッキ層には対応する前記バンプが接合し、前記メッキ層の所定の厚さは、前記電子部品と前記実装基板との間の所定のクリアランスを確保するために十分な厚さとされていることを特徴とする電子部品の実装構造。 - 前記絶縁層は、ソルダーレジスト層からなることを特徴とする請求項1に記載の電子部品の実装構造。
- 前記メッキ層は、その上面が、前記絶縁層の上面の位置以上の高さとなるように形成されていることを特徴とする請求項1又は2に記載の電子部品の実装構造。
- 裏面に複数のバンプが配置された電子部品を、実装基板に、前記バンプを介して、接続するための電子部品の実装方法であって、
前記実装基板の表面に、前記電子部品が接続される配線層を形成し、前記配線層における前記バンプの接続箇所と重なる領域が生じないように絶縁層を形成し、前記配線層における前記バンプの接続箇所の上に、所定の厚さのメッキ層を形成し、前記メッキ層に対応する前記バンプを接合し、前記メッキ層を、前記所定の厚さが、前記電子部品と前記実装基板との間の所定のクリアランスを確保するために十分な厚さとなるように形成することを特徴とする電子部品の実装方法。
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Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2013004756A (ja) * | 2011-06-17 | 2013-01-07 | Citizen Electronics Co Ltd | 素子実装用基板 |
JP2017028228A (ja) * | 2015-07-28 | 2017-02-02 | ローム株式会社 | マルチチップモジュールおよびその製造方法 |
Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2008141109A (ja) * | 2006-12-05 | 2008-06-19 | Kyocer Slc Technologies Corp | 配線基板およびその製造方法 |
JP2009177118A (ja) * | 2008-01-22 | 2009-08-06 | Samsung Electro-Mechanics Co Ltd | ポストバンプ及びその形成方法 |
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2009
- 2009-10-20 JP JP2009241350A patent/JP2011091091A/ja active Pending
Patent Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2008141109A (ja) * | 2006-12-05 | 2008-06-19 | Kyocer Slc Technologies Corp | 配線基板およびその製造方法 |
JP2009177118A (ja) * | 2008-01-22 | 2009-08-06 | Samsung Electro-Mechanics Co Ltd | ポストバンプ及びその形成方法 |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2013004756A (ja) * | 2011-06-17 | 2013-01-07 | Citizen Electronics Co Ltd | 素子実装用基板 |
JP2017028228A (ja) * | 2015-07-28 | 2017-02-02 | ローム株式会社 | マルチチップモジュールおよびその製造方法 |
US10804190B2 (en) | 2015-07-28 | 2020-10-13 | Rohm Co., Ltd. | Multi-chip module and method for manufacturing same |
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