JP4602208B2 - 電子部品実装構造体及びその製造方法 - Google Patents

電子部品実装構造体及びその製造方法 Download PDF

Info

Publication number
JP4602208B2
JP4602208B2 JP2005266903A JP2005266903A JP4602208B2 JP 4602208 B2 JP4602208 B2 JP 4602208B2 JP 2005266903 A JP2005266903 A JP 2005266903A JP 2005266903 A JP2005266903 A JP 2005266903A JP 4602208 B2 JP4602208 B2 JP 4602208B2
Authority
JP
Japan
Prior art keywords
electronic component
insulating layer
mounting structure
mounting
layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2005266903A
Other languages
English (en)
Other versions
JP2006196865A (ja
Inventor
英次 高池
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Shinko Electric Industries Co Ltd
Original Assignee
Shinko Electric Industries Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Shinko Electric Industries Co Ltd filed Critical Shinko Electric Industries Co Ltd
Priority to JP2005266903A priority Critical patent/JP4602208B2/ja
Priority to US11/298,675 priority patent/US7718900B2/en
Publication of JP2006196865A publication Critical patent/JP2006196865A/ja
Application granted granted Critical
Publication of JP4602208B2 publication Critical patent/JP4602208B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5389—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates the chips being integrally enclosed by the interconnect and support structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/568—Temporary substrate used as encapsulation process aid
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/683—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L21/6835—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L24/19—Manufacturing methods of high density interconnect preforms
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L24/23—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
    • H01L24/24—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of an individual high density interconnect connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/93—Batch processes
    • H01L24/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L24/96—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being encapsulated in a common layer, e.g. neo-wafer or pseudo-wafer, said common layer being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/93—Batch processes
    • H01L24/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L24/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0655—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00 the devices being arranged next to each other
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0657—Stacked arrangements of devices
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/18—Printed circuits structurally associated with non-printed electric components
    • H05K1/189—Printed circuits structurally associated with non-printed electric components characterised by the use of a flexible or folded printed circuit
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2221/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
    • H01L2221/67—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere
    • H01L2221/683—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L2221/68304—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H01L2221/68345—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support used as a support during the manufacture of self supporting substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2223/00—Details relating to semiconductor or other solid state devices covered by the group H01L23/00
    • H01L2223/58—Structural electrical arrangements for semiconductor devices not otherwise provided for
    • H01L2223/64—Impedance arrangements
    • H01L2223/66—High-frequency adaptations
    • H01L2223/6661—High-frequency adaptations for passive devices
    • H01L2223/6677—High-frequency adaptations for passive devices for antenna, e.g. antenna included within housing of semiconductor device
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/04105—Bonding areas formed on an encapsulation of the semiconductor or solid-state body, e.g. bonding areas on chip-scale packages
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/12105—Bump connectors formed on an encapsulation of the semiconductor or solid-state body, e.g. bumps on chip-scale packages
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L2224/20—Structure, shape, material or disposition of high density interconnect preforms
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L2224/23—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
    • H01L2224/24—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of an individual high density interconnect connector
    • H01L2224/241—Disposition
    • H01L2224/24135—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/24137—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being arranged next to each other, e.g. on a common substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L2224/23—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
    • H01L2224/24—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of an individual high density interconnect connector
    • H01L2224/241—Disposition
    • H01L2224/24151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/24221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/24225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/24227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the HDI interconnect not connecting to the same level of the item at which the semiconductor or solid-state body is mounted, e.g. the semiconductor or solid-state body being mounted in a cavity or on a protrusion of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L2224/23—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
    • H01L2224/24—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of an individual high density interconnect connector
    • H01L2224/241—Disposition
    • H01L2224/24151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/24221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/24265—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being a discrete passive component
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73267—Layer and HDI connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/93—Batch processes
    • H01L2224/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L2224/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06513—Bump or bump-like direct electrical connections between devices, e.g. flip-chip connection, solder bumps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06572—Auxiliary carrier between devices, the carrier having an electrical connection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01005—Boron [B]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01006—Carbon [C]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01013—Aluminum [Al]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01024—Chromium [Cr]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01029—Copper [Cu]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01033—Arsenic [As]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01046—Palladium [Pd]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01078—Platinum [Pt]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01079—Gold [Au]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/102—Material of the semiconductor or solid state bodies
    • H01L2924/1025—Semiconducting materials
    • H01L2924/10251—Elemental semiconductors, i.e. Group IV
    • H01L2924/10253—Silicon [Si]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/1515—Shape
    • H01L2924/15153—Shape the die mounting substrate comprising a recess for hosting the device
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/15165—Monolayer substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H01L2924/1815—Shape
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/1901—Structure
    • H01L2924/1904—Component type
    • H01L2924/19041—Component type being a capacitor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/35—Mechanical effects
    • H01L2924/351—Thermal stress
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/35—Mechanical effects
    • H01L2924/351—Thermal stress
    • H01L2924/3511—Warping
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/18—Printed circuits structurally associated with non-printed electric components
    • H05K1/182—Printed circuits structurally associated with non-printed electric components associated with components mounted in the printed circuit board, e.g. insert mounted components [IMC]
    • H05K1/185—Components encapsulated in the insulating substrate of the printed circuit or incorporated in internal layers of a multilayer circuit
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/03—Conductive materials
    • H05K2201/0332—Structure of the conductor
    • H05K2201/0364—Conductor shape
    • H05K2201/0367—Metallic bump or raised conductor not used as solder bump
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/05—Flexible printed circuits [FPCs]
    • H05K2201/055—Folded back on itself
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/10—Details of components or other objects attached to or integrated in a printed circuit board
    • H05K2201/10613—Details of electrical connections of non-printed components, e.g. special leads
    • H05K2201/10621—Components characterised by their electrical contacts
    • H05K2201/10666—Plated through-hole for surface mounting on PCB
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/22—Secondary treatment of printed circuits
    • H05K3/28—Applying non-metallic protective coatings
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/36—Assembling printed circuits with other printed circuits
    • H05K3/361—Assembling flexible printed circuits with other printed circuits

Description

本発明は電子部品実装構造体及びその製造方法に関し、さらに詳しくは、半導体チップなどの電子部品が絶縁層に埋設された状態で実装された電子部品実装構造体及びその製造方法に関する。
従来、半導体チップなどの電子部品が絶縁層に埋設された状態で実装された構造の電子部品実装構造体（半導体装置など）がある。そのような電子部品実装構造体の製造方法の一例としては、まず、ガラスエポキシ樹脂などからなるベース基板上に半導体チップが接着層によって固着された後に、半導体チップが絶縁層（エポキシ樹脂層など）によって被覆される。その後に、樹脂層に設けられたビアホールを介して半導体チップの接続パッドに接続される配線層が樹脂層上に形成される。
特許文献１には、ベース基板上に半導体チップとそれに接続される配線層を絶縁層に埋設した状態で形成した後に、ベース基板を除去することにより、半導体チップがその背面が露出した状態で絶縁層に埋設された構造の電子部品実装構造体を得ることが記載されている。
また、特許文献２には、コア基板となる絶縁層（感光性樹脂）上に設けられた配線層上に、半導体チップがワイヤによって該配線層に接続された状態で実装され、さらに半導体チップがエポキシ樹脂によって封止された構造の電子部品実装構造体が記載されている。
特開２００３−３１８３２３号公報 特開平９−２８３９２５号公報
近年では、実装が容易なフレキシブルの電子部品実装構造体が求められている。しかしながら、従来技術では、材料構成が最適化されているとは言えず、半導体チップ（シリコンチップ）とコア基板や絶縁層との熱膨張係数の差に基づいて熱応力が発生しやすく、それによって電子部品実装構造体に反りが発生しやすいという問題があり、信頼性の高いフレキシブルの電子部品実装構造体を製造することは困難である。このため、信頼性の高いフレキシブルな電子部品実装構造体を容易に形成できる方法が求められている。上記した特許文献１及び２では、フレキシブルな電子部品実装構造体を信頼性よく製造することに関しては何ら考慮されていない。
本発明は以上の課題を鑑みて創作されたものであり、反りの発生が抑制されて信頼性の高いフレキシブルな電子部品実装構造体及びその製造方法を提供することを目的とする。
上記課題を解決するため、本発明は電子部品実装構造体に係り、フレキシブル基板として機能する絶縁層と、電子部品の全体が前記絶縁層によって被覆された状態で前記絶縁層に埋設された前記電子部品と、前記絶縁層の中に埋設され、前記電子部品に電気的に接続された配線層とを有することを特徴とする。
本発明の電子部品実装構造体では、絶縁層がフレキシブル絶縁基板として機能し、電子部品（半導体チップ、キャパシタ、モジュール部品など）が、その全体が絶縁層によって被覆されて実装されている。さらに、電子部品の接続パッドに電気的に接続される配線層が絶縁層の中に埋設されている。
本発明の一つの好適な態様では、絶縁層は、例えばポリイミド樹脂などの同一材料からなる第１絶縁層及び第２絶縁層により構成され、電子部品はその接続パッドが上になって第１絶縁層と第２絶縁層との間に配置される。また、電子部品は、その段差が解消されるように第１絶縁層に埋設されていることが好ましい。
本発明の電子部品実装構造体では、電子部品（例えば半導体（シリコン）チップ）は、その熱膨張係数が近似する第１、第２絶縁層（例えばポリイミド樹脂）に埋設されるので、熱応力による反りの発生を抑えることができる。しかも、電子部品の全外面側（両面側、全側面側）に同一材料からなる絶縁層が形成されているので、熱応力が発生するとしても応力が相殺される構造となっている。
また、電子部品は、柔軟性をもちながら剛直性を有するポリイミド樹脂などに埋設されて実装されるので、基板を故意に反らした状態であっても実装することが可能になる。従って、絶縁層の中に例えば２つの電子部品を水平方向に並べて埋設させた実装構造体を、折り曲げ、２つの電子部品に接続された配線層を相互接続して実装することも可能になる。これにより、水平方向に２つの半導体チップを並べて実装する場合に比べて電子部品実装構造体の面積を格段に少なくすることができ、小型化されたフレキシブルな電子部品実装構造体を容易に得ることができる。
さらには、フレキシブルな絶縁層の中に電子部品が実装されているので、電子機器の実装基板以外にも、電子機器の筐体（ケースなど）に直接実装することが可能になる。この場合、電子部品の筐体に所要の配線層が設けられ、本発明の電子部品実装構造体の外部接続端子がプラグイン実装によりその配線層に電気的に接続されて実装される。
また、本発明は電子部品実装構造体の製造方法に係り、金属板の上に半硬化の第１絶縁層を形成する工程と、前記第１絶縁層の上に電子部品を配置する工程と、前記第１絶縁層を熱処理によって硬化させることにより、電子部品を前記第１絶縁層に固着する工程と、前記電子部品に電気的に接続される配線層を前記電子部品及び前記第１絶縁層の上に形成する工程と、前記第１絶縁層と同一材料からなり、前記電子部品及び配線層を被覆する第２絶縁層を形成する工程と、前記金属板を前記第１絶縁層に対して選択的に除去する工程とを有することを特徴とする。
本発明の好適な態様では、金属板の上部にはキャビティが設けられており、電子部品を第１絶縁層に固着する工程において、電子部品はキャビティの底部の前記第１絶縁層上に配置され、電子部品を第１絶縁層に固着する工程において、第１絶縁層は流動化した状態で硬化し、電子部品の段差が前記第１絶縁層の流動層によって平坦化される。
このような製造方法を使用することにより、上記したような構造の電子部品実装構造体が容易に製造される。しかも、電子部品は半硬化の絶縁層を硬化する際に絶縁層に固着されるので、特別に接着層を使用する必要がない。従って、電子部品と熱膨張係数の異なる接着層が実装構造体に残らないという観点からも実装構造体の反りの発生が防止される。
以上説明したように、本発明では、信頼性の高いフレキシブルな電子部品実装構造体を得ることができる。
以下、本発明の実施の形態について、添付の図面を参照して説明する。
（第１の実施の形態）
図１〜図３は本発明の第１実施形態の電子部品実装構造体の製造方法を示す断面図である。本発明の実施形態の電子部品実装構造体の製造方法は、図１（ａ）に示すように、まず、銅（Ｃｕ）又はアルミニウム（Ａｌ）などからなる金属板１０を用意する。その後に、図１（ｂ）に示すように、プレス加工により金属板１０の上面側に凹部を形成してキャビティ１０ｘを得る。さらに、図１（ｃ）に示すように、半硬化（Ｂ−ステージ）状態のポリイミド樹脂などからなる樹脂フィルム１２ａを金属板１０の上面側に貼着する。
次いで、図２（ａ）に示すように、上面側に接続パッド２０ａ及びパッシベーション膜２０ｂが露出する構造の半導体チップ２０（電子部品）を用意し、その接続パッド２０ａを上側にして金属板１０のキャビティ１０ｘ内の樹脂フィルム１２ａ上に半導体チップ２０を配置する。半導体チップ２０は、薄型化されたものが使用され、その厚みは例えば５０μｍ以下（好適には２０μｍ程度）である。なお、半導体チップ２０の代わりにキャパシタなどの各種の電子部品を使用することができる。
次いで、図２（ｂ）に示すように、真空雰囲気（又は減圧雰囲気）で１５０〜２００℃の温度で加熱しながら加圧（熱プレス）することにより、半硬化の樹脂フィルム１２ａを流動化させた状態で硬化させて第１絶縁層１２を得る。このとき、樹脂フィルム１２ａは半導体チップ２０側に流動化した状態で硬化し、半導体チップ２０の側面側の隙間が第１樹脂層１２によって埋め込まれる。これにより、半導体チップ２０の段差は解消され、半導体チップ２０の上面と第１樹脂層１２の上面は同一面となって平坦化される。
このように、半導体チップ２０の段差が解消されるように金属板１０に形成されるキャビティ１０ｘの深さが適宜調整され、好適にはキャビティの１０ｘの深さが半導体チップ２０の厚みと同等になるように設定される。またこのとき、半導体チップ２０は、接着層を特別に使用することなく、樹脂フィルム１２ａの流動・硬化によって樹脂層１２に固着される。なお、必ずしも金属板１０にキャビティ１０ｘを形成する必要はない。
続いて、図２（ｃ）に示すように、半導体チップ２０及び第１絶縁層１２上に、半導体チップの接続パッド２０ａに電気的に接続される配線層１６を形成する。配線層１６は、例えばセミアディティブ法によって形成される。詳しく説明すると、まず、無電解めっき又はスパッタ法により、Ｃｕなどからなるシード層（不図示）を半導体チップ２０及び第１絶縁層１２の上に形成する。その後に、配線層１６が形成される部分に開口部が設けられたレジスト膜（不図示）をパターニングする。さらに、シード層をめっき給電層に利用する電解めっきによりレジスト膜の開口部内のシード層上に金属層パターン（不図示）を形成する。続いて、レジスト膜を剥離した後に、金属層パターンをマスクにしてシード層をエッチングすることにより配線層１６を得る。
なお、半導体チップ２０の接続パッド２０ａ上にビアホールが設けられた絶縁層を半導体チップ２０上に形成し、そのビアホールを介して接続パッド２０ａに接続される配線層１６を絶縁層上に形成するようにしてもよい。
次いで、図３（ａ）に示すように、ポリイミド樹脂などからなる樹脂フィルムを貼着するなどして半導体チップ２０及び配線層１６を被覆する第２絶縁層１４を形成する。その後に、図３（ｂ）に示すように、金属板１０を第１絶縁層１２に対して選択的に除去する。金属板１０のエッチングは、金属板１０が銅からなる場合、塩化第二鉄水溶液、塩化第二銅水溶液又は過硫酸アンモニウム水溶液などを用いたウェットエッチングが採用される。
次いで、図３（ｃ）に示すように、レーザなどによって第１絶縁層１２を加工することにより、配線層１６の下面に到達する深さのビアホール１２ｘを形成した後に、そのビアホール１２ｘ内に露出する配線層１６の部分にニッケル（Ｎｉ）／金（Ａｕ）めっき層（不図示）形成して接続部を得る。その後に、図４に示すように、配線層１６の接続部にはんだボールを搭載するなどして配線層１６に接続されて第１絶縁層１２から下側に突出する外部接続端子１８を形成する。
これにより、本実施形態の電子部品実装構造体１が得られる。なお、本実施形態では、半導体チップ２０の接続パッド２０ａに電気的に接続される１層の配線層１６が形成された形態を例示したが、ｎ層（ｎは２以上の整数）のビルドアップ配線層が形成された形態としてもよい。この場合、絶縁層は全て同一材料から形成される。
図４に示すように、本実施形態の電子部品実装構造体１では、半導体チップ２０の上面と第１絶縁層１２の上面とが略同一面になるように半導体チップ２０が第１絶縁層１２に埋設され、これによって半導体チップ２０の段差が平坦化されている。半導体チップ２０及び第１絶縁層１２の上には半導体チップ２０の接続パッド２０ａに接続される配線層１６が形成されている。さらに、半導体チップ２０及び配線層１６は第２絶縁層１４によって被覆されている。また、配線層１６の下側の第１絶縁層１２の部分にビアホール１２ｘが形成されており、そのビアホール１２ｘを介して配線層１６に接続される外部接続端子１８が設けられている。
このように、本実施形態の電子部品実装構造体１では、例えばポリイミド樹脂からなる第１絶縁層１２及び第２絶縁層１４がフレキシブル絶縁基板として機能し、その絶縁基板の中に半導体チップ２０が埋設されて実装されている。つまり、半導体チップ２０は、その全体がポリイミド樹脂からなる第１、第２絶縁層１２，１４によって被覆されて実装されている。
従来技術のように、半導体（シリコン）チップ（熱膨張係数：３ｐｐｍ／℃程度）をコア基板（リジット基板）上にエポキシ樹脂（熱膨張係数：２０ｐｐｍ／℃程度）などで被覆した状態で実装する場合では、それらの熱膨張係数の差に基づく熱応力によって、電子部品実装構造体に反りが発生しやすい。しかしながら、本実施形態では、ポリイミド樹脂よりなる第１、第２絶縁層１２，１４（フレキシブル絶縁基板）の熱膨張係数は１１ｐｐｍ／℃程度であり、その中に埋設される半導体チップ（シリコンチップ）２０の熱膨張係数（３ｐｐｍ／℃程度）に近似させることができるので、熱応力の発生が抑制されて反りの発生が防止される。しかも、半導体チップ２０の全外面側（両面側、全側面側）に同一材料からなる絶縁層１２，１４が形成されているので、熱応力が発生するとしても相殺される構造となっている。
さらには、半導体チップ２０は、半硬化の第１絶縁層１２を硬化する際に第１絶縁層１２上に固着されるので、特別に接着層を使用する必要がない。従って、半導体チップ２０と熱膨張係数の異なる接着層が実装構造体に残らないという観点からも実装構造体の反りの発生が防止される。
このように、本実施形態では、半導体チップ２０は熱膨張係数が近似するポリイミド樹脂によって囲まれた状態で実装されているので、熱応力に基づく反りの発生が防止される。しかも、半導体チップ２０は、柔軟性をもちながら剛直性をも有するポリイミド樹脂の中に埋設されて実装されるので、基板を故意に反らした状態であっても実装することが可能になる。
フレキシブル絶縁基板として機能する第１、第２絶縁層１２，１４としては、電子部品実装構造体の反りの発生を最小限に抑えるという観点からはポリイミド樹脂を使用することが好ましいが、エポキシ系樹脂、ポリウレタン系樹脂、アクリル系樹脂、又はシリコン系樹脂などの絶縁材料を使用してもよい。そして、半導体チップ２０はそれらの中から選択される１つの絶縁層によって同様に被覆されて実装される。
図５には、本発明の第１実施形態の電子部品実装構造体の製造方法の変形例が示されている。図５（ａ）に示すように、まず、前述した図３（ａ）の構造体を用意し、第２絶縁層１４をレーザなどにより加工することにより、配線層１６の上面に到達する深さのビアホール１４ｘを形成する。さらに、ビアホール１４ｘ内に露出する配線層１６の部分にニッケル（Ｎｉ）／金（Ａｕ）めっき層（不図示）形成して接続部を得る。続いて、図５（ｂ）に示すように、配線層１６の接続部にはんだボールを搭載するなどして配線層１６に接続される外部接続端子１８を第２絶縁層１４から突出させて形成する。その後に、図５（ｃ）に示すように、金属板１０を第１絶縁層１２に対して選択的に除去する。
なお、ビアホール１４ｘと外部接続端子１８を形成した後に金属板１０を除去するようにしてもよい。
これにより、本実施形態の変形例の電子部品実装構造体１ａが得られる。変形例の電子部品実装構造体１ａにおいても、前述した電子部品実装構造体１と同様な効果を奏する。
（第２の実施の形態）
図６〜図１１は本発明の第２実施形態の電子部品実装構造体の製造方法を示す断面図である。第２実施形態は、本発明を折りたたみ式の電子部品実装構造体に適用する形態である。なお、第２実施形態では、第１実施形態と同一工程についてはその詳しい説明を省略する。
本発明の第２実施形態の電子部品実装構造体の製造方法は、図６（ａ）及び（ｂ）に示すように、まず、第１実施形態と同様に、金属板１０を用意し、プレス加工により金属板１０の上面側に凹部を形成してキャビティ１０ｘを得る。第２実施形態では、複数の実装領域に複数のキャビティがそれぞれ形成される。図６（ｂ）の例では、２つの第１、第２実装領域Ａ，Ｂにそれぞれキャビティ１０ｘが形成され、さらに２つのキャビティ１０ｘの間の金属板１０の部分に実装構造体を折りたたむ際の屈曲部を画定するための凹部１０ｙが同時に形成される。
次いで、図６（ｃ）に示すように、第１実施形態と同様に、半硬化（Ｂ−ステージ）状態のポリイミド樹脂などからなる樹脂フォルム１２ａを金属板１０の上面側に貼着する。続いて、図７（ａ）に示すように、第１実施形態と同様な接続パッド２０ａとパッシベーション膜２０ｂが露出する構造の第１、第２半導体チップ２０ｘ，２０ｙ（電子部品）を用意し、第１、第２半導体チップ２０ｘ，２０ｙをそれらの接続パッド２０ａを上側にして第１、第２実装領域Ａ，Ｂの樹脂フィルム１２ａ上にそれぞれ配置する。
次いで、図７（ｂ）に示すように、第１実施形態と同様に、樹脂フィルム１２ａを加熱及び加圧（熱プレス）することにより、樹脂フィルム１２ａを流動化させた状態で硬化させて第１樹脂層１２を得る。これにより、第１、第２半導体チップ２０ｘ、２０ｙの側方の隙間が第１樹脂層１２によって埋め込まれ、第１、第２半導体チップ２０ｘ、２０ｙの上面と第１樹脂層１２の上面が略同一面となって平坦化される。
続いて、図７（ｃ）に示すように、第１、第２半導体チップ２０ｘ，２０ｙ及び樹脂層１２の上にスパッタ法などによりクロム（Ｃｒ）層及び銅（Ｃｕ）層を順次成膜して導電層２２を得る。次いで、図８（ａ）に示すように、配線層を形成する部分に開口部２４ｘが設けられたレジスト膜２４をパターニングした後に、導電層２２の接続パッド部にワイヤボンディング法によってスタッド型のバンプ２６を形成する。バンプ２６は銅（Ｃｕ）又は金（Ａｕ）からなり、ワイヤボンディングする際にＣｕ（又はＡｕ）ワイヤの先端部をボール状に溶融し、ボール状となった部分を接続パッド部に接合した後、ワイヤを引き上げて切断することにより、ボール状の部分からワイヤが突出するスタッド型のバンプ２６が形成される。
次いで、図８（ｂ）に示すように、導電層２２をめっき給電層に利用する電解めっきによりレジスト膜２４の開口部２４ｘ内の導電層２２上にＣｕ又はＡｕよりなる金属層パターン２８を形成する。このとき同時に、バンプ２６の表面上にも金属層パターン２８が形成される。
さらに、はんだの拡散を防止するためのめっき層（不図示）をバンプ２６の表面及び金属層パターン２８の表面に施す。めっき層としては、例えば、ニッケルめっき層、パラジウムめっき層及び金めっき層を順次形成する。
その後に、図９（ａ）に示すように、レジスト膜２４が除去されて導電層２２の一部が露出する。さらに、図９（ｂ）に示すように、金属層パターン２８をマスクにして導電層２２をエッチングすることにより、バンプ２６に接続される配線層３０を得る。このようにして、第１、第２半導体チップ２０ｘ，２０ｙの接続パッド２０ａに配線層３０が接続されて形成される。配線層３０は、第２実装領域ＢのＣ部で示される部分に開口部３０ｓが設けられた状態で形成される。
次いで、図９（ｃ）に示すように、第２実装領域ＢのＣ部で示される部分の配線層３０の開口部３０ｓ内の第１絶縁層１２の部分をレーザなどで加工して開口部１２ｓを形成する。後に説明するように、実装構造体を折りたたむ際に、配線層３０の開口部３０ｓと第１絶縁層１２の開口部１２ｓの中に第１実装領域Ａのバンプ２６が対応して配置されるようになっている。
続いて、図１０（ａ）に示すように、バンプ２６及び配線層３０の開口部３０ｓを露出させる開口部１４ｓが設けられたポリイミド樹脂などよりなる第２絶縁層１４を第１、第２半導体チップ２０ｘ，２０ｙ及び配線層３０の上に形成する。これにより、第２絶縁層１４の開口部１４ｓ、配線層３０の開口部３０ｓ及び第１絶縁層１２の開口部１２ｓにより構成される貫通孔Ｓが形成される。
なお、貫通孔Ｓの形成方法は、前述した図９（ｂ）及び（ｃ）の工程で予め配線層３０及び第１絶縁層１２に開口部３０ｓ，１２ｓを形成せずに、図１０（ａ）の工程で第２絶縁層１４の開口部１４ｓを通して配線層３０及び第１絶縁層１２をエッチングして形成してもよい。
その後に、金属板１０が第１絶縁層１２に対して選択的に除去され、金属板１０の凹部１０ｙによって形成された第１絶縁層１２の凸部１２ｙが露出する。これによって、第１、第２半導体チップ２０ｘ，２０ｙの全体がポリイミド樹脂からなる第１及び第２絶縁層１２，１４によってそれぞれ被覆された実装構造体が得られる。
次いで、図１０（ｂ）に示すように、図１０（ａ）の実装構造体において第１絶縁層１２の凸部１２ｙを軸にして第２実装領域Ｂを第１実装領域Ａ側に折り曲げることにより、第１実装領域Ａのバンプ２６の先端側に第２実装領域Ｂの貫通孔Ｓ内が嵌合するようにして挿入する。このとき、第２絶縁層１４として半硬化の樹脂層を使用して熱処理することにより、第１実装領域Ａ及び第２実装領域Ｂの対向する第２絶縁層１４同士が接着される。
本実施形態では、第１、第２半導体チップ２０ｘ，２０ｙがフレキシブル絶縁基板として機能する第１、第２絶縁層１２，１４に埋設されているので、容易に折りたたむことが可能となる。
その後に、図１１に示すように、第１実装領域Ａの上に重なって配置された第２実装領域Ｂの貫通孔Ｓにはんだを流し込むなどして外部接続端子３４を形成する。このようなプラグイン実装により、第１半導体チップ２０ｘと第２半導体チップ２０ｙとが電気的に接続されて実装される。そして、外部接続端子３４は、第１半導体チップ２０ｘに接続されたバンプ２６と第２半導体チップ２０ｙに接続された配線層３０にそれぞれ接続され、第１、第２半導体チップ２０ｘ、２０ｙの共通端子として機能する。
以上により、本発明の第２実施形態の電子部品実装構造体１ｂが得られる。
図１１に示すように、本実施形態の電子部品実装構造体１ｂでは、２つの第１、第２半導体チップ２０ｘ、２０ｙが、その全体がフレキシブル絶縁基板として機能する第１及び第２絶縁層１２，１４に被覆された状態で埋設されている。第１及び第２絶縁層１２，１４は屈曲部Ｄで折り曲げられており、第１半導体チップ２０ｘの上方に第２半導体チップ２０ｙが重なって配置されている。そして、第１半導体チップ２０ｘ上にはその接続パッド２０ａに接続される配線層３０が第２絶縁層１４に埋設された状態で形成されている。さらに、第１半導体チップ２０ｘに接続される配線層１６にはバンプ２６が設けられている。
また、第２半導体チップ２０ｙの上（図１１では下）にもその接続パッド２０ａに接続される配線層３０が第２絶縁層１４に埋設された状態で形成されている。また、第２半導体チップ２０ｙの側方近傍の第１、第２絶縁層１２、１４、及び配線層３０の部分に貫通孔Ｓが設けられており、第１半導体チップ２０ｘに接続されたバンプ２６の先端側がその貫通孔Ｓ内に挿入されて配置されている。さらに、貫通孔Ｓ内にははんだなどからなる外部接続端子３４が形成されている。その外部接続端子３４は、第１半導体チップ２０ｘに接続されるバンプ２６と第２半導体チップ２０ｙに接続される配線層３０にそれぞれ電気的に接続され、第１、第２半導体チップ２０ｘ，２０ｙの共通端子となっている。なお、外部接続端子３４が、第１半導体チップ２０ｘ及び第２半導体チップ２０ｙのいずれか一方のみに接続される独立端子となるようにしてもよい。
本実施形態の電子部品実装構造体１ｂは第１実施形態と同様な効果を奏する。さらに、本実施形態の電子部品実装構造体１ｂは、フレキシブル絶縁基板として機能する第１、第２絶縁層１２，１４に第１、第２半導体チップ２０ｘ，２０ｙがそれぞれ埋設されて実装された構造体を折りたたんで実装したものである。従って、水平方向に２つの半導体チップを並べて実装する場合に比べて電子部品実装構造体の面積を格段に小さくすることができ、小型化されたフレキシブルな電子部品実装構造体を容易に得ることができる。
なお、本実施形態では、２つの半導体チップ２０ｘ、２０ｙが２つの実装領域Ａ、Ｂにそれぞれ実装されたものを折りたたむ形態を例示したが、複数の半導体チップを同様に実装し、任意の実装領域を折りたたむようにしてもよい。
（第３の実施の形態）
図１２は本発明の第３実施形態の電子部品実装構造体を示す断面図（図１３のＩ−Ｉに沿った断面図）、図１３は同じく電子部品実装構造体を示す平面図である。
第３実施形態では、本発明の電子部品実装構造体の実装例について説明する。なお、第１及び第２実施形態と同一要素については同一符号を付してその詳しい説明を省略する。
図１２及び図１３に示すように、第３実施形態の電子部品実装構造体１ｃは、第１実施形態と同様に、上面に接続パッド２０ａ及びパッシベーション膜２０ｂを備えた半導体チップ２０がポリイミド樹脂などからなる第１絶縁層１２の中にそれらの上面が略同一面となった状態で埋設されている。半導体チップ２０及び第１絶縁層１２の上には半導体チップ２０の接続パッド２０ａに接続される配線層３０が形成され、その配線層３０の接続部にはスタッド型のバンプ２６が形成されている。配線層３０及びバンプ２６は第２実施形態と同様な方法で形成される。さらに、半導体チップ２０の上面側にはバンプ２６の先端側が突出して露出するように設けられたポリイミド樹脂などよりなる第２絶縁層１４が形成されている。
このようにして、第１、第２実施形態と同様に、第１、第２絶縁層１２，１４がフレキシブル絶縁基板として機能し、その中に半導体チップ２０の全体が埋設されて実装され、半導体チップ２０の接続パッド２０ａに配線層３０を介して電気的に接続されるバンプ２６が第２絶縁層１４上から突出して設けられている。バンプ２６はＣｕ又はＡｕより構成される。さらに、本実施形態の電子部品実装構造体１ｃでは、特別に用意される実装基板に実装する以外に、各種電子機器の筐体（ケースやフレームなど）に直接実装する技術思想を有している。このため、電子部品実装構造体１ｃのコーナー部には電子機器の筐体に取り付けるための固定用穴４８（図１３）が設けられている。
図１４及び図１５には、第３の実施形態の電子部品実装構造体のバンプが被実装体の配線に接続される様子が示されている。図１４に示すように、被実装体側では、その配線層４２が絶縁層４４によって被覆され、配線層４２の接続部４２ａにはんだ層４６が形成される。そして、前述した本実施形態の電子部品実装構造体１ｃの配線層３０に接続されたスタッド型のバンプ２６がはんだ層４６を介して被実装体の配線層４４に電気的に接続される。
あるいは、図１５に示すように、被実装体側では、絶縁層４４で被覆された配線層４２の接続部に開口部４２ｘが設けられ、その側面に配線層４２に接続される側壁配線部４２ｂが設けられた構造としてもよい。この場合、本実施形態の電子部品実装構造体１ｃの配線層３０に接続されたバンプ２６は、その先端部が被実装体側の配線層４２の開口部４２ｘに挿入され、その開口部４２ｘ内に形成されるはんだ層４６を介して被実装体の配線層４２に電気的に接続される。図１５の例では、被実装体側の絶縁層４４で被覆された配線層４２に電子部品実装構造体１ｃを隙間なく接触させることができるので、図１４の例よりも薄型とすることができる。なお、電子部品実装構造体１ｃ側の接続部と被実装体側の接続部の構造を逆にして実装しても差し支えない。上記した図１４及び図１５で説明した接続方法はプラグイン実装と呼ばれる。
本実施形態の電子部品実装構造体１ｃはポリイミド樹脂などからなるフレキシブル絶縁基板（第１、第２絶縁層１２，１４）中に半導体チップ２０が埋設されて実装されて、しかもその厚みを薄型化できるので、各種の被実装体に実装することができる。
図１６には、携帯端末機器の筐体に設けられたアンテナに本実施形態の電子部品実装構造体を接続した例が示されている。携帯電話や携帯情報端末などの携帯端末機器が急速に普及していく中で、電波の出入り口であるアンテナには，小型・高性能化が強く求められている。本実施形態の電子部品実装構造体１ｃを使用することにより、特別に実装基板を用意することとなく、携帯端末機器の筐体（ケースやフレームなど）に実装することができる。
図１６に示すように、携帯端末機器２の第１筐体３内には実装基板（不図示）が設けられており、実装基板に接続される配線５を介してアンテナ６が第２筐体４に設けられている。前述した図１４及び図１５で説明したような被実装体側の配線層４２をアンテナ６の接続部に設けておくことにより、電子部品実装構造体１ｃを容易に携帯端末機器２のアンテナ６などの接続部に電気的に接続することができる。電子部品実装構造体１ｃの第２筐体４への固定は、電子部品実装構造体１ｃに設けられた固定用穴４８（図１３）を利用して、ねじ止め、フック接続、カシメ接続、又ははんだ接合などによって行われる。なお、携帯端末機器２の筐体３，４は、リジッド基板であってもよいし、フレキシブル基板であってもよい。
従来技術では、携帯端末機器２の第１筐体３の中に実装基板が設けられて、そこに電子部品がまとめて実装される。しかしながら、本実施形態の電子部品実装構造体１ｃは、携帯端末機器２の実装基板に実装する必要がなく、筐体３，４の所要部に実装できるので、実装基板を削減することができ、電子機器の小型化を図ることができる。
また、本実施形態の電子部品実装構造体１ｃでは、半導体チップ２０の他にキャパシタなどの各種電子部品が実装されたものであってもよい。図１６の携帯端末機器２の第２筐体４には、キャパシタが同様にポリイミド樹脂などからなる第１、第２絶縁層の中に埋設されて実装されたキャパシタ部品よりなる電子部品実装構造体１ｄが実装されている。そして、上記したようなプラグイン実装により携帯端末機器２の第２筐体４の配線層（不図示）に電気的に接続されて実装される。
このようにすることにより、携帯端末機器の筐体にアンテナを固定することができるので、小型のＲＦモジュールやＩＣタグを製造することができる。さらには、無線ラン、Bluetooth（近距離のワイヤレス通信）向けの通信機器の小型化・薄型化が可能になる。
図１７及び図１８には本実施形態の電子部品実装構造体をＩＣタグに適用した例が示されている。図１７に示すように、洋服７にＩＣタグ８を取り付けて流通管理などを行う方法がある。また、図１８に示すように、靴底９ａにＩＣタグ８を挿入して靴９の流通管理などを行う方法もある。この場合、靴９の本体とゴム製の靴底９ａとを加熱して接合する際に、左右のかかと部分にICタグ８を埋める。
このように、洋服７に取り付けたり、靴底９ａに埋め込んだりするＩＣタグ８を本実施形態の電子部品実装構造体から構成することにより、低コストで信頼性よくＩＣタグを製造することができる。
また、図１９には、前述した第２実施形態で説明した折りたたみ式の電子部品実装構造体の実装方法の一例が示されている。第２実施形態で説明したように、第１実装領域Ａの上に第２実装領域Ｂが重なるように折りたたまれ、外部接続領域Ｅに複数の半導体チップに電気的に接続される外部接続端子（不図示）が設けられている。この場合、前述した図１１の外部接続端子３４は、貫通孔Ｓから外部接続領域Ｅに延在する配線層の端部に設けられる。そして、前述した図１４及び図１５で説明したプラグイン実装によって、各種電子機器の筐体に設けられた配線層に電気的に接続される。
（第４の実施の形態）
図２０及び図２1は本発明の第４実施形態の電子部品実装構造体の製造方法を示す断面図である。第４実施形態は複数の半導体チップ及びキャパシタ部品を絶縁層で被覆して実装する形態である。第４実施形態では、第１〜第３実施形態と同一工程についてはその詳しい説明を省略する。
まず、図２０（ａ）に示すように、第１実施形態と同様に、キャビティ１０ｘが設けられた金属板１０の上に半硬化状態の樹脂フィルム１２ａを貼着する。その後に、図２０（ｂ）に示すように、第１実施形態と同様な第１、第２半導体チップ２０ｘ，２０ｙ（電子部品）を用意し、それらの接続パッド２０ａを上側にして金属板１０のキャビティ１０ｘ内の樹脂フィルム１２ａ上に第１、第２半導体チップ２０ｘ，２０ｙをそれぞれ配置する。さらに、誘電体５０ａが第１電極５０ｂ及び第２電極５０ｃによって挟まれた構造のキャパシタ部品５０（電子部品）を用意し、その第１、第２電極５０ｂ，５０ｃが水平方向になるように第１、第２半導体チップ２０ｘ，２０ｙの間の第１絶縁層１２上にキャパシタ部品５０を配置する。
次いで、図２０（ｃ）に示すように、第１実施形態と同様に、半硬化状態の樹脂フィルム１２ａを熱プレスして流動化させた状態で硬化させることにより、第１、第２半導体チップ２０ｘ，２０ｙの段差を埋め込む第１絶縁層１２を得る。このとき、キャパシタ部品５０の下部が第１絶縁層１２に部分的に埋め込まれるように図２０（ｂ）の構造体が熱プレスされる。これによって、接着層を使用することなく、第１、第２半導体チップ２０ｘ，２０ｙ及びキャパシタ部品５０が第１絶縁層１２に固着される。
次いで、図２１（ａ）に示すように、第２実施形態で説明した配線形成方法と同様な方法により、第１、第２半導体チップ２０ｘ、２０ｙの各接続パッド２０ａ及びキャパシタ部品５０の第１、第２電極５０ｂ、５０ｃに電気的に接続される配線層３０とそれに接続されるバンプ２６とを形成する。例えば、キャパシタ部品５０は、第１、第２半導体チップ２０ｘ、２０ｙの電源ラインとグランドラインとの間に接続されてデカップリングキャパシタとして機能する。
次いで、図２１（ｂ）に示すように、バンプ２６の先端側が露出するように、第１、第２半導体チップ２０ｘ，２０ｙ及びキャパシタ部品５０を被覆する第２絶縁層１４を形成する。その後に、図２１（ｃ）に示すように、金属板１０を第１絶縁層１２に対して選択的に除去する。なお、第１実施形態の配線形成方法により、配線層と外部接続端子を設けてもよい。
これにより、第４実施形態の電子部品実装構造体１ｅが得られる。図２１（ｃ）に示すように、第４実施形態の電子部品実装構造体１ｅは、第１、第２半導体チップ２０ｘ、２０ｙ、キャパシタ部品５０及びそれらに電気接続された配線層３０が第１、第２絶縁層１２，１４（ポリイミド樹脂など）によって被覆されて実装されており、配線層３０に接続されるバンプ２６が第２絶縁層１４の上面から突出して設けられている。
第４実施形態の電子部品実装構造体１ｅは、複数の半導体チップやキャパシタ部品の全体をフレキシブル基板として機能する絶縁層で被覆して実装する形態であり、第１実施形態と同様な効果を奏する。これに加えて、本実施形態では、フォトリソグラフィに基づいて配線層をキャパシタ部品に接続して実装できるので、キャパシタ部品の小型化（例えば４×２ｍｍ以下）に容易に対応できるようになる。従来技術では、キャパシタ部品ははんだによって回路基板に直接実装されるため、キャパシタ部品が小型化される場合は実装が極めて困難になる。
なお、上記した形態では、２つの半導体チップと１つのキャパシタ部品が絶縁層で被覆されて実装された形態を例示したが、半導体チップとキャパシタ部品の数は任意に設定することができる、また、キャパシタ部品を省略して複数の半導体チップが絶縁層で被覆された形態としてもよい。また、半導体チップやキャパシタ部品以外の各種の電子素子が複数個同様な構成で実装された形態としてもよい。
（第５の実施の形態）
図２２及び図２３は本発明の第５実施形態の電子部品実装構造体の製造方法を示す断面図である。第５実施形態は複数の半導体チップ及びチップキャパシタを絶縁層で被覆して実装する形態である。第５実施形態では、第１〜第３実施形態と同一工程についてはその詳しい説明を省略する。
まず、図２２（ａ）に示すように、第１実施形態と同様に、キャビティ１０ｘが設けられた金属板１０の上に半硬化状態の樹脂フィルム１２ａを貼着する。その後に、図２２（ｂ）に示すように、第１実施形態と同様な第１、第２半導体チップ２０ｘ，２０ｙ（電子部品）と、シリコン基板上にキャパシタが作り込まれ、上側に接続パッド６０ａとパッシベーション膜６０ｂが露出した構造のチップキャパシタ６０（電子部品）とを用意する。
そして、第１、第２半導体チップ２０ｘ，２０ｙをそれらの各接続パッド２０ａを上側にして金属板１０のキャビティ１０ｘ内の樹脂フィルム１２ａ上に配置すると共に、チップキャパシタ６０をその接続パッド６０ａを上側にして第１、第２半導体チップ２０ｘ，２０ｙの間の樹脂フィルム１２ａ上に配置する。
続いて、図２２（ｃ）に示すように、第１実施形態と同様に、半硬化状態の樹脂フィルム１２ａを熱プレスして流動化させた状態で硬化させることにより、第１、第２半導体チップ２０ｘ，２０ｙ及びチップキャパシタ６０の段差を埋め込む第１絶縁層１２を得る。これによって、第１、第２半導体チップ２０ｘ，２０ｙ及びチップキャパシタ６０が第１絶縁層１２に固着される。
さらに、図２２（ｄ）に示すように、第２実施形態で説明した配線形成方法と同様な方法により、第１、第２半導体チップ２０ｘ、２０ｙの各接続パッド２０ａ及びチップキャパシタ６０の接続パッド６０ａに電気的に接続される配線層３０とそれに接続されるバンプ２６とを形成する。
次いで、図２３（ａ）に示すように、バンプ２６の先端側が露出するように、第１、第２半導体チップ２０ｘ，２０ｙ、チップキャパシタ６０及び配線層３０を被覆する第２絶縁層１４を形成する。その後に、図２３（ｂ）に示すように、金属板１０を第１絶縁層１２に対して選択的に除去する。
これにより、第５実施形態の電子部品実装構造体１ｆが得られる。図２３（ｂ）に示すように、第５実施形態の電子部品実装構造体１ｆは、第１、第２半導体チップ２０ｘ、２０ｙ、チップキャパシタ６０及びそれらに電気接続された配線層３０がフレキシブル基板として機能する第１、第２絶縁層１２，１４（ポリイミド樹脂など）によって被覆されて実装されており、配線層３０に接続されるバンプ２６が第２絶縁層１４の上面から突出して設けられている。
第５実施形態の電子部品実装構造体１ｆは、複数の半導体チップやチップキャパシタの全体をフレキシブル基板として機能する絶縁層で被覆して実装する形態であり、第１実施形態と同様な効果を奏する。
（第６の実施の形態）
図２４及び図２５は本発明の第６実施形態の電子部品実装構造体の製造方法を示す断面図である。第６実施形態では、第１〜第３実施形態と同一工程についてはその詳しい説明を省略する。
まず、図２４（ａ）に示すように、第１実施形態と同様に、キャビティ１０ｘが設けられた金属板１０の上に半硬化状態の樹脂フィルム１２ａを貼着する。その後に、図２４（ｂ）に示すようなモジュール部品７０（電子部品）を用意する。本実施形態では、基板の上に複数の半導体チップが実装されてモジュール化されたＭＣＭ（Multi Chip Module）が例示されている。本実施形態のモジュール部品７０では、シリコン基板７２にキャビティ７２ａが設けられており、そのキャビティ７０ａの底部に第１、第２半導体チップ２０ｘ，２０ｙが実装されている。第１、第２半導体チップ２０ｘ，２０ｙはその上面側に接続パッド２０ａとパッシベーション膜２０ｂを有している。そして、シリコン基板７２上には、第１、第２半導体チップ２０ｘ，２０ｙを被覆する絶縁層７４が形成されている。また、第１、第２半導体チップ２０ｘ、２０ｙの接続パッド２０ａ上の絶縁層７４の部分にはビアホール７４ｘがそれぞれ設けられており、ビアホール７４ｘから絶縁層７４の上面側にかけて、半導体チップ２０ｘ、２０ｙの各接続パッド２０ａに電気接続される配線パターン７６が形成されている。さらに、配線パターン７６の接続パッド７６ａ上に開口部が設けられた保護層７８が絶縁層７４の上に形成されている。
モジュール部品７０としては、上記の例の他に、基板の上に各種の電子素子（能動素子や受動素子）が複数個実装されてモジュール化されたものを使用することができる。
そして、同じく図２４（ｂ）に示すように、そのようなモジュール部品７０をその配線パターン７６が上側になるように金属板１０のキャビティ１０ｘ内の樹脂フィルム１２ａ上に配置する。さらに、図２４（ｃ）に示すように、第１実施形態と同様に、半硬化状態の樹脂フィルム１２ａを熱プレスして流動化させた状態で硬化させることにより、モジュール部品７０の段差を埋め込む第１絶縁層１２を得る。これによって、モジュール部品７０が第１絶縁層１２に固着される。
次いで、図２５（ａ）に示すように、第１実施形態と同様なセミアディティブ法によりモジュール部品７０の配線パターン７６の接続パッド７６ａに電気的に接続される配線層１６をモジュール部品７０及び第２絶縁層１４の上に形成する。
次いで、図２５（ｂ）に示すように、配線層１６及びモジュール部品７０を被覆する第２絶縁層１４を形成した後に、金属板１０を第１絶縁層１２に対して選択的に除去する。さらに、図２５（ｃ）に示すように、レーザなどで第２絶縁層１４を加工することにより、配線層１６の上面に到達する深さのビアホール１４ｘを形成した後に、ビアホール１４ｘ内にはんだボールを搭載するなどして配線層１６に接続されて第２絶縁層１４から突出する外部接続端子１８を形成する。なお、第１絶縁層１２にビアホールを形成し、配線層１６の下側に外部接続端子を設けてもよい。また、第２実施形態の配線方法によって配線層とバンプを形成してもよい。
以上により、第６実施形態の電子部品実装構造体１ｇが得られる。第６実施形態の電子部品実装構造体１ｇは、基板上に複数の半導体チップなどが実装されて構成されるモジュール部品７０の全体をフレキシブル基板として機能する第１、第２絶縁層１２，１４で被覆して実装する形態であり、第１実施形態と同様な効果を奏する。なお、モジュール部品７０と個々の半導体チップやキャパシタなどを組み合わせて同様に絶縁層で被覆して実装するようにしてもよい。
図１（ａ）〜（ｃ）は本発明の第１実施形態の電子部品実装構造体の製造方法を示す断面図（その１）である。 図２（ａ）〜（ｃ）は本発明の第１実施形態の電子部品実装構造体の製造方法を示す断面図（その２）である。 図３（ａ）〜（ｃ）は本発明の第１実施形態の電子部品実装構造体の製造方法を示す断面図（その３）である。 図４は本発明の第１実施形態の電子部品実装構造体の製造方法を示す断面図（その４）である。 図５（ａ）〜（ｃ）は本発明の第１実施形態の電子部品実装構造体の製造方法の変形例を示す断面図である。 図６（ａ）〜（ｃ）は本発明の第２実施形態の電子部品実装構造体の製造方法を示す断面図（その１）である。 図７（ａ）〜（ｃ）は本発明の第２実施形態の電子部品実装構造体の製造方法を示す断面図（その２）である。 図８（ａ）及び（ｂ）は本発明の第２実施形態の電子部品実装構造体の製造方法を示す断面図（その３）である。 図９（ａ）〜（ｃ）は本発明の第２実施形態の電子部品実装構造体の製造方法を示す断面図（その４）である。 図１０（ａ）及び（ｂ）は本発明の第２実施形態の電子部品実装構造体の製造方法を示す断面図（その５）である。 図１１は本発明の第２実施形態の電子部品実装構造体の製造方法を示す断面図（その６）である。 図１２は本発明の第３実施形態の電子部品実装構造体を示す断面図（図１３のＩ−Ｉに沿った断面図）である。 図１３は本発明の第３実施形態の電子部品実装構造体を示す平面図である。 図１４は本発明の第３の実施形態の電子部品実装構造体が被実装体に実装される第１の方法を示す断面図である。 図１５は本発明の第３の実施形態の電子部品実装構造体が被実装体に実装される第２の方法を示す断面図である。 図１６は携帯端末機器の筐体に本発明の実施形態の電子部品実装構造体を実装した例を示す模式図である。 図１７は本発明の実施形態の電子部品実装構造体をＩＣタグに適用した例を示す図（その１）である。 図１８は本発明の実施形態の電子部品実装構造体をＩＣタグに適用した例を示す図（その２）である。 図１９は本発明の第２実施形態の折りたたみ式の電子部品実装構造体の実装方法の一例を示す斜視図である。 図２０は本発明の第４実施形態の電子部品実装構造体の製造方法を示す断面図（その１）である。 図２１は本発明の第４実施形態の電子部品実装構造体の製造方法を示す断面図（その２）である。 図２２は本発明の第５実施形態の電子部品実装構造体の製造方法を示す断面図（その１）である。 図２３は本発明の第５実施形態の電子部品実装構造体の製造方法を示す断面図（その２）である。 図２４は本発明の第６実施形態の電子部品実装構造体の製造方法を示す断面図（その１）である。 図２５は本発明の第６実施形態の電子部品実装構造体の製造方法を示す断面図（その２）である。
符号の説明
１，１ａ，１ｂ，１ｃ，１ｄ，１ｅ，１ｆ，１ｇ…電子部品実装構造体、２…携帯端末機器、３…第１筐体、４…第２筐体、５…配線、６…アンテナ、７…洋服、８…ＩＣタグ、９…靴、９ａ…靴底、１０…金属板、１０ｘ…キャビティ、１０ｙ…凹部、１２ａ…樹脂フィルム、１２…第１絶縁層、１２ｙ…凸部、１２ｘ，１４ｘ，７４ｘ…ビアホール、１２ｓ、３０ｓ，１４ｓ、２４ｘ，４２ｘ…開口部、１４…第２絶縁層、１６，３０，４２…配線層、１８，３４…外部接続端子、２０，２０ｘ，２０ｙ…半導体チップ、２０ａ，６０ａ，７６ａ…接続パッド、２０ｂ，６０ｂ…パッシベーション膜、２２…導電層、２４…レジスト膜、２６…バンプ、２８…金属層パターン、４２ａ…接続部、４２ｂ…側壁配線部、４４，７４…絶縁層、４６…はんだ層、４８…固定用穴、５０…キャパシタ部品、５０ａ…誘電体、５０ｂ，５０ｃ…電極、６０…チップキャパシタ、７０…モジュール部品、７２…シリコン基板、７４…絶縁層、７６…配線パターン、７８…保護層、Ｓ…貫通孔、Ａ…第１実装領域、Ｂ…第２実装領域、Ｄ…屈曲部、Ｅ…外部接続領域。

Claims (9)

  1. 折り曲げ可能なフレキシブル基板として機能し、同一材料からなる第１絶縁層及び第２絶縁層を含む絶縁層と、
    第１絶縁層及び第２絶縁層の間に配置されて電子部品の全体が前記絶縁層によって被覆された状態で前記絶縁層に埋設され、複数の実装領域にそれぞれ実装された複数の前記電子部品と、
    前記絶縁層の中に埋設され、前記電子部品の接続パッドに電気的に接続され、前記電子部品から外側に延在する配線層と、
    一方の前記実装領域において前記電子部品の外側の前記配線層に接続されたバンプと、
    他方の前記実装領域において前記絶縁層及び前記配線層を貫通して形成され、前記電子部品の外側の配線層の側面を露出する貫通孔とを有し、
    前記一方の実装領域の前記バンプが前記他方の実装領域の前記貫通孔に挿入されるように前記実装領域同士が重なるように折りたたまれて上下の前記電子部品が電気的に接続されており、
    前記上下の電子部品に接続された配線層にそれぞれ電気的に接続される外部接続端子が前記貫通孔を通して前記他方の実装領域側に設けられていることを特徴とする電子部品実装構造体。
  2. 前記電子部品は、その下側の前記第１絶縁層の中に埋設されて、前記電子部品の段差が平坦化されていることを特徴とする請求項１に記載の電子部品実装構造体。
  3. 前記絶縁層は、ポリイミド樹脂、エポキシ系樹脂、ポリウレタン系樹脂、アクリル系樹脂、及びシリコン系樹脂の群から選択されるいずれかよりなることを特徴とする請求項１又は２に記載の電子部品実装構造体。
  4. 前記電子部品は、半導体チップ、キャパシタ、及び基板上に複数の電子素子が実装されて構成されるモジュール部品の群から選択されるいずれか、又はそれらの２つ以上の組合わせから構成されることを特徴とする請求項１又は２に記載の電子部品実装構造体。
  5. 前記電子部品実装構造体の前記外部接続端子が、電子機器の筐体に設けられた配線層にプラグイン実装によって接続されることを特徴とする請求項１乃至４のいずれか一項に記載の電子部品実装構造体。
  6. 金属板の上に半硬化の第１絶縁層を形成する工程と、
    前記第１絶縁層の上の複数の前記実装領域に電子部品をそれぞれ配置する工程と、
    前記第１絶縁層を熱処理によって硬化させることにより、前記電子部品を前記第１絶縁層に固着する工程と、
    前記電子部品に電気的に接続されて前記電子部品から外側に延在する配線層と、前記配線層を被覆する第２絶縁層とを形成する工程であって、
    前記配線層と前記第２絶縁層とを形成する工程は、
    一方の前記実装領域において前記配線層に接続されるバンプが形成され、かつ前記第２絶縁層に前記バンプが露出する開口部が形成され、前記一方の実装領域が他方の前記実装領域に重なるように折りたたむ際に前記バンプに対応する位置の前記第２絶縁層、前記配線層及び前記第１絶縁層の部分に貫通孔が形成された構造を作成することを含み、
    前記金属板を前記第１絶縁層に対して選択的に除去する工程と、
    前記一方の実装領域の前記バンプが前記他方の実装領域の前記貫通孔に挿入されるように前記実装領域同士が重なるように折りたたむ工程と、
    前記一方の実装領域の前記バンプと前記他方の実装領域の前記配線層とに前記貫通孔を通して電気的に接続される外部接続端子を前記他方の実装領域の前記第１絶縁層側に形成する工程とを有することを特徴とする電子部品実装構造体の製造方法。
  7. 前記金属板の上面側にはキャビティが設けられており、
    前記電子部品を前記第１絶縁層に固着する工程において、前記電子部品を前記キャビティの底部の前記第１絶縁層上に配置し、
    前記電子部品を前記第１絶縁層に固着する工程において、前記第１絶縁層が流動化した状態で硬化し、前記電子部品の段差が前記第１絶縁層の流動によって平坦化されることを特徴とする請求項６に記載の電子部品実装構造体の製造方法。
  8. 前記第１及び第２絶縁層は、ポリイミド樹脂、エポキシ系樹脂、ポリウレタン系樹脂、アクリル系樹脂、及びシリコン系樹脂の群から選択されるいずれかよりなることを特徴とする請求項６又は７に記載の電子部品実装構造体の製造方法。
  9. 前記電子部品は、半導体チップ、キャパシタ、及び基板上に複数の電子素子が実装されて構成されるモジュール部品の群から選択されるいずれか、又はそれらの２つ以上の組合わせから構成されることを特徴とする請求項６又は７に記載の電子部品実装構造体の製造方法。
JP2005266903A 2004-12-15 2005-09-14 電子部品実装構造体及びその製造方法 Active JP4602208B2 (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP2005266903A JP4602208B2 (ja) 2004-12-15 2005-09-14 電子部品実装構造体及びその製造方法
US11/298,675 US7718900B2 (en) 2004-12-15 2005-12-12 Electronic parts packaging structure and method of manufacturing the same

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2004362568 2004-12-15
JP2005266903A JP4602208B2 (ja) 2004-12-15 2005-09-14 電子部品実装構造体及びその製造方法

Publications (2)

Publication Number Publication Date
JP2006196865A JP2006196865A (ja) 2006-07-27
JP4602208B2 true JP4602208B2 (ja) 2010-12-22

Family

ID=36582460

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2005266903A Active JP4602208B2 (ja) 2004-12-15 2005-09-14 電子部品実装構造体及びその製造方法

Country Status (2)

Country Link
US (1) US7718900B2 (ja)
JP (1) JP4602208B2 (ja)

Families Citing this family (24)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4783692B2 (ja) * 2006-08-10 2011-09-28 新光電気工業株式会社 キャパシタ内蔵基板及びその製造方法と電子部品装置
KR101102337B1 (ko) * 2008-05-28 2012-01-03 엘지전자 주식회사 연성필름
US7704796B2 (en) * 2008-06-04 2010-04-27 Stats Chippac, Ltd. Semiconductor device and method of forming recessed conductive vias in saw streets
JP5460983B2 (ja) * 2008-08-01 2014-04-02 トヨタ紡織株式会社 ボード
US8796561B1 (en) * 2009-10-05 2014-08-05 Amkor Technology, Inc. Fan out build up substrate stackable package and method
US8937381B1 (en) 2009-12-03 2015-01-20 Amkor Technology, Inc. Thin stackable package and method
US8742561B2 (en) 2009-12-29 2014-06-03 Intel Corporation Recessed and embedded die coreless package
US8891246B2 (en) * 2010-03-17 2014-11-18 Intel Corporation System-in-package using embedded-die coreless substrates, and processes of forming same
US8319318B2 (en) * 2010-04-06 2012-11-27 Intel Corporation Forming metal filled die back-side film for electromagnetic interference shielding with coreless packages
US8618652B2 (en) 2010-04-16 2013-12-31 Intel Corporation Forming functionalized carrier structures with coreless packages
JP5584011B2 (ja) * 2010-05-10 2014-09-03 新光電気工業株式会社 半導体パッケージの製造方法
US20120139095A1 (en) * 2010-12-03 2012-06-07 Manusharow Mathew J Low-profile microelectronic package, method of manufacturing same, and electronic assembly containing same
JP2012146963A (ja) * 2010-12-20 2012-08-02 Shinko Electric Ind Co Ltd 半導体パッケージの製造方法及び半導体パッケージ
US8421245B2 (en) 2010-12-22 2013-04-16 Intel Corporation Substrate with embedded stacked through-silicon via die
JP6151654B2 (ja) * 2014-02-25 2017-06-21 日東電工株式会社 配線回路基板およびその製造方法
KR101884144B1 (ko) * 2014-11-12 2018-07-31 인텔 코포레이션 웨어러블 전자 디바이스들 및 그 구성요소
JP6437012B2 (ja) * 2014-11-27 2018-12-12 国立研究開発法人産業技術総合研究所 表面実装型パッケージおよびその製造方法
KR102320382B1 (ko) * 2015-01-28 2021-11-02 삼성디스플레이 주식회사 전자 장치
JP6631905B2 (ja) * 2015-07-28 2020-01-15 ローム株式会社 マルチチップモジュールおよびその製造方法
JP6750394B2 (ja) * 2016-08-18 2020-09-02 富士電機株式会社 半導体装置及び半導体装置製造方法
JP6776840B2 (ja) 2016-11-21 2020-10-28 オムロン株式会社 電子装置およびその製造方法
JP7254602B2 (ja) * 2019-04-17 2023-04-10 ローム株式会社 半導体装置、および半導体装置の製造方法
JP7143046B2 (ja) * 2020-12-07 2022-09-28 Ｎｉｓｓｈａ株式会社 電子部品付き樹脂筐体およびその製造方法
US20230145565A1 (en) * 2021-11-11 2023-05-11 Shinko Electric Industries Co., Ltd. Semiconductor device

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS54158669A (en) * 1978-06-05 1979-12-14 Matsushita Electric Ind Co Ltd Printed circuit board
JP2000227952A (ja) * 1999-02-05 2000-08-15 Matsushita Electric Ind Co Ltd 非接触ｉｃカードの製造方法
JP2002261421A (ja) * 2001-03-06 2002-09-13 Matsushita Electric Ind Co Ltd 電子部品実装済部品の製造方法、電子部品実装済完成品の製造方法、及び半導体部品実装済完成品
JP2004158545A (ja) * 2002-11-05 2004-06-03 Denso Corp 多層基板及びその製造方法

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2777747B2 (ja) * 1990-11-26 1998-07-23 東亞合成株式会社 電磁波シールド層を有するプリント抵抗器内蔵多層プリント回路板
JPH09283925A (ja) 1996-04-16 1997-10-31 Toppan Printing Co Ltd 半導体装置及びその製造方法
US7149095B2 (en) * 1996-12-13 2006-12-12 Tessera, Inc. Stacked microelectronic assemblies
US6225688B1 (en) * 1997-12-11 2001-05-01 Tessera, Inc. Stacked microelectronic assembly and method therefor
US6441476B1 (en) * 2000-10-18 2002-08-27 Seiko Epson Corporation Flexible tape carrier with external terminals formed on interposers
JP3721893B2 (ja) * 1999-10-20 2005-11-30 セイコーエプソン株式会社 半導体装置、ならびに電子機器
JP2001217388A (ja) * 2000-02-01 2001-08-10 Sony Corp 電子装置およびその製造方法
JP3729092B2 (ja) * 2001-06-19 2005-12-21 ソニー株式会社 導電性接合材、多層型プリント配線基板及び多層型プリント配線基板の製造方法
TW550997B (en) * 2001-10-18 2003-09-01 Matsushita Electric Ind Co Ltd Module with built-in components and the manufacturing method thereof
JP4135390B2 (ja) 2002-04-19 2008-08-20 カシオ計算機株式会社 半導体装置およびその製造方法
US7071547B2 (en) * 2002-09-11 2006-07-04 Tessera, Inc. Assemblies having stacked semiconductor chips and methods of making same
JP4285339B2 (ja) * 2004-06-15 2009-06-24 パナソニック株式会社 回路モジュールおよび回路モジュールの製造方法

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS54158669A (en) * 1978-06-05 1979-12-14 Matsushita Electric Ind Co Ltd Printed circuit board
JP2000227952A (ja) * 1999-02-05 2000-08-15 Matsushita Electric Ind Co Ltd 非接触ｉｃカードの製造方法
JP2002261421A (ja) * 2001-03-06 2002-09-13 Matsushita Electric Ind Co Ltd 電子部品実装済部品の製造方法、電子部品実装済完成品の製造方法、及び半導体部品実装済完成品
JP2004158545A (ja) * 2002-11-05 2004-06-03 Denso Corp 多層基板及びその製造方法

Also Published As

Publication number Publication date
US20060124347A1 (en) 2006-06-15
US7718900B2 (en) 2010-05-18
JP2006196865A (ja) 2006-07-27

Similar Documents

Publication Publication Date Title
JP4602208B2 (ja) 電子部品実装構造体及びその製造方法
US7161242B2 (en) Semiconductor device, semiconductor device substrate, and manufacturing method thereof that can increase reliability in mounting a semiconductor element
US6486544B1 (en) Semiconductor device and method manufacturing the same, circuit board, and electronic instrument
US7435680B2 (en) Method of manufacturing a circuit substrate and method of manufacturing an electronic parts packaging structure
JP5882390B2 (ja) チップ／基板アセンブリを形成する方法
KR101143837B1 (ko) 전자 소자를 내장하는 회로기판 및 회로기판의 제조 방법
US20070035021A1 (en) Printed circuit board and electronic apparatus including printed circuit board
JP2003522401A (ja) 積層型集積回路パッケージ
KR20080056016A (ko) 프린트 배선 기판 및 프린트 배선 기판의 제조 방법
TW200537678A (en) Electronic parts packaging structure and method of manufacturing the same
US7678612B2 (en) Method of manufacturing semiconductor device
JP2001298115A (ja) 半導体装置及びその製造方法、回路基板並びに電子機器
US20120133056A1 (en) Semiconductor device, electronic apparatus and semiconductor device fabricating method
KR20110128227A (ko) 다층 프린트 기판 및 그 제조 방법
KR101701380B1 (ko) 소자 내장형 연성회로기판 및 이의 제조방법
KR100442911B1 (ko) 수지로 캡슐화된 ｂｇａ형 반도체 장치 및 그의 제조방법
JP2006049762A (ja) 部品内蔵基板及び部品内蔵基板の製造方法
US20070230146A1 (en) Printed-wiring board with built-in component, manufacturing method of printed-wiring board with built-in component, and electronic device
JP3841135B2 (ja) 半導体装置、回路基板及び電子機器
JP2001237364A (ja) 回路装置および実装基板
JP3912888B2 (ja) パッケージ型半導体装置
JP2002343923A (ja) 半導体モジュール及びその製造方法
KR20050073678A (ko) 비지에이 타입 패키지의 제조방법
JP2002280713A (ja) 電子部品内蔵型回路基板及びその製造方法
JP2000174440A (ja) 多層回路基板及びその製造方法

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20080414

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20100408

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20100427

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20100609

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20100706

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20100830

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20100928

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20100929

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20131008

Year of fee payment: 3

R150 Certificate of patent or registration of utility model

Ref document number: 4602208

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

Free format text: JAPANESE INTERMEDIATE CODE: R150