JP2002280713A - 電子部品内蔵型回路基板及びその製造方法 - Google Patents
電子部品内蔵型回路基板及びその製造方法Info
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- H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
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- H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
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- H01L2224/73201—Location after the connecting process on the same surface
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- Production Of Multi-Layered Print Wiring Board (AREA)
- Printing Elements For Providing Electric Connections Between Printed Circuits (AREA)
Abstract
(57)【要約】
【課題】 外部との接続を行うビアの数を増やすことな
く回路設計が容易になる電子部品内蔵型回路基板を得る
こと。 【解決手段】 本発明の電子部品内蔵型回路基板１０
は、配線回路が形成されている電気導体層Ｌ２に、能動
面に複数のバンプ３が配設されている少なくとも２個の
ＩＣチップ１を実装して、それらＩＣチップ１上に絶縁
層Ｉ１を形成し、更にその絶縁層Ｉ１の表面に電気導体
層Ｌ１を形成してなる電子部品内蔵型回路基板におい
て、複数のＩＣチップ１の内の或るものは、導体層Ｌ１
にその能動面を対面させてバンプ３を接続した状態で導
体層Ｌ２上に実装されており、他方のＩＣチップ１は電
気導体層Ｌ２にその能動面を対面させ、そのバンプ３を
接続した状態で実装されて構成されていることを特徴と
する。
く回路設計が容易になる電子部品内蔵型回路基板を得る
こと。 【解決手段】 本発明の電子部品内蔵型回路基板１０
は、配線回路が形成されている電気導体層Ｌ２に、能動
面に複数のバンプ３が配設されている少なくとも２個の
ＩＣチップ１を実装して、それらＩＣチップ１上に絶縁
層Ｉ１を形成し、更にその絶縁層Ｉ１の表面に電気導体
層Ｌ１を形成してなる電子部品内蔵型回路基板におい
て、複数のＩＣチップ１の内の或るものは、導体層Ｌ１
にその能動面を対面させてバンプ３を接続した状態で導
体層Ｌ２上に実装されており、他方のＩＣチップ１は電
気導体層Ｌ２にその能動面を対面させ、そのバンプ３を
接続した状態で実装されて構成されていることを特徴と
する。
Description
【０００１】
【発明の属する技術分野】本発明は、例えば、複数の外
部接続電極が形成されている能動面を備えた半導体集積
回路チップなどの電子部品が内部に実装されている電子
部品内蔵型回路基板及びその製造方法に関するものであ
る。
部接続電極が形成されている能動面を備えた半導体集積
回路チップなどの電子部品が内部に実装されている電子
部品内蔵型回路基板及びその製造方法に関するものであ
る。
【０００２】
【従来の技術】先ず、従来技術の回路基板の構造を説明
する。
する。
【０００３】電子機器の小型化、軽量化に伴い、回路基
板の高密度化や実装部品の小型化に対する要求が厳しく
なっている。回路基板においては、配線ルールの縮小に
より回路基板表面と平行な方向について高密度化が図ら
れている。更に、ビルドアツプ工法を採用して配線を積
層させ、任意の層間にビアを形成することにより、回路
基板表面に垂直な方向における高密度化も可能となっ
た。
板の高密度化や実装部品の小型化に対する要求が厳しく
なっている。回路基板においては、配線ルールの縮小に
より回路基板表面と平行な方向について高密度化が図ら
れている。更に、ビルドアツプ工法を採用して配線を積
層させ、任意の層間にビアを形成することにより、回路
基板表面に垂直な方向における高密度化も可能となっ
た。
【０００４】その高密度実装化の初期の頃は、半導体装
置として、ＩＣチップ（半導体集積回路チップ、ベアチ
ップ、或いは半導体素子、以下、「ＩＣチップ」と記
す）をパッケージで封止したものをマザー基板に実装す
る構造のものと、近年、ＩＣチップそのものをマザー基
板またはインターポーザに直接実装する構造のものとが
ある。
置として、ＩＣチップ（半導体集積回路チップ、ベアチ
ップ、或いは半導体素子、以下、「ＩＣチップ」と記
す）をパッケージで封止したものをマザー基板に実装す
る構造のものと、近年、ＩＣチップそのものをマザー基
板またはインターポーザに直接実装する構造のものとが
ある。
【０００５】前者の半導体パッケージとしては、従来、
パッケージの外周に多ピン化されたリードを有するＳＯ
Ｐ（Ｓｍａｌｌ Ｏｕｔｌｉｎｅ Ｐａｃｋａｇｅ）や
ＱＦＰ（Ｑｕａｄ Ｆｌａｔ Ｐａｃｋｅａｇｅ）など
の表面実装形式のデバイス（ＳＭＤ；Ｓｕｒｆａｃｅ
Ｍｏｕｎｔ Ｄｅｖｉｃｅ）が用いられることが多かっ
た。
パッケージの外周に多ピン化されたリードを有するＳＯ
Ｐ（Ｓｍａｌｌ Ｏｕｔｌｉｎｅ Ｐａｃｋａｇｅ）や
ＱＦＰ（Ｑｕａｄ Ｆｌａｔ Ｐａｃｋｅａｇｅ）など
の表面実装形式のデバイス（ＳＭＤ；Ｓｕｒｆａｃｅ
Ｍｏｕｎｔ Ｄｅｖｉｃｅ）が用いられることが多かっ
た。
【０００６】このような半導体パッケージの実装構造を
更に小型化するため、ＩＣチップをベアで用いられるよ
うになり、図３に示したように、ＩＣチップ１を、その
複数の接続電極である電極パッド２が形成されている能
動面を上向きにしてマザー基板１００上に銀ペースト１
１０で固定し、電極パッド２とマザー基板１００側に形
成されているパッド１０１とをワイヤーボンディング装
置により金ワイヤー１０２で接続し、その全体を覆うよ
うに封止樹脂１０３を印刷、デスペンサーなどによって
封止して実装する構造が用いられた。
更に小型化するため、ＩＣチップをベアで用いられるよ
うになり、図３に示したように、ＩＣチップ１を、その
複数の接続電極である電極パッド２が形成されている能
動面を上向きにしてマザー基板１００上に銀ペースト１
１０で固定し、電極パッド２とマザー基板１００側に形
成されているパッド１０１とをワイヤーボンディング装
置により金ワイヤー１０２で接続し、その全体を覆うよ
うに封止樹脂１０３を印刷、デスペンサーなどによって
封止して実装する構造が用いられた。
【０００７】この表面実装構造の利点は、金ワイヤー１
０２で接続することから、ＩＣチップ１の電極パッド２
のピッチの制限の影響を受け難いことや、実績が多いこ
とから信頼性に問題がないこと、安価なことなど利点は
多いが、欠点としては、金ワイヤ１０２を低ループで形
成することが比較的難しいことから、実装後の高さが他
の実装構造に比較して高くなってしまうことことであ
る。また、ＩＣチップ１の電極パッド２をＩＣチップ１
外に形成されているマザー基板１００側のパッド１０１
に接続する必要があることから実装に要する面積が他の
実装構造に比較して広くなってしまうなどの欠点があ
る。
０２で接続することから、ＩＣチップ１の電極パッド２
のピッチの制限の影響を受け難いことや、実績が多いこ
とから信頼性に問題がないこと、安価なことなど利点は
多いが、欠点としては、金ワイヤ１０２を低ループで形
成することが比較的難しいことから、実装後の高さが他
の実装構造に比較して高くなってしまうことことであ
る。また、ＩＣチップ１の電極パッド２をＩＣチップ１
外に形成されているマザー基板１００側のパッド１０１
に接続する必要があることから実装に要する面積が他の
実装構造に比較して広くなってしまうなどの欠点があ
る。
【０００８】そこで近年、半導体パッケージの実装構造
を更に小型化するため、図４に示したように、ＩＣチッ
プ１を、その複数の電極パッド２にバンプ３が形成され
ている能動面を下向きに、所謂フェイスダウンの状態に
してマザー基板１００或いはインターポーザの表面に向
けてフリップチップボンドし、バンプ３をマザー基板１
００のパッド１０１にリードを用いずに直接実装し、チ
ップサイズパッケージ（ＣＳＰ）化を図っている。
を更に小型化するため、図４に示したように、ＩＣチッ
プ１を、その複数の電極パッド２にバンプ３が形成され
ている能動面を下向きに、所謂フェイスダウンの状態に
してマザー基板１００或いはインターポーザの表面に向
けてフリップチップボンドし、バンプ３をマザー基板１
００のパッド１０１にリードを用いずに直接実装し、チ
ップサイズパッケージ（ＣＳＰ）化を図っている。
【０００９】前記のフリップチップボンドによれば、Ｉ
Ｃチップの実装が可能な領域は基板表面の一面だけであ
り、実装密度は基板サイズの制限を受けるため、実装密
度を更に飛躍的に向上させることは困難である。そこ
で、ＩＣチップを多層基板の内部に実装して実装密度を
上げ、電子機器を小型化する実装構造が提案されるよう
になって来ている。
Ｃチップの実装が可能な領域は基板表面の一面だけであ
り、実装密度は基板サイズの制限を受けるため、実装密
度を更に飛躍的に向上させることは困難である。そこ
で、ＩＣチップを多層基板の内部に実装して実装密度を
上げ、電子機器を小型化する実装構造が提案されるよう
になって来ている。
【００１０】その一例を図５に示した。この図５に示し
た先願発明の多層実装構造の回路基板は、本出願人が平
成１１年９月１日に出願した特願平１１−２４８０２４
「電子回路内蔵プリント配線板およびその製造方法」に
記載の発明の一実施形態の多層実装構造のものであっ
て、それを略線的断面図で示したものであって、電気導
体層（以下、単に「導体層」と略記する）が８層構造の
回路基板２０を示した。
た先願発明の多層実装構造の回路基板は、本出願人が平
成１１年９月１日に出願した特願平１１−２４８０２４
「電子回路内蔵プリント配線板およびその製造方法」に
記載の発明の一実施形態の多層実装構造のものであっ
て、それを略線的断面図で示したものであって、電気導
体層（以下、単に「導体層」と略記する）が８層構造の
回路基板２０を示した。
【００１１】即ち、回路パターンが形成された導体層Ｌ
１〜Ｌ８の８導体層を備え、各導体層間が電気絶縁樹脂
を印刷などの手段で形成した電気絶縁層（以下、単に
「導体層」と略記する）Ｉ１〜Ｉ７で硬くて曲がらない
基板構造に仕上げられている。各絶縁層Ｉ２〜Ｉ７の材
質は、ガラス布に、例えば、エポキシ系樹脂のような熱
硬化性樹脂を含浸させたものであり、絶縁層Ｉ１はエポ
キシ系樹脂のような熱硬化性樹脂にフィラーを多く混合
して硬化時の応力緩和を図れるようになされている。導
体層Ｌ１は導体層Ｌ２の上方に樹脂付き銅箔を積層する
かメッキ処理により形成される。
１〜Ｌ８の８導体層を備え、各導体層間が電気絶縁樹脂
を印刷などの手段で形成した電気絶縁層（以下、単に
「導体層」と略記する）Ｉ１〜Ｉ７で硬くて曲がらない
基板構造に仕上げられている。各絶縁層Ｉ２〜Ｉ７の材
質は、ガラス布に、例えば、エポキシ系樹脂のような熱
硬化性樹脂を含浸させたものであり、絶縁層Ｉ１はエポ
キシ系樹脂のような熱硬化性樹脂にフィラーを多く混合
して硬化時の応力緩和を図れるようになされている。導
体層Ｌ１は導体層Ｌ２の上方に樹脂付き銅箔を積層する
かメッキ処理により形成される。
【００１２】電気的構造は、導体層Ｌ２に複数の電極パ
ッド或いはランド（以下、「パッド」と記す）２１や配
線回路が、例えば、フォトレジスト法によりレジスト被
膜Ｒをマスクとして形成されている。これらは銅箔をエ
ッチングまたはメッキ処理によって形成されている。そ
して一部のパッド２１に、必要性に応じて不図示の異方
性導電膜（ＡＣＦ）を介してＩＣチップ１がフェイスダ
ウン状態で機械的、電気的に接続されている。
ッド或いはランド（以下、「パッド」と記す）２１や配
線回路が、例えば、フォトレジスト法によりレジスト被
膜Ｒをマスクとして形成されている。これらは銅箔をエ
ッチングまたはメッキ処理によって形成されている。そ
して一部のパッド２１に、必要性に応じて不図示の異方
性導電膜（ＡＣＦ）を介してＩＣチップ１がフェイスダ
ウン状態で機械的、電気的に接続されている。
【００１３】また、導体層Ｌ２に形成されている他のパ
ッド２１はビアＨ１を介して導体層Ｌ１と接続されてい
る。同様に導体層Ｌ２と導体層Ｌ３とはビアＨ２で接続
されており、導体層Ｌ３、Ｌ４、Ｌ５、Ｌ６はビアＨ３
で、導体層Ｌ６と導体層Ｌ７とはビアＨ４で、導体層Ｌ
７と導体層Ｌ８とはビアＨ５で接続されている。
ッド２１はビアＨ１を介して導体層Ｌ１と接続されてい
る。同様に導体層Ｌ２と導体層Ｌ３とはビアＨ２で接続
されており、導体層Ｌ３、Ｌ４、Ｌ５、Ｌ６はビアＨ３
で、導体層Ｌ６と導体層Ｌ７とはビアＨ４で、導体層Ｌ
７と導体層Ｌ８とはビアＨ５で接続されている。
【００１４】このようにビアはそれぞれの絶縁層を貫通
して必要な導体層間を電気的に接続するために設けられ
ている。ビアはレーザ加工、ショットブラスト法による
加工などで孔開け加工が施され、そしてそれらビアによ
る導体層間の導通方法としては、銅メッキが主である
が、銀、銅−銀、半田などの導電性ペーストを印刷など
の手法により埋め込みまたは焼結して導通を取ってい
る。
して必要な導体層間を電気的に接続するために設けられ
ている。ビアはレーザ加工、ショットブラスト法による
加工などで孔開け加工が施され、そしてそれらビアによ
る導体層間の導通方法としては、銅メッキが主である
が、銀、銅−銀、半田などの導電性ペーストを印刷など
の手法により埋め込みまたは焼結して導通を取ってい
る。
【００１５】なお、それぞれの導体層Ｌ１〜Ｌ８には所
要の回路パターンが形成されており、そしてそれらの回
路パターンにチップ形状の所要の電子部品が必要に応じ
て接続されているものであるが、ここでは説明の簡単に
するため省略した。
要の回路パターンが形成されており、そしてそれらの回
路パターンにチップ形状の所要の電子部品が必要に応じ
て接続されているものであるが、ここでは説明の簡単に
するため省略した。
【００１６】前記の多層実装構造はＩＣチップ１がフェ
イスダウン状態で内部に組み込んだ回路基板２０である
が、図６に示した回路基板３０のように、ＩＣチップ１
をフェイスアップ状態で内部にフリップチップボンドし
て組み込んだ構造で構成することもできる。基板３１と
しては、平坦性が求められることから、金属板、セラミ
ックス板、またはシリコンウェーハなどが用いられる。
但し、現状では、実際の商品に応用されているものは、
少ない。
イスダウン状態で内部に組み込んだ回路基板２０である
が、図６に示した回路基板３０のように、ＩＣチップ１
をフェイスアップ状態で内部にフリップチップボンドし
て組み込んだ構造で構成することもできる。基板３１と
しては、平坦性が求められることから、金属板、セラミ
ックス板、またはシリコンウェーハなどが用いられる。
但し、現状では、実際の商品に応用されているものは、
少ない。
【００１７】図示の例の実装構造では、前記のような材
質の基板３１の表面に、スパッターなどの半導体プロセ
スで使用される手段で配線パターンが形成された導体層
Ｌ３上に複数のＩＣチップ１をフェイスアップ状態でフ
リップチップボンドで実装し、その後、絶縁樹脂を塗布
して絶縁層Ｉ２を形成し、その絶縁層Ｉ２の表面に前記
と同様に配線パターンが形成された導体層Ｌ２を形成
し、その導体層Ｌ２の表面に複数のＩＣチップ１をフェ
イスアップ状態でフリップチップボンドで実装し、その
後、絶縁樹脂を塗布して絶縁層Ｉ１を形成し、そしてそ
の絶縁層Ｉ１の表面に前記と同様に配線パターンが形成
された導体層Ｌ１を形成した構造のもである。
質の基板３１の表面に、スパッターなどの半導体プロセ
スで使用される手段で配線パターンが形成された導体層
Ｌ３上に複数のＩＣチップ１をフェイスアップ状態でフ
リップチップボンドで実装し、その後、絶縁樹脂を塗布
して絶縁層Ｉ２を形成し、その絶縁層Ｉ２の表面に前記
と同様に配線パターンが形成された導体層Ｌ２を形成
し、その導体層Ｌ２の表面に複数のＩＣチップ１をフェ
イスアップ状態でフリップチップボンドで実装し、その
後、絶縁樹脂を塗布して絶縁層Ｉ１を形成し、そしてそ
の絶縁層Ｉ１の表面に前記と同様に配線パターンが形成
された導体層Ｌ１を形成した構造のもである。
【００１８】このような実装構造は、まだ実用化されて
いないが、用途としては、同じＩＣチップを多層に積層
することから、メモリーモジュールなどへの使用が考え
られる。
いないが、用途としては、同じＩＣチップを多層に積層
することから、メモリーモジュールなどへの使用が考え
られる。
【００１９】
【発明が解決しようとする課題】しかしながら、これま
で提案されているＩＣチップ内蔵型回路基板において
は、回路設計時に、前記のようにＩＣチップがその能動
面を基板面に面するように実装する（即ち、フェイスダ
ウン）か、フェイスアップで実装するかの選択を行って
配線しなければならなかった。このことは、回路基板を
設計する上で、内蔵させるＩＣチップと外層部との接続
を充分に検討して部品配置を行う必要がある。その結
果、内蔵されたＩＣチップと外層部を接続するためのビ
アの数が増大して内蔵するＩＣチップの数や配線回路の
設計に大きな制約が加わることにもなっている。
で提案されているＩＣチップ内蔵型回路基板において
は、回路設計時に、前記のようにＩＣチップがその能動
面を基板面に面するように実装する（即ち、フェイスダ
ウン）か、フェイスアップで実装するかの選択を行って
配線しなければならなかった。このことは、回路基板を
設計する上で、内蔵させるＩＣチップと外層部との接続
を充分に検討して部品配置を行う必要がある。その結
果、内蔵されたＩＣチップと外層部を接続するためのビ
アの数が増大して内蔵するＩＣチップの数や配線回路の
設計に大きな制約が加わることにもなっている。
【００２０】本発明は前記のような問題点に鑑みてなさ
れたものであって、外部との接続を行うビアの数を増や
すことなく回路設計が容易になる電子部品内蔵型回路基
板を得ることを目的とするものである。
れたものであって、外部との接続を行うビアの数を増や
すことなく回路設計が容易になる電子部品内蔵型回路基
板を得ることを目的とするものである。
【００２１】
【課題を解決するための手段】前記の目的を達成するた
めに、本発明の電子部品内蔵型回路基板は、配線回路が
形成されている基板面に、複数の外部接続電極が配設さ
れている能動面を備えた少なくとも２個の電子部品を実
装して、該電子部品の上に絶縁層を形成し、更に該絶縁
層の表面に電気導体層を形成してなる電子部品内蔵型回
路基板において、前記電子部品の一方のものは、前記配
線回路に前記能動面を対向させて前記外部接続電極が接
続、実装されており、他方のものは前記電気導体層に前
記能動面を対向させて前記外部接続電極が接続、実装さ
れていることを特徴とする。
めに、本発明の電子部品内蔵型回路基板は、配線回路が
形成されている基板面に、複数の外部接続電極が配設さ
れている能動面を備えた少なくとも２個の電子部品を実
装して、該電子部品の上に絶縁層を形成し、更に該絶縁
層の表面に電気導体層を形成してなる電子部品内蔵型回
路基板において、前記電子部品の一方のものは、前記配
線回路に前記能動面を対向させて前記外部接続電極が接
続、実装されており、他方のものは前記電気導体層に前
記能動面を対向させて前記外部接続電極が接続、実装さ
れていることを特徴とする。
【００２２】そして、本発明の電子部品内蔵型回路基板
は、好ましくは、前記絶縁層に前記導体層と前記配線と
の電気的接続を行うビアが形成されていることを特徴と
する。
は、好ましくは、前記絶縁層に前記導体層と前記配線と
の電気的接続を行うビアが形成されていることを特徴と
する。
【００２３】また、本発明の電子部品内蔵型回路基板
は、好ましくは、前記絶縁層に、前記導体層と前記配線
との電気的接続を行うビアと前記導体層と前記外部接続
電極との電気的接続を行うビアとが形成されていること
を特徴とする。
は、好ましくは、前記絶縁層に、前記導体層と前記配線
との電気的接続を行うビアと前記導体層と前記外部接続
電極との電気的接続を行うビアとが形成されていること
を特徴とする。
【００２４】そしてまた、本発明の電子部品内蔵型回路
基板は、前記電子部品として半導体集積回路チップを組
み込み、実装する場合に特に好適な構造となる特徴を備
えている。
基板は、前記電子部品として半導体集積回路チップを組
み込み、実装する場合に特に好適な構造となる特徴を備
えている。
【００２５】更に、本発明の電子部品内蔵型回路基板の
製造方法は、配線回路が形成されている電気導体層が被
覆されている基板面に、複数の外部接続電極が配設され
ている能動面を備えた少なくとも２個の第１及び第２電
子部品を、それらの能動面の向きを互いに逆向きにして
実装されている構造の電子部品内蔵型回路基板を製造す
るに当たり、前記電子部品内蔵型回路基板は、第１の電
気絶縁層と該第１の電気絶縁層の表面に複数の電極パッ
ドを含む配線回路が形成されている第１の電気導体層と
をベース基板とし、前記複数の電極パッドに前記複数の
外部接続電極を接続して前記第１電子部品を固定し、前
記複数の電極パッドが存在しない前記第１の電気導体層
の部分に前記能動面の裏面側を向け、前記複数の外部接
続電極を接続しないで前記第２電子部品を固定する第１
の工程と、固定された前記第１電子部品と前記第２電子
部品にそれらの厚みより少し厚く絶縁樹脂を被着、硬化
させて第２の電気絶縁層を形成する第２の工程と、該第
２の電気絶縁層の表面に第２の電気導体層を被覆する第
３の工程と、前記ベース基板の裏面に所定の厚さの絶縁
樹脂を被着、硬化させて少なくとも一層の第３の電気絶
縁層を形成する第３の工程と、前記第３の電気絶縁層の
表面に第３の電気導体層を形成する第４の工程と、前記
第１の電気導体層の前記複数の電極パッドに接続されて
いる複数の電極パッドと前記第２の電気導体層とを電気
的に接続するビアを形成する第５の工程と、前記第１の
電気絶縁層と第３の電気導体層とを電気的に接続するビ
アを形成する第６の工程と、前記第２の電気導体層と前
記第２電子部品の前記外部接続電極を接続する第７の工
程とを含む工程で製造されることを特徴とする。
製造方法は、配線回路が形成されている電気導体層が被
覆されている基板面に、複数の外部接続電極が配設され
ている能動面を備えた少なくとも２個の第１及び第２電
子部品を、それらの能動面の向きを互いに逆向きにして
実装されている構造の電子部品内蔵型回路基板を製造す
るに当たり、前記電子部品内蔵型回路基板は、第１の電
気絶縁層と該第１の電気絶縁層の表面に複数の電極パッ
ドを含む配線回路が形成されている第１の電気導体層と
をベース基板とし、前記複数の電極パッドに前記複数の
外部接続電極を接続して前記第１電子部品を固定し、前
記複数の電極パッドが存在しない前記第１の電気導体層
の部分に前記能動面の裏面側を向け、前記複数の外部接
続電極を接続しないで前記第２電子部品を固定する第１
の工程と、固定された前記第１電子部品と前記第２電子
部品にそれらの厚みより少し厚く絶縁樹脂を被着、硬化
させて第２の電気絶縁層を形成する第２の工程と、該第
２の電気絶縁層の表面に第２の電気導体層を被覆する第
３の工程と、前記ベース基板の裏面に所定の厚さの絶縁
樹脂を被着、硬化させて少なくとも一層の第３の電気絶
縁層を形成する第３の工程と、前記第３の電気絶縁層の
表面に第３の電気導体層を形成する第４の工程と、前記
第１の電気導体層の前記複数の電極パッドに接続されて
いる複数の電極パッドと前記第２の電気導体層とを電気
的に接続するビアを形成する第５の工程と、前記第１の
電気絶縁層と第３の電気導体層とを電気的に接続するビ
アを形成する第６の工程と、前記第２の電気導体層と前
記第２電子部品の前記外部接続電極を接続する第７の工
程とを含む工程で製造されることを特徴とする。
【００２６】更にまた、前記の電子部品内蔵型回路基板
の製造方法の前記第２の工程における第２の電気絶縁層
の厚みが、固定された前記第１電子部品の厚みより厚
く、前記第２電子部品の前記複数の外部接続電極までの
厚みと同等か、それより少し薄く絶縁樹脂を被着、硬化
させて第２の電気絶縁層を形成し、前記第２の電気導体
層を前記第２の電子部品の前記外部接続電極に直接接続
する工程であることを特徴とする。
の製造方法の前記第２の工程における第２の電気絶縁層
の厚みが、固定された前記第１電子部品の厚みより厚
く、前記第２電子部品の前記複数の外部接続電極までの
厚みと同等か、それより少し薄く絶縁樹脂を被着、硬化
させて第２の電気絶縁層を形成し、前記第２の電気導体
層を前記第２の電子部品の前記外部接続電極に直接接続
する工程であることを特徴とする。
【００２７】以上のように一枚の配線基板に電子部品を
フェイスダウンとフェイスアップで実装する組合せ構造
を採ることにより、回路基板外層側との配線が多い電子
部品はフェイスアップ状態で実装すれば、比較的簡単に
多数の配線を処理することができるばかりではなく、外
層部への接続のためのビア数を増加させる必要がない。
従って、本発明の回路基板を組み込んだ電子機器はより
一層小型化することができる。
フェイスダウンとフェイスアップで実装する組合せ構造
を採ることにより、回路基板外層側との配線が多い電子
部品はフェイスアップ状態で実装すれば、比較的簡単に
多数の配線を処理することができるばかりではなく、外
層部への接続のためのビア数を増加させる必要がない。
従って、本発明の回路基板を組み込んだ電子機器はより
一層小型化することができる。
【００２８】また、フェイスアップで実装する電子部品
には、比較的消費電力の大きい電子部品を電子部品を当
てることができる。
には、比較的消費電力の大きい電子部品を電子部品を当
てることができる。
【００２９】更に、フェイスアップで実装された電子部
品の放熱は、その裏面から接続材、導体層の銅ランド、
ビアを介して内層部へと熱拡散させることができる。
品の放熱は、その裏面から接続材、導体層の銅ランド、
ビアを介して内層部へと熱拡散させることができる。
【００３０】更にまた、本発明の電子部品内蔵型回路基
板の製造方法によれば、半導体装置の製造工程で用いら
れている印刷、成膜、エッチング、ボンディング技術、
実装技術などの既存の技術を組み合わせて用いて高密度
実装された電子部品内蔵型回路基板を極めて容易に製造
することがＤきる。
板の製造方法によれば、半導体装置の製造工程で用いら
れている印刷、成膜、エッチング、ボンディング技術、
実装技術などの既存の技術を組み合わせて用いて高密度
実装された電子部品内蔵型回路基板を極めて容易に製造
することがＤきる。
【００３１】
【発明の実施の形態】以下、図を用いて、本発明の一実
施形態の電子部品内蔵型回路基板を説明する。
施形態の電子部品内蔵型回路基板を説明する。
【００３２】図１は本発明の一実施形態の電子部品内蔵
型回路基板の断面側面図、図２は図１に示した電子部品
内蔵型回路基板に内蔵されている複数のＩＣチップの内
のフェイスアップ状態で実装されているＩＣチップの実
装構造を説明するための電子部品内蔵型回路基板の断面
側面図である。
型回路基板の断面側面図、図２は図１に示した電子部品
内蔵型回路基板に内蔵されている複数のＩＣチップの内
のフェイスアップ状態で実装されているＩＣチップの実
装構造を説明するための電子部品内蔵型回路基板の断面
側面図である。
【００３３】図１において、符号１０は全体として本発
明の電子部品内蔵型回路基板（以下、単に「回路基板」
と略記する）を指す。この回路基板１０には多層構造の
基板に複数のＩＣチップ１Ａ、１Ｂが能動面の向きを異
にして内蔵されているものである。ＩＣチップ１Ａ、１
Ｂは外形がほぼ同一構造のベアチップで、それらの能動
面の複数の電極パッドには半田または金製のバンプ２が
形成されている。
明の電子部品内蔵型回路基板（以下、単に「回路基板」
と略記する）を指す。この回路基板１０には多層構造の
基板に複数のＩＣチップ１Ａ、１Ｂが能動面の向きを異
にして内蔵されているものである。ＩＣチップ１Ａ、１
Ｂは外形がほぼ同一構造のベアチップで、それらの能動
面の複数の電極パッドには半田または金製のバンプ２が
形成されている。
【００３４】ＩＣチップ１Ａは導体層Ｌ２の表面に形成
されている回路パターンのパッド１１に前記のフェイス
ダウン状態で、ＩＣチップ１Ｂは前記のフェイスアップ
状態で実装されている。即ち、ＩＣチップ１Ａはそのバ
ンプ２をパッド１１にフリップチップボンドして実装さ
れており、ＩＣチップ１Ｂはそのバンプ２を上向きにし
たフェイスアップ状態で、その裏面を銀ペースト、異方
性導電膜（ＡＣＦ）などの接続材１２を介してパッド１
１に固定して実装されている。
されている回路パターンのパッド１１に前記のフェイス
ダウン状態で、ＩＣチップ１Ｂは前記のフェイスアップ
状態で実装されている。即ち、ＩＣチップ１Ａはそのバ
ンプ２をパッド１１にフリップチップボンドして実装さ
れており、ＩＣチップ１Ｂはそのバンプ２を上向きにし
たフェイスアップ状態で、その裏面を銀ペースト、異方
性導電膜（ＡＣＦ）などの接続材１２を介してパッド１
１に固定して実装されている。
【００３５】また、この回路基板１０も、図５に示した
回路基板２００と同様に、導体層が８層構造の基板で示
した。即ち、回路パターンが形成された導体層Ｌ１〜Ｌ
８の８導体層を備え、各導体層間が絶縁樹脂を印刷など
の手段で形成した絶縁層Ｉ１〜Ｉ７で硬くて曲がらない
基板構造に仕上げられている。各絶縁層Ｉ２〜Ｉ７の材
質は、ガラス布に、例えば、エポキシ系樹脂のような熱
硬化性樹脂を含浸させたものであり、絶縁層Ｉ１はエポ
キシ系樹脂のような熱硬化性樹脂にフィラーを多く混合
して硬化時の応力緩和を図れるようにしておくとよい。
導体層Ｌ１は導体層Ｌ２の上方に樹脂付き銅箔を積層す
るかメッキ処理により形成される。
回路基板２００と同様に、導体層が８層構造の基板で示
した。即ち、回路パターンが形成された導体層Ｌ１〜Ｌ
８の８導体層を備え、各導体層間が絶縁樹脂を印刷など
の手段で形成した絶縁層Ｉ１〜Ｉ７で硬くて曲がらない
基板構造に仕上げられている。各絶縁層Ｉ２〜Ｉ７の材
質は、ガラス布に、例えば、エポキシ系樹脂のような熱
硬化性樹脂を含浸させたものであり、絶縁層Ｉ１はエポ
キシ系樹脂のような熱硬化性樹脂にフィラーを多く混合
して硬化時の応力緩和を図れるようにしておくとよい。
導体層Ｌ１は導体層Ｌ２の上方に樹脂付き銅箔を積層す
るかメッキ処理により形成される。
【００３６】電気的構造は、導体層Ｌ２に複数のパッド
１１や配線回路が形成されている。これらは銅箔をエッ
チングまたはメッキ処理によって形成されている。そし
て一部のパッド１１にバンプ２が位置するようにＩＣチ
ップ１Ａがフェイスダウン状態でフリップチップボンド
されており、ＩＣチップ１Ｂは接続材１２を介して導体
層Ｌ２にフェイスアップ状態で電気的、機械的に接続さ
れている。
１１や配線回路が形成されている。これらは銅箔をエッ
チングまたはメッキ処理によって形成されている。そし
て一部のパッド１１にバンプ２が位置するようにＩＣチ
ップ１Ａがフェイスダウン状態でフリップチップボンド
されており、ＩＣチップ１Ｂは接続材１２を介して導体
層Ｌ２にフェイスアップ状態で電気的、機械的に接続さ
れている。
【００３７】また、導体層Ｌ２に形成されている他のパ
ッド１１はビアＨ１ａを介して導体層Ｌ１と接続されて
おり、また、ＩＣチップ１Ｂの複数のバンプ２はビアＨ
１ｂを介して導体層Ｌ１に接続されている。
ッド１１はビアＨ１ａを介して導体層Ｌ１と接続されて
おり、また、ＩＣチップ１Ｂの複数のバンプ２はビアＨ
１ｂを介して導体層Ｌ１に接続されている。
【００３８】同様に導体層Ｌ２と導体層Ｌ３とはビアＨ
２で接続されており、導体層Ｌ３、Ｌ４、Ｌ５、Ｌ６は
ビアＨ３で、導体層Ｌ６は導体層Ｌ７にビアＨ４で、導
体層Ｌ７は導体層Ｌ８はビアＨ５で接続されている。
２で接続されており、導体層Ｌ３、Ｌ４、Ｌ５、Ｌ６は
ビアＨ３で、導体層Ｌ６は導体層Ｌ７にビアＨ４で、導
体層Ｌ７は導体層Ｌ８はビアＨ５で接続されている。
【００３９】従って、各導体層上に実装されている各電
子部品間はビアＨ２、Ｈ３、Ｈ４を通じて接続され、そ
れぞれ電子回路の構成要素となる。また、外部の電子回
路へはビアＨ１ａ、Ｈ１ｂ、Ｈ５を介して接続すること
ができる。
子部品間はビアＨ２、Ｈ３、Ｈ４を通じて接続され、そ
れぞれ電子回路の構成要素となる。また、外部の電子回
路へはビアＨ１ａ、Ｈ１ｂ、Ｈ５を介して接続すること
ができる。
【００４０】前記接続材１２はＩＣチップ１Ｂの固定と
放熱の機能を果たす。接続材１２は一般的には導電性で
あって、熱または紫外線によって硬化する樹脂に金属系
フィラーを混入させたものである。
放熱の機能を果たす。接続材１２は一般的には導電性で
あって、熱または紫外線によって硬化する樹脂に金属系
フィラーを混入させたものである。
【００４１】ＩＣチップ１Ｂの放熱は、そのＩＣチップ
１Ｂの裏面から接続材１２を介して、導体層ｌ２、Ｌ３
間のビアＨ２から導体層Ｌ３〜Ｌ６に形成されたビアＨ
３を通して内層部または導体層Ｌ８側に放熱される。
１Ｂの裏面から接続材１２を介して、導体層ｌ２、Ｌ３
間のビアＨ２から導体層Ｌ３〜Ｌ６に形成されたビアＨ
３を通して内層部または導体層Ｌ８側に放熱される。
【００４２】前記のようにビアによる導体層間の導通方
法は前記の手段と同様であるので、その説明は省略す
る。また、それぞれの導体層Ｌ１〜Ｌ８には所要の回路
パターンが形成されており、そしてそれらの回路パター
ンにチップ形状の所要の電子部品が必要に応じて接続さ
れているものであるが、その説明も省略する。
法は前記の手段と同様であるので、その説明は省略す
る。また、それぞれの導体層Ｌ１〜Ｌ８には所要の回路
パターンが形成されており、そしてそれらの回路パター
ンにチップ形状の所要の電子部品が必要に応じて接続さ
れているものであるが、その説明も省略する。
【００４３】次に、本発明の回路基板１０の製造方法を
工程順に説明する。
工程順に説明する。
【００４４】１）先ず、絶縁層Ｉ２とその表面に形成さ
れている導体層Ｌ２とをベース基板として、その導体層
Ｌ２の表面に、例えば、フォトレジスト法によりレジス
ト被膜Ｒを形成し、ＩＣチップ１Ａの外部接続電極を固
定する電極パッドを形成すると共に、印刷にてＩＣチッ
プ１Ｂの固定用の接続材１２である銀ペーストを塗布す
る。
れている導体層Ｌ２とをベース基板として、その導体層
Ｌ２の表面に、例えば、フォトレジスト法によりレジス
ト被膜Ｒを形成し、ＩＣチップ１Ａの外部接続電極を固
定する電極パッドを形成すると共に、印刷にてＩＣチッ
プ１Ｂの固定用の接続材１２である銀ペーストを塗布す
る。
【００４５】２）次に、ＩＣチップ１Ｂの中心またはＩ
Ｃチップ１Ｂのアライメントマークを画像認識などで認
識して、接続材１２を介してＩＣチップ１Ｂをフェイス
アップ状態で導体層Ｌ２にボンディングする。
Ｃチップ１Ｂのアライメントマークを画像認識などで認
識して、接続材１２を介してＩＣチップ１Ｂをフェイス
アップ状態で導体層Ｌ２にボンディングする。
【００４６】３）次に、接続材１２を硬化する。
【００４７】４）次に、導体層Ｌ２の他の予め決められ
た位置に導電性接着剤を塗布するか異方性導電膜（ＡＣ
Ｆ）を貼る。
た位置に導電性接着剤を塗布するか異方性導電膜（ＡＣ
Ｆ）を貼る。
【００４８】５）次に、ＩＣチップ１Ａをボンディング
装置により仮固定の後、本圧着する。
装置により仮固定の後、本圧着する。
【００４９】６）次に、実装された両ＩＣチップ１Ａ、
１ＢにそれらＩＣチップ１Ａ、１Ｂの厚みより少し厚く
絶縁樹脂を印刷し、硬化させて絶縁層Ｉ１を形成する。
１ＢにそれらＩＣチップ１Ａ、１Ｂの厚みより少し厚く
絶縁樹脂を印刷し、硬化させて絶縁層Ｉ１を形成する。
【００５０】７）次に、絶縁層Ｉ１の表面に導体層Ｌ１
を形成する。この場合、樹脂付き銅箔を積層するか、銅
箔をプリプレグを挟んで積層するなどの積層プレス方法
とメッキ処理による方法が用いられる。 ８）次に、導体層Ｌ１のビアＨ１ａ、Ｈ１ｂを開ける部
分の銅箔をエッチングし、除去する。
を形成する。この場合、樹脂付き銅箔を積層するか、銅
箔をプリプレグを挟んで積層するなどの積層プレス方法
とメッキ処理による方法が用いられる。 ８）次に、導体層Ｌ１のビアＨ１ａ、Ｈ１ｂを開ける部
分の銅箔をエッチングし、除去する。
【００５１】９）次に、銅箔が除去された部分にレーザ
装置を用いてビアＨ１ａ、Ｈ１ｂを加工する。レーザと
しては、炭酸ガスレーザまたはエキシマレーザを用い、
導体層Ｌ１を基準面としてビアＨ１ａ、Ｈ１ｂの底まで
の距離（深さ）及び径が異なるので出力、加工方法の条
件を調整して加工を行う。 １０）レーザ加工部分の樹脂残りを除去する（約１μｍ
程度）。 １１）ビアＨ１ａ、Ｈ１ｂにメッキ又は導電性ペースト
を埋めて、導電性をもたせる。 １２）次に、ビアＨ１ａ、Ｈ１ｂが開けられた導体層Ｌ
１の表面に配線回路パターンを形成する。
装置を用いてビアＨ１ａ、Ｈ１ｂを加工する。レーザと
しては、炭酸ガスレーザまたはエキシマレーザを用い、
導体層Ｌ１を基準面としてビアＨ１ａ、Ｈ１ｂの底まで
の距離（深さ）及び径が異なるので出力、加工方法の条
件を調整して加工を行う。 １０）レーザ加工部分の樹脂残りを除去する（約１μｍ
程度）。 １１）ビアＨ１ａ、Ｈ１ｂにメッキ又は導電性ペースト
を埋めて、導電性をもたせる。 １２）次に、ビアＨ１ａ、Ｈ１ｂが開けられた導体層Ｌ
１の表面に配線回路パターンを形成する。
【００５２】回路基板１０における他の絶縁層Ｉ３〜Ｉ
７、導体層Ｌ３〜Ｌ８、ビアＨ２〜Ｈ５の形成方法は、
図５に示した従来技術の回路基板２００の場合と同様で
あるので、それらの説明は省略する。
７、導体層Ｌ３〜Ｌ８、ビアＨ２〜Ｈ５の形成方法は、
図５に示した従来技術の回路基板２００の場合と同様で
あるので、それらの説明は省略する。
【００５３】図２には、前記フェイスアップ状態で実装
したＩＣチップ１Ｂの他の実装構造を示した。このＩＣ
チップ１Ｂの実装構造は、図１に示したＩＣチップ１Ｂ
の絶縁層Ｉ１の硬化後で導体層Ｌ２に実装されたＩＣチ
ップ１Ｂのバンプ２が露出するところまで平坦化処理
（研磨）を行い、その後、ビアＨ１ａの加工を行い、メ
ッキ処理によってバンプ２との接続計る。
したＩＣチップ１Ｂの他の実装構造を示した。このＩＣ
チップ１Ｂの実装構造は、図１に示したＩＣチップ１Ｂ
の絶縁層Ｉ１の硬化後で導体層Ｌ２に実装されたＩＣチ
ップ１Ｂのバンプ２が露出するところまで平坦化処理
（研磨）を行い、その後、ビアＨ１ａの加工を行い、メ
ッキ処理によってバンプ２との接続計る。
【００５４】このような実装構造を採ることにより、図
１に示したビアＨｉａ、Ｈ１ｂの深さ及び形状を考慮し
た加工を行う必要がない。
１に示したビアＨｉａ、Ｈ１ｂの深さ及び形状を考慮し
た加工を行う必要がない。
【００５５】以上のように一枚の多層配線基板内に複数
のＩＣチップをフェイスダウンとフェイスアップで実装
する組合せ構造を採ることにより、回路基板外層側との
配線が多いＩＣチップはフェイスアップ状態で実装すれ
ば、比較的簡単に多数の配線を処理することができるば
かりではなく、外層部への接続のためのビア数を増加さ
せる必要がない。従って、本発明の回路基板を組み込ん
だ電子機器はより一層小型化することができる。
のＩＣチップをフェイスダウンとフェイスアップで実装
する組合せ構造を採ることにより、回路基板外層側との
配線が多いＩＣチップはフェイスアップ状態で実装すれ
ば、比較的簡単に多数の配線を処理することができるば
かりではなく、外層部への接続のためのビア数を増加さ
せる必要がない。従って、本発明の回路基板を組み込ん
だ電子機器はより一層小型化することができる。
【００５６】また、フェイスアップで実装するＩＣチッ
プには、比較的消費電力の大きいＩＣチップ、例えば、
中央演算素子（ＣＰＵ）を実装することができる。
プには、比較的消費電力の大きいＩＣチップ、例えば、
中央演算素子（ＣＰＵ）を実装することができる。
【００５７】更に、フェイスアップで実装されたＩＣチ
ップの放熱は、その裏面から接続材、導体層の銅ラン
ド、ビアを介して内層部へと熱拡散させることができ
る。
ップの放熱は、その裏面から接続材、導体層の銅ラン
ド、ビアを介して内層部へと熱拡散させることができ
る。
【００５８】
【発明の効果】以上説明したように、本発明の電子部品
内蔵型回路基板によれば、ＩＣチップのような電子部品
の実装密度を一層上げることができ、その回路基板が組
み込まれる電子機器をより一層小型化、薄型化すること
が可能となる。など、数々の優れた効果が得られる。
内蔵型回路基板によれば、ＩＣチップのような電子部品
の実装密度を一層上げることができ、その回路基板が組
み込まれる電子機器をより一層小型化、薄型化すること
が可能となる。など、数々の優れた効果が得られる。
【図１】 本発明の一実施形態の電子部品内蔵型回路基
板の断面側面図である。
板の断面側面図である。
【図２】 図１に示した電子部品内蔵型回路基板に内蔵
されている複数のＩＣチップの内のフェイスアップ状態
で実装されているＩＣチップの実装構造を説明するため
の電子部品内蔵型回路基板の断面側面図である。
されている複数のＩＣチップの内のフェイスアップ状態
で実装されているＩＣチップの実装構造を説明するため
の電子部品内蔵型回路基板の断面側面図である。
【図３】 従来技術のベア型ＩＣチップのマザー基板へ
の実装構造を示す断面側面図である。
の実装構造を示す断面側面図である。
【図４】 従来技術のベア型ＩＣチップをマザー基板へ
フリップチップボンドで実装構造を示す断面側面図であ
る。
フリップチップボンドで実装構造を示す断面側面図であ
る。
【図５】 従来技術のベアのＩＣチップをマザー基板へ
フェイスダウン状態で実装した実装構造を示す断面側面
図である。
フェイスダウン状態で実装した実装構造を示す断面側面
図である。
【図６】 ＩＣチップをフェイスアップ状態で内部にフ
リップチップボンドして組み込んだ実装構造の断面側面
図である。
リップチップボンドして組み込んだ実装構造の断面側面
図である。
１…ＩＣチップ、２…電極パッド、３…バンプ、１０…
本発明の一実施形態の電子部品内蔵型回路基板、Ｌ１，
Ｌ２，Ｌ３，Ｌ４，Ｌ５，Ｌ６，Ｌ７，Ｌ８…電気導体
層、Ｉ１，Ｉ２，Ｉ３，Ｉ４，Ｉ５，Ｉ６，Ｉ７…電気
絶縁層、Ｈ１ａ，Ｈ１ｂ，Ｈ２，Ｈ３，Ｈ４，Ｈ５，Ｈ
６，Ｈ７…ビア、Ｒ…レジスト被膜
本発明の一実施形態の電子部品内蔵型回路基板、Ｌ１，
Ｌ２，Ｌ３，Ｌ４，Ｌ５，Ｌ６，Ｌ７，Ｌ８…電気導体
層、Ｉ１，Ｉ２，Ｉ３，Ｉ４，Ｉ５，Ｉ６，Ｉ７…電気
絶縁層、Ｈ１ａ，Ｈ１ｂ，Ｈ２，Ｈ３，Ｈ４，Ｈ５，Ｈ
６，Ｈ７…ビア、Ｒ…レジスト被膜
Claims (6)
- 【請求項１】 配線回路が形成されている基板面に、複
数の外部接続電極が配設されている能動面を備えた少な
くとも２個の電子部品を実装して、該電子部品の上に絶
縁層を形成し、更に該絶縁層の表面に電気導体層を形成
してなる電子部品内蔵型回路基板において、 前記電子部品の一方のものは、前記配線回路に前記能動
面を対向させて前記外部接続電極が接続、実装されてお
り、他方のものは前記電気導体層に前記能動面を対向さ
せて前記外部接続電極が接続、実装されていることを特
徴とする電子部品内蔵型回路基板。 - 【請求項２】 前記絶縁層に前記電気導体層と前記配線
回路との電気的接続を行うビアが形成されていることを
特徴とする請求項１に記載の電子部品内蔵型回路基板。 - 【請求項３】 前記絶縁層に、前記電気導体層と前記配
線回路との電気的接続を行うビアと前記電気導体層と前
記外部接続電極との電気的接続を行うビアとが形成され
ていることを特徴とする請求項１に記載の電子部品内蔵
型回路基板。 - 【請求項４】 前記電子部品が半導体集積回路チップで
あることを特徴とする請求項１に記載の電子部品内蔵型
回路基板。 - 【請求項５】 配線回路が形成されている電気導体層が
被覆されている基板面に、複数の外部接続電極が配設さ
れている能動面を備えた少なくとも２個の第１及び第２
電子部品を、それらの能動面の向きを互いに逆向きにし
て実装されている構造の電子部品内蔵型回路基板を製造
するに当たり、 前記電子部品内蔵型回路基板は、 第１の電気絶縁層と該第１の電気絶縁層の表面に複数の
電極パッドを含む配線回路が形成されている第１の電気
導体層とをベース基板とし、前記複数の電極パッドに前
記複数の外部接続電極を接続して前記第１電子部品を固
定し、前記複数の電極パッドが存在しない前記第１の電
気導体層の部分に前記能動面の裏面側を向け、前記複数
の外部接続電極を接続しないで前記第２電子部品を固定
する第１の工程と、 固定された前記第１電子部品と前記第２電子部品にそれ
らの厚みより少し厚く絶縁樹脂を被着、硬化させて第２
の電気絶縁層を形成する第２の工程と、 該第２の電気絶縁層の表面に第２の電気導体層を被覆す
る第３の工程と、 前記ベース基板の裏面に所定の厚さの絶縁樹脂を被着、
硬化させて少なくとも一層の第３の電気絶縁層を形成す
る第３の工程と、 前記第３の電気絶縁層の表面に第３の電気導体層を形成
する第４の工程と、 前記第１の電気導体層の前記複数の電極パッドに接続さ
れている複数の電極パッドと前記第２の電気導体層とを
電気的に接続するビアを形成する第５の工程と、 前記第１の電気絶縁層と第３の電気導体層とを電気的に
接続するビアを形成する第６の工程と、 前記第２の電気導体層と前記第２電子部品の前記外部接
続電極を接続する第７の工程とを含む工程で製造される
ことを特徴とする電子部品内蔵型回路基板の製造方法。 - 【請求項６】 前記第２の工程における第２の電気絶縁
層の厚みが、固定された前記第１電子部品の厚みより厚
く、前記第２電子部品の前記複数の外部接続電極までの
厚みと同等か、それより少し薄く絶縁樹脂を被着、硬化
させて第２の電気絶縁層を形成し、前記第２の電気導体
層を前記第２の電子部品の前記外部接続電極に直接接続
することを特徴とする請求項１に記載の電子部品内蔵型
回路基板の製造方法。
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|---|---|---|---|
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Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7141874B2 (en) | 2003-05-14 | 2006-11-28 | Matsushita Electric Industrial Co., Ltd. | Electronic component packaging structure and method for producing the same |
| JP2018049938A (ja) * | 2016-09-21 | 2018-03-29 | 株式会社東芝 | 半導体装置 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH10223832A (ja) * | 1997-02-04 | 1998-08-21 | Hitachi Ltd | マルチチップモジュールおよびその製造方法 |
| JP2000174442A (ja) * | 1998-12-03 | 2000-06-23 | Sony Corp | 電子部品の実装方法、及び半導体装置 |
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2001
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