KR20240032441A - 반도체 패키지 및 반도체 패키지의 제조 방법 - Google Patents

반도체 패키지 및 반도체 패키지의 제조 방법 Download PDF

Info

Publication number
KR20240032441A
KR20240032441A KR1020220111415A KR20220111415A KR20240032441A KR 20240032441 A KR20240032441 A KR 20240032441A KR 1020220111415 A KR1020220111415 A KR 1020220111415A KR 20220111415 A KR20220111415 A KR 20220111415A KR 20240032441 A KR20240032441 A KR 20240032441A
Authority
KR
South Korea
Prior art keywords
package substrate
semiconductor device
substrate
package
pads
Prior art date
Application number
KR1020220111415A
Other languages
English (en)
Inventor
최재원
심종보
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020220111415A priority Critical patent/KR20240032441A/ko
Priority to US18/118,303 priority patent/US20240079250A1/en
Publication of KR20240032441A publication Critical patent/KR20240032441A/ko

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4814—Conductive parts
    • H01L21/4846—Leads on or in insulating or insulated substrates, e.g. metallisation
    • H01L21/4853—Connection or disconnection of other leads to or from a metallisation, e.g. pins, wires, bumps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/16—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different main groups of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. forming hybrid circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4814—Conductive parts
    • H01L21/4846—Leads on or in insulating or insulated substrates, e.g. metallisation
    • H01L21/4857—Multilayer substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4814—Conductive parts
    • H01L21/4846—Leads on or in insulating or insulated substrates, e.g. metallisation
    • H01L21/486—Via connections through the substrate with or without pins
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/52—Mounting semiconductor bodies in containers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/12—Mountings, e.g. non-detachable insulating substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
    • H01L23/49816—Spherical bumps on the substrate for external connection, e.g. ball grid arrays [BGA]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49822—Multilayer substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49838—Geometry or layout
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49866—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers characterised by the materials
    • H01L23/49894—Materials of the insulating layers or coatings
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/50—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor for integrated circuit devices, e.g. power bus, number of leads
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5385—Assembly of a plurality of insulating substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L24/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L24/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L24/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/73—Means for bonding being of different types provided for in two or more of groups H01L24/10, H01L24/18, H01L24/26, H01L24/34, H01L24/42, H01L24/50, H01L24/63, H01L24/71
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L24/80 - H01L24/90
    • H01L24/92—Specific sequence of method steps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/18—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different subgroups of the same main group of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/16227—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73203—Bump and layer connectors
    • H01L2224/73204—Bump and layer connectors the bump connector being embedded into the layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/812—Applying energy for connecting
    • H01L2224/81201—Compression bonding
    • H01L2224/81203—Thermocompression bonding, e.g. diffusion bonding, pressure joining, thermocompression welding or solid-state welding
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H01L2924/143—Digital devices
    • H01L2924/1432—Central processing unit [CPU]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1532—Connection portion the connection portion being formed on the die mounting surface of the substrate
    • H01L2924/1533—Connection portion the connection portion being formed on the die mounting surface of the substrate the connection portion being formed both on the die mounting surface of the substrate and outside the die mounting surface of the substrate
    • H01L2924/15331—Connection portion the connection portion being formed on the die mounting surface of the substrate the connection portion being formed both on the die mounting surface of the substrate and outside the die mounting surface of the substrate being a ball array, e.g. BGA
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/1901—Structure
    • H01L2924/1904—Component type
    • H01L2924/19041—Component type being a capacitor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/1901—Structure
    • H01L2924/1904—Component type
    • H01L2924/19042—Component type being an inductor

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Geometry (AREA)
  • Wire Bonding (AREA)

Abstract

반도체 패키지의 제조 방법은, 하부면의 주변 영역에 구비된 전극들 상에 솔더 부재들이 형성된 반도체 소자를 제공한다. 상기 반도체 소자의 상기 하부면 상의 상기 솔더 부재들 사이에 절연 스페이서를 부착시킨다. 상기 솔더 부재 및 상기 절연 스페이서가 패키지 기판을 향하도록 상기 반도체 소자를 상기 패키지 기판 상에 배치시킨다. 상기 솔더 부재들을 매개로 하여 상기 반도체 소자를 상기 패키지 기판 상에 접합한다. 상기 패키지 기판 상에 상기 반도체 소자와 이격 배치되도록 반도체 장치를 실장시킨다.

Description

반도체 패키지 및 반도체 패키지의 제조 방법{SEMICONDUCTOR PACKAGE AND METHOD OF MANUFACTURING THE SEMICONDUCTOR PACKAGE}
본 발명은 반도체 패키지 및 반도체 패키지의 제조 방법에 관한 것으로, 보다 상세하게는 복수 개의 반도체 소자들을 포함하는 반도체 패키지 및 이의 제조 방법에 관한 것이다.
커패시터(capacitor) 소자와 같은 반도체 소자들을 패키지 기판에 실장하는 공정 과정에서 반도체 소자 및 패키지 기판 사이에는 열 및 압력이 가해질 수 있다. 반도체 소자들은 실장 공정 과정에서 열 및 압력에 의한 스트레스를 받을 수 있다. 반도체 소자 및 패키지 기판 사이에는 이격된 공간이 존재할 수 있고, 상기 스트레스에 의해 반도체 소자에는 크랙(crack)이 발생할 수 있다.
본 발명의 일 과제는 크랙의 발생을 방지하기 위한 절연 스페이서를 포함하는 반도체 패키지를 제공하는 데 있다.
본 발명의 다른 과제는 상기 반도체 패키지의 제조 방법을 제공하는 데 있다.
상기 본 발명의 일 과제를 달성하기 위한 예시적인 실시예들에 따른 반도체 패키지의 제조 방법은, 하부면의 주변 영역에 구비된 전극들 상에 솔더 부재들이 형성된 반도체 소자를 제공한다. 상기 반도체 소자의 상기 하부면 상의 상기 솔더 부재들 사이에 절연 스페이서를 부착시킨다. 상기 솔더 부재 및 상기 절연 스페이서가 패키지 기판을 향하도록 상기 반도체 소자를 상기 패키지 기판 상에 배치시킨다. 상기 솔더 부재들을 매개로 하여 상기 반도체 소자를 상기 패키지 기판 상에 접합한다. 상기 패키지 기판 상에 상기 반도체 소자와 이격 배치되도록 반도체 장치를 실장시킨다.
상기 본 발명의 다른 과제를 달성하기 위한 예시적인 실시예들에 따른 반도체 패키지의 제조 방법은, 하부면의 코너 영역들 상에 전극들을 구비하며, 상기 전극들 각각에 솔더 부재들이 형성된 적어도 하나의 수동 소자를 제공한다. 상기 적어도 하나의 수동 소자의 하부면 상의 중심 영역에 절연 스페이서를 접합한다. 상기 솔더 부재들 및 상기 절연 스페이서가 패키지 기판을 향하도록 상기 수동 소자를 상기 패키지 기판 상에 배치한다. 상기 솔더 부재를 상기 패키지 기판의 제1 기판 패드에 접합시켜 상기 수동 소자를 상기 패키지 기판 상에 실장한다. 상기 패키지 기판 상에 칩 패드들이 형성된 전면이 상기 패키지 기판을 향하도록 반도체 장치를 배치시키되, 상기 칩 패드들 상에 형성된 도전성 범프들이 상기 패키지 기판의 제2 기판 패드들에 접합시킨다.
상기 본 발명의 다른 과제를 달성하기 위한 예시적인 실시예들에 따른 반도체 패키지는, 서로 반대하는 상면 및 하면을 갖고, 상기 상면 상에 노출되며 서로 전기적으로 연결되는 복수 개의 제1 및 제2 기판 패드들을 갖는 패키지 기판, 상기 패키지 기판의 상면 상에 실장되고, 상기 제1 기판 패드들과 전기적으로 연결되는 반도체 장치, 상기 패키지 기판 상에서 상기 반도체 장치와 이격 배치되며, 상기 제2 기판 패드들 상에 배치되는 솔더 부재들을 매개로 하여 상기 패키지 기판 상에 실장되는 커패시터 소자, 및 상기 커패시터 소자의 하부면 및 상기 패키지 기판 사이에 구비되는 절연 스페이서를 포함한다.
예시적인 실시예들에 따르면, 반도체 패키지의 제조 방법은, 하부면의 주변 영역에 구비된 전극들 상에 솔더 부재들이 형성된 반도체 소자를 제공하고, 상기 반도체 소자의 상기 하부면 상의 상기 솔더 부재들 사이에 절연 스페이서를 부착시키고, 상기 솔더 부재 및 상기 절연 스페이서가 패키지 기판을 향하도록 상기 반도체 소자를 상기 패키지 기판 상에 배치시키고, 상기 솔더 부재들을 매개로 하여 상기 반도체 소자를 상기 패키지 기판 상에 접합하고, 그리고 상기 패키지 기판 상에 상기 반도체 소자와 이격 배치되도록 반도체 장치를 실장시키는 것을 포함할 수 있다.
이에 따라, 상기 반도체 소자 및 상기 패키지 기판 사이에 구비된 절연 스페이서는 상기 반도체 소자 및 상기 패키지 기판 사이의 공간을 채울 수 있다. 상기 반도체 소자를 상기 패키지 기판 상에 접합하는 과정에서 상기 절연 스페이서가 상기 반도체 소자를 지지하기 때문에 상기 절연 스페이서는 상기 반도체 소자 상에 가해지는 수직 응력을 지지할 수 있다. 상기 절연 스페이서가 상기 수직 응력을 지지하여 상기 반도체 소자의 크랙(crack) 발생을 방지할 수 있다.
다만, 본 발명의 효과는 상기 언급한 효과에 한정되는 것이 아니며, 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위에서 다양하게 확장될 수 있을 것이다.
도 1은 예시적인 실시예들에 따른 반도체 패키지를 나타내는 평면도이다.
도 2는 도 1의 A-A’라인을 따라 절단한 단면도이다.
도 3은 도 2의 B 부분을 나타내는 확대 단면도이다.
도 4 내지 도 12는 예시적인 실시예들에 따른 반도체 패키지를 제조하는 방법을 나타내는 단면도들이다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하고자 한다.
도 1은 예시적인 실시예들에 따른 반도체 패키지를 나타내는 평면도이다. 도 2는 도 1의 A-A’라인을 따라 절단한 단면도이다. 도 3은 도 2의 B 부분을 나타내는 확대 단면도이다.
도 1 내지 도 3을 참조하면, 반도체 패키지(10)는 패키지 기판(100), 패키지 기판(100) 상에 배치되는 반도체 장치(200), 반도체 장치(200)와 전기적으로 연결되는 적어도 하나의 반도체 소자(300), 및 반도체 소자(300)와 패키지 기판(100) 사이에 구비되는 절연 스페이서(400)를 포함할 수 있다.
예시적인 실시예들에 있어서, 반도체 장치(200) 및 반도체 소자(300)는 패키지 기판(100) 내부의 회로들을 통해 서로 연결될 수 있다. 반도체 장치(200)는 하부면의 칩 패드들(210) 상에 각각 구비된 도전성 범프들(220)을 포함할 수 있다. 반도체 소자(300)는 하부면의 전극들(310) 상에 구비된 솔더 부재들(320)을 포함할 수 있다. 반도체 장치(200) 및 반도체 소자(300)는 도전성 범프들(220) 및 솔더 부재들(320)을 매개로하여 패키지 기판(100) 상에 실장되어 전기적으로 연결될 수 있다.
예시적인 실시예들에 있어서, 패키지 기판(100)은 서로 반대하는 상면(102) 및 하면(104)을 갖는 기판일 수 있다. 예를 들면, 패키지 기판(100)은 인쇄회로기판(PCB, Printed Circuit Board), 플렉서블 기판, 테이프 기판 등을 포함할 수 있다. 상기 인쇄회로기판은 내부에 비아와 다양한 회로들을 갖는 다층 회로 보드일 수 있다.
패키지 기판(100)은 코어층(110), 도전성 관통 비아들(120), 상부 도전성 패턴들(130), 상부 절연층(132), 하부 도전성 패턴들(140), 하부 절연층(142) 및 복수 개의 제1 내지 제3 기판 패드들(150, 160, 170)을 포함할 수 있다. 패키지 기판(100)은 복수 개의 외부 연결 범프들(180)을 더 포함할 수 있다.
코어층(110)은 비전도성 물질층을 포함할 수 있다. 코어층(110)은 강화 폴리머 등을 포함할 수 있다. 도전성 관통 비아(120)는 코어층(110)을 관통하여 상부 도전성 패턴(130) 및 하부 도전성 패턴(140)을 전기적으로 연결할 수 있다.
패키지 기판(100)의 상면(102)에는 상부 도전성 패턴들(130)에 각각 연결된 제1 및 제2 기판 패드들(150, 160)이 배치될 수 있다. 상부 도전성 패턴들(130)은 패키지 기판(100) 내부에서 연장할 수 있다. 상부 도전성 패턴들(130)은 상부 절연층(132) 내에 구비될 수 있다. 상부 도전성 패턴들(130)은 코어층(110)의 일면을 따라 연장할 수 있다. 예를 들면, 상기 상부 도전성 패턴들(130)의 적어도 일부분이 랜딩 패드로서 상기 제1 및 제2 기판 패드들(150, 160)로 사용될 수 있다.
패키지 기판(100)의 하면(104)에는 하부 도전성 패턴들(140)에 각각 연결된 제3 기판 패드들(170)이 배치될 수 있다. 하부 도전성 패턴들(140)은 패키지 기판(100) 상기 내부에서 연장할 수 있다. 하부 도전성 패턴들(140)은 하부 절연층(142) 내에 구비될 수 있다. 하부 도전성 패턴들(140)은 코어층(110)의 상기 일면에 반대하는 타면을 따라 연장할 수 있다. 예를 들면, 상기 하부 도전성 패턴들(140)의 적어도 일부분이 랜딩 패드로서 상기 제3 기판 패드들(170)로 사용될 수 있다.
상기 상부 도전성 패턴들(130) 및 하부 도전성 패턴들(140)은 패키지 기판(100) 상에 실장되는 전자 부품들로 파워를 공급하기 위한 파워 넷으로서 파워 배선 또는 그라운드 배선을 포함할 수 있다. 제1 내지 제3 기판 패드들(150, 160, 170)은 상기 파워 배선 또는 그라운드 배선에 연결되는 파워 패드 또는 그라운드 패드를 포함할 수 있다. 또한, 제1 내지 제3 기판 패드들(150, 160, 170)은 상기 전자 부품들로 데이터 신호를 전달하기 위한 복수 개의 기판 신호 배선들 및 기판 신호 패드들을 더 포함할 수 있다.
예를 들면, 상부 및 하부 도전성 패턴들(140), 및 제1 내지 제3 기판 패드들(150, 160, 170)은 알루미늄(Al), 구리(Cu), 주석(Sn), 니켈(Ni), 금(Au), 백금(Pt), 또는 이들의 합금을 포함할 수 있다. 상부 및 하부 도전성 패턴들(140), 및 제1 내지 제3 기판 패드들(150, 160, 170)은 도금 공정, 무전해 도금 공정, 기상 증착 공정 등에 의해 형성될 수 있다.
패키지 기판(100)의 상면(102)에는 상기 상부 도전성 패턴들(130)을 커버하며 제1 및 제2 기판 패드들(150, 160)을 노출시키는 상부 절연층(132)이 형성될 수 있다. 상부 절연층(132)은 제1 및 제2 기판 패드들(150, 160)의 상부면을 제외한 패키지 기판(100)의 상면(102) 전체를 커버할 수 있다.
패키지 기판(100)의 하면(104)에는 상기 하부 도전성 패턴들(140)을 커버하며 제3 기판 패드들(170)을 노출시키는 하부 절연층(142)이 형성될 수 있다. 하부 절연층(142)은 제3 기판 패드들(170)의 상부면을 제외한 패키지 기판(100)의 하면(104) 전체를 커버할 수 있다. 예를 들면, 상기 상부 및 하부 절연층들(132, 142)은 폴리머, 유전막, 리콘 산화막, 실리콘 질화막 또는 실리콘 산질화막 등을 포함할 수 있다. 상기 상부 및 하부 절연층들(132, 142)은 기상 증착 공정, 스핀 코팅 공정 등에 의해 형성될 수 있다.
패키지 기판(100)의 하면(104) 상에는 제3 기판 패드들(170)이 구비되고, 상기 제3 기판 패드들(170) 상에는 외부 장치와의 전기적 연결을 위하여 외부 연결 범프들(180)이 각각 배치될 수 있다. 외부 연결 범프들(180)은 하부 절연층(142)에 의해 노출될 수 있다. 예를 들면, 상기 외부 연결 범프(180)는 솔더 볼(solder ball)일 수 있다. 반도체 패키지(10)는 상기 솔더 볼들을 매개로하여 모듈 기판(도시되지 않음)에 실장되어 반도체 모듈을 구성할 수 있다.
상기 도면들에는 몇 개의 기판 패드들만이 도시되어 있으나, 상기 기판 패드들의 개수 및 배치들은 예시적으로 제공된 것이며, 본 발명이 이에 제한되지 않음을 이해할 수 있을 것이다. 상기 기판 패드들을 비롯한 상기 기판 신호 패드들 및 상기 배선들은 본 발명이 속하는 기술 분야에서 널리 알려진 것이므로 도시 및 설명을 생략하기로 한다.
예시적인 실시예들에 있어서, 반도체 장치(200)는 패키지 기판(100)의 상면(102) 상에 배치될 수 있다. 반도체 장치(200)는 플립 칩 본딩(flip chip bonding) 방식에 의해 패키지 기판(100) 상에 실장될 수 있다. 반도체 장치(200)는 제1 기판 패드들(150)과 전기적으로 연결될 수 있다. 반도체 장치(200)의 칩 패드들(210)은 도전성 연결 부재들로서의 도전성 범프들(220)에 의해 패키지 기판(100)의 제1 기판 패드들(150)과 전기적으로 연결될 수 있다. 예를 들면, 도전성 범프들(220)은 마이크로 범프(uBump)를 포함할 수 있다.
이와 다르게, 반도체 장치(200)는 와이어 본딩(wire bonding) 방식에 의해 패키지 기판(100) 상에 배치될 수 있다. 반도체 장치(200)의 칩 패드들(210)은 도전성 연결 부재들로서의 본딩 와이어들에 의해 패키지 기판(100)의 제1 기판 패드들(150)과 전기적으로 연결될 수 있다.
반도체 장치(200) 및 패키지 기판(100) 사이에는 제1 접착제(500)가 언더필(underfill)될 수 있다. 제1 접착제(500)는 반도체 장치(200) 및 패키지 기판(100) 사이의 틈을 보강할 수 있다.
예를 들면, 반도체 장치(200)는 중앙처리장치(CPU, Central Processing Unit), 그래픽 처리 장치(GPU, Graphics Processing Unit), 마이크로 처리 장치(MPU, Micro Processing Unit), 마이크로 컨트롤 장치(MCU, Micro Controler Unit), 애플리케이션 프로세서(AP, Application Processor)를 포함할 수 있다.
예시적인 실시예들에 있어서, 반도체 소자(300)는 패키지 기판(100)의 상면(102) 상에 배치될 수 있다. 반도체 소자(300)는 패키지 기판(100) 상에서 반도체 장치(200)로부터 이격 배치될 수 있다. 반도체 소자(300)는 반도체 장치(200)와 전기적으로 연결되어 전기적 노이즈(noise)를 제거하고 전원이 균일하게 공급되도록 할 수 있다. 패키지 기판(100) 상에는 복수 개의 반도체 소자들(300)이 배치될 수 있다. 예를 들면, 반도체 소자들(300)의 개수는 2개 내지 15개의 범위 이내에 있을 수 있다.
예를 들면, 반도체 소자(300)는 수동 소자, 다층 세라믹 커패시터(MLCC, Multi-Layer Ceramic Capacitor), 저인덕턴스 칩 커패시터(LICC, Low Inductance Chip Capacitor), 랜드 사이드 커패시터(LSC, Land Side Capacitor), 인덕터(inductor), 집적 수동 소자(IPD, Integrated Passive Device)를 포함할 수 있다.
반도체 소자(300)는 플립 칩 본딩(flip chip bonding) 방식에 의해 패키지 기판(100) 상에 실장될 수 있다. 반도체 소자(300)는 제2 기판 패드들(160)과 전기적으로 연결될 수 있다. 반도체 소자(300)의 전극들(310)은 도전성 연결 부재들로서의 솔더 부재들(320)에 의해 패키지 기판(100)의 제2 기판 패드들(160)과 전기적으로 연결될 수 있다. 예를 들면, 솔더 부재들(320)은 마이크로 범프(uBump)를 포함할 수 있다.
반도체 소자(300) 및 패키지 기판(100) 사이에는 제2 접착제(510)가 언더필(underfill)될 수 있다. 제2 접착제(510)는 반도체 소자(300) 및 패키지 기판(100) 사이의 틈을 보강할 수 있다.
반도체 소자(300)의 상기 하부면은 패키지 기판(100)의 상기 상면(102)으로부터 제1 거리(L1)를 가지고 이격될 수 있다. 예를 들면, 상기 제1 거리(L1)는 2㎛ 내지 10㎛의 범위 이내에 있을 수 있다.
솔더 부재들(320)은 반도체 소자(300)의 상기 하부면에서 중심 영역을 둘러싸는 주변 영역에 구비될 수 있다. 솔더 부재들(320)은 반도체 소자(300)의 상기 하부면에서 반도체 소자(300)를 지지할 수 있다. 솔더 부재들(320)은 반도체 소자(300)의 상기 하부면과 반대하는 상부면에 가해지는 수직 응력을 지지할 수 있다.
예시적인 실시예들에 있어서, 절연 스페이서(400)는 패키지 기판(100) 및 반도체 소자(300) 사이에 구비될 수 있다. 절연 스페이서(400)는 반도체 소자(300)의 상기 상부면으로부터 가해지는 상기 수직 응력을 지지할 수 있다. 예를 들면, 절연 스페이서(400)는 육면체 형상 등을 포함할 수 있다.
절연 스페이서(400)는 반도체 소자(300)의 상기 하부면 상에서 상기 중심 영역 상에 구비될 수 있다. 절연 스페이서(400)는 상기 주변 영역에 구비된 솔더 부재들(320)과 함께 반도체 소자(300)를 지지할 수 있다. 절연 스페이서(400)는 상기 수직 응력을 솔더 부재들(320)과 분산하며 상기 패키지 기판(100) 상으로 전달할 수 있다.
절연 스페이서(400)는 제1 높이(H1)를 가지고 반도체 소자(300)의 상기 하부면과 접촉할 수 있다. 절연 스페이서(400)의 제1 높이(H1)는 반도체 소자(300)의 상기 하부면으로부터 패키지 기판(100)의 상기 상면(102)까지의 제1 거리(L1) 보다 작거나 같을 수 있다. 예를 들면, 제1 높이(H1)는 2㎛ 내지 10㎛의 범위 이내에 있을 수 있다.
절연 스페이서(400)는 제1 폭(T1)을 가질 수 있다. 절연 스페이서(400)는 서로 동일한 길이의 폭 및 너비를 가질 수 있다. 절연 스페이서(400)의 제1 폭(T1)은 솔더 부재들(320) 사이의 거리보다 작을 수 있다. 예를 들면, 절연 스페이서(400)의 제1 폭(T1)은 15㎛ 내지 50㎛의 범위 이내에 있을 수 있다.
예를 들면, 절연 스페이서(400)는 다이 어태치 필름(DAF, Die Attach Film), 에폭시 몰딩 컴파운드(EMC, Epoxy Molding Compound), 에폭시 레진(epoxy resin), UV레진(UV resin), 폴리우레탄 레진(polyurethane resin), 실리콘 레진(silicone resin), 실리카 필러(silica filler)를 포함할 수 있다.
상술한 바와 같이, 반도체 소자(300) 및 패키지 기판(100) 사이에 구비된 절연 스페이서(400)는 반도체 소자(300) 및 패키지 기판(100) 사이의 공간을 채울 수 있다. 반도체 소자(300)를 패키지 기판(100) 상에 접합하는 과정에서 절연 스페이서(400)가 반도체 소자(300)를 지지하기 때문에 절연 스페이서(400)는 반도체 소자(300) 상에 가해지는 상기 수직 응력을 지지할 수 있다. 절연 스페이서(400)가 상기 수직 응력을 지지하여 반도체 소자(300)의 크랙(crack) 발생을 방지할 수 있다.
이하에서는, 도 1의 반도체 패키지를 제조하는 방법에 대하여 설명하기로 한다.
도 4 내지 도 12는 예시적인 실시예들에 따른 반도체 패키지를 제조하는 방법을 나타내는 단면도들이다.
도 4는 반도체 소자를 나타내는 평면도이다. 도 5는 도 4의 C-C'라인을 따라 절단한 단면도이다. 도 6은 패키지 기판을 나타내는 평면도이다. 도 7은 도 6의 D-D'라인을 따라 절단한 단면도이다. 도 8 내지 도 10은 반도체 소자가 패키지 기판 상에 실장되는 과정에서 도 7의 E 부분을 나타내는 확대 단면도이다.
도 4 및 도 5를 참조하면, 반도체 소자(300)의 하부면 상에 솔더 부재들(320) 및 절연 스페이서(400)를 형성할 수 있다.
예시적인 실시예들에 있어서, 반도체 소자(300)의 상기 하부면으로부터 복수 개의 전극들(310)이 노출될 수 있다. 전극들(310) 상에 도전성 연결 부재들로서의 솔더 부재들(320)을 각각 형성할 수 있다. 예를 들면, 솔더 부재들(320)은 마이크로 범프(uBump)를 포함할 수 있다.
예를 들면, 반도체 소자(300)는 수동 소자, 다층 세라믹 커패시터(MLCC, Multi-Layer Ceramic Capacitor), 저인덕턴스 칩 커패시터(LICC, Low Inductance Chip Capacitor), 랜드 사이드 커패시터(LSC, Land Side Capacitor), 인덕터(inductor), 집적 수동 소자(IPD, Integrated Passive Device)를 포함할 수 있다.
솔더 부재들(320)은 반도체 소자(300)의 상기 하부면에서 중심 영역(CA)을 둘러싸는 주변 영역(SA)에 형성될 수 있다. 솔더 부재들(320)은 상기 전극들(310) 상에 각각 구비될 수 있다. 솔더 부재들(320)은 상기 전극들(310)과 전기적으로 연결될 수 있다. 솔더 부재들(320)은 주변 영역(SA)의 코너 영역들에 형성될 수 있다. 솔더 부재들(320)은 반도체 소자(300)에 가해지는 수직 응력을 지지할 수 있다.
예시적인 실시예들에 있어서, 절연 스페이서(400)는 반도체 소자(300)의 상기 하부면 상에서 상기 중심 영역(CA) 상에 형성될 수 있다.
절연 스페이서(400)는 반도체 소자(300)의 상기 하부면으로부터 제1 높이(L1)를 가질 수 있다. 절연 스페이서(400)의 제1 높이(L1)는 솔더 부재(320)의 제2 높이(L2)보다 작거나 같을 수 있다. 예를 들면, 제1 높이(L1)는 2㎛ 내지 10㎛의 범위 이내에 있을 수 있다.
절연 스페이서(400)는 제1 폭(T1)을 가질 수 있다. 절연 스페이서(400)의 제1 폭(T1)은 솔더 부재들(320) 사이의 거리보다 작을 수 있다. 예를 들면, 절연 스페이서(400)의 제1 폭은 15㎛ 내지 50㎛의 범위 이내에 있을 수 있다.
절연 스페이서(400)는 다이 어태치 필름(DAF, Die Attach Film), 에폭시 몰딩 컴파운드(EMC, Epoxy Molding Compound), 에폭시 레진(epoxy resin), UV레진(UV resin), 폴리우레탄 레진(polyurethane resin), 실리콘 레진(silicone resin), 실리카 필러(silica filler)를 포함할 수 있다.
도 6 및 도 7을 참조하면, 코어층(110), 코어층(110)을 관통하는 복수 개의 도전성 관통 비아들(120), 복수 개의 상부 및 하부 도전성 패턴들(140), 상부 및 하부 절연층(142), 복수 개의 제1 내지 제3 기판 패드들(150, 160, 170)을 포함하는 패키지 기판(100)을 형성할 수 있다.
코어층(110)은 비전도성 물질층을 포함할 수 있다. 코어층(110)은 강화 폴리머 등을 포함할 수 있다. 코어층(110)은 패키지 기판(100)의 상부 및 하부를 나누는 경계 역할을 할 수 있다. 코어층(110) 상에 제1 및 제2 상부 절연막들(132a, 132b)을 갖는 상부 절연층(132)을 형성할 수 있다. 코어층(110) 상에 제1 및 제2 하부 절연막들(142a, 142b)을 갖는 하부 절연층(142)을 형성할 수 있다.
도전성 관통 비아(120)는 코어층(110)을 관통하여 상부 도전성 패턴(130) 및 하부 도전성 패턴(140)을 전기적으로 연결할 수 있다. 패키지 기판(100)의 상면(102)에 반도체 장치(200) 및 반도체 소자(300)가 실장되는 경우 도전성 관통 비아(120)는 반도체 장치(200) 및 반도체 소자(300)와 패키지 기판(100)의 하면(104)에 구비된 다른 반도체 장치들을 전기적으로 연결할 수 있다.
코어층(110)의 상부면을 커버하는 제1 상부 절연막(132a)을 형성하고, 코어층(110)의 하부면을 커버하는 제1 하부 절연막(142a)을 형성할 수 있다. 제1 상부 절연막(132a)을 패터닝하여 코어층(110)의 상기 상부면을 노출시키는 상부 패턴들을 형성하고, 제1 하부 절연막(142a)을 패터닝하여 코어층(110)의 상기 하부면을 노출시키는 하부 패턴들을 형성할 수 있다.
제1 상부 절연막(132a) 상에 상기 상부 패턴들을 통해 코어층(110)과 직접 접촉하는 상부 도전성 패턴들(130)을 형성할 수 있다. 제1 상부 절연막(132a) 상에 제1 도금 공정을 수행하여 상부 도전성 패턴들(130)을 형성할 수 있다. 제1 하부 절연막(142a) 상에 상기 하부 패턴들을 통해 코어층(110)과 직접 접촉하는 하부 도전성 패턴들(140)을 형성할 수 있다. 제1 하부 절연막(142a) 상에 제2 도금 공정을 수행하여 하부 도전성 패턴들(140)을 형성할 수 있다.
예를 들면, 상기 제1 및 제2 도금 공정들은 전해 도금 공정 또는 무전해 도금 공정을 포함할 수 있다. 상기 상부 및 하부 도전성 패턴들(140)은 알루미늄(Al), 구리(Cu), 주석(Sn), 니켈(Ni), 금(Au), 백금(Pt), 또는 이들의 합금을 포함할 수 있다.
이어서, 제1 상부 절연막(132a) 상에 상부 도전성 패턴들(130)을 커버하는 제2 상부 절연막(132b)을 형성한 후, 제2 상부 절연막(132b)을 패터닝하여 상부 도전성 패턴들(130)를 노출시키는 제1 및 제2 개구들을 형성할 수 있다. 제2 상부 절연막(132b) 상에 상기 제1 개구들을 통해 상부 도전성 패턴들(130)과 직접 접촉하는 제1 기판 패드들(150)을 형성할 수 있다. 제2 상부 절연막(132b) 상에 상기 제2 개구들을 통해 상부 도전성 패턴들(130)과 직접 접촉하는 제2 기판 패드들(160)을 형성할 수 있다.
제1 하부 절연막(142a) 상에 하부 도전성 패턴들(140)을 커버하는 제2 하부 절연막(142b)을 형성한 후, 제2 하부 절연막(142b)을 패터닝하여 하부 도전성 패턴들(140)를 노출시키는 제3 개구들을 형성할 수 있다. 제2 하부 절연막(142b) 상에 상기 제3 개구들을 통해 하부 도전성 패턴들(140)과 직접 접촉하는 제3 기판 패드들(170)을 형성할 수 있다.
예를 들면, 상기 제1 내지 제3 기판 패드들(150, 160, 170)은 알루미늄(Al), 구리(Cu), 주석(Sn), 니켈(Ni), 금(Au), 백금(Pt), 또는 이들의 합금을 포함할 수 있다. 예를 들면, 상부 및 하부 절연층들(132, 142)은 폴리머, 유전막 등을 포함할 수 있다. 구체적으로, 상부 및 하부 절연층들(132, 142)은 폴리이미드(PI), 산화납(PbO), 폴리히드록시스티렌(PHS), 노볼락(NOVOLAC) 등을 포함할 수 있다. 상부 및 하부 절연층들(132, 142)은 기상 증착 공정, 스핀 코팅 공정 등에 의해 형성될 수 있다.
도 8 내지 도 11을 참조하면, 패키지 기판(100) 상에 반도체 소자(300)를 실장할 수 있다.
예시적인 실시예들에 있어서, 반도체 소자(300)는 패키지 기판(100)의 상면(102) 상에 배치될 수 있다. 반도체 소자(300)는 플립 칩 본딩(flip chip bonding) 방식에 의해 패키지 기판(100) 상에 실장될 수 있다. 패키지 기판(100) 상에는 복수 개의 반도체 소자들(300)이 배치될 수 있다. 예를 들면, 반도체 소자들(300)의 개수는 2개 내지 15개의 범위 이내에 있을 수 있다.
소정의 온도(예를 들면, 약 400℃ 이하)에서 열 압착 공정을 수행하여 반도체 소자(300)를 패키지 기판(100)의 상면(102) 상에 부착할 수 있다. 상기 열 압착 고정은 리플로우(reflow) 공정을 포함할 수 있다. 상기 리플로우 공정은 고온의 열원을 가하여 반도체 소자(300)를 패키지 기판(100) 상에 안정되게 접합하는 기술 공정일 수 있다.
도 10에 도시된 바와 같이, 상기 열 압착 공정에서 상기 반도체 소자(300)의 상부면 및 패키지 기판(100)의 하면(104)에는 외력이 가해질 수 있다. 상기 외력 및 상기 고온의 열원에 의해 반도체 소자(300)와 패키지 기판(100)은 서로 접합될 수 있다. 즉, 반도체 소자(300)의 솔더 부재들(320)이 패키지 기판(100)의 상면(102)에 형성된 제2 기판 패드들(160)과 각각 본딩될 수 있다. 예를 들면, 상기 외력에 의해 상기 반도체 소자(300)에는 수직 응력이 발생할 수 있다. 반도체 소자(300)는 상기 수직 응력 및 상기 고온의 열원에 의해 크랙(crack)이 발생할 수 있다.
반도체 소자(300)는 제2 기판 패드들(160)과 전기적으로 연결될 수 있다. 반도체 소자(300)의 전극들(310)은 도전성 연결 부재들로서의 솔더 부재들(320)에 의해 패키지 기판(100)의 제2 기판 패드들(160)과 전기적으로 연결될 수 있다. 예를 들면, 솔더 부재들(320)은 마이크로 범프(uBump)를 포함할 수 있다.
반도체 소자(300)의 상기 하부면은 패키지 기판(100)의 상기 상면(102)으로부터 제1 거리(L1)를 가지고 이격될 수 있다. 예를 들면, 상기 제1 거리(L1)는 2㎛ 내지 10㎛의 범위 이내에 있을 수 있다.
상기 열 압착 공정에서 솔더 부재들(320)은 중심 영역(CA)을 둘러싸는 주변 영역(SA)에서 반도체 소자(300)의 하부면을 지지할 수 있다. 솔더 부재들(320)은 반도체 소자(300)의 상기 하부면과 반대하는 상부면에 가해지는 상기 수직 응력을 지지할 수 있다. 솔더 부재들(320)이 형성되지 않은 반도체 소자(300)의 중심 영역(CA)에서 상기 수직 응력 및 상기 고온의 열원에 의해 상기 크랙이 쉽게 발생할 수 있다.
상기 열 압착 공정에서 절연 스페이서(400)는 중심 영역(CA)에서 반도체 소자(300)의 하부면을 지지할 수 있다. 절연 스페이서(400)는 반도체 소자(300)의 상기 하부면과 반대하는 상부면에 가해지는 상기 수직 응력을 지지할 수 있다. 솔더 부재들(320)이 형성되지 않은 반도체 소자(300)의 주변 영역(SA)에서 상기 절연 스페이서(400)가 반도체 소자(300)의 상기 하부면을 지지하기 때문에 상기 크랙의 발생을 방지할 수 있다.
도 12를 참조하면, 반도체 장치(200)가 패키지 기판(100) 상에 실장될 수 있다.
반도체 장치(200)는 상기 플립 칩 본딩(flip chip bonding) 방식에 의해 패키지 기판(100) 상에 실장될 수 있다. 반도체 장치(200)는 상기 열 압착 공정에 의해 패키지 기판(100) 상에 부착될 수 있다.
반도체 장치(200)는 칩 패드들(210) 상에 각각 구비된 도전성 범프들(220)에 의해 제1 기판 패드들(150)과 각각 접합될 수 있다. 반도체 장치(200)는 칩 패드들(210) 상에 구비된 도전성 범프(220)에 의해 제1 기판 패드들(150)과 각각 접합될 수 있다. 반도체 장치(200) 및 반도체 소자(300)는 패키지 기판(100)의 제1 및 제2 기판 패드들(150, 160), 및 상부 도전성 패턴(130)을 통해 서로 전기적으로 연결될 수 있다.
이어서, 반도체 장치(200) 및 패키지 기판(100) 사이에는 제1 접착제(500)가 언더필(underfill)되고, 반도체 소자(300) 및 패키지 기판(100) 사이에는 제2 접착제(510)가 언터필될 수 있다. 제1 및 제2 접착제들(500, 510)은 반도체 장치(200) 및 반도체 소자(300)와 패키지 기판(100) 각각의 사이의 틈들을 보강할 수 있다.
이어서, 패키지 기판(100)의 하면(104)의 제3 기판 패드들(170) 상에 솔더 볼들과 같은 외부 연결 범프들(180)을 형성하여 도 1의 반도체 패키지(10)를 완성할 수 있다.
이상에서는 본 발명의 실시예들을 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
10: 반도체 패키지 100: 패키지 기판
110: 코어층 120: 도전성 관통 비아
130: 상부 도전성 패턴 132: 상부 절연층
140: 하부 도전성 패턴 142: 하부 절연층
150: 제1 기판 패드 160: 제2 기판 패드
170: 제3 기판 패드 180: 외부 연결 범프
200: 반도체 장치 210: 칩 패드
220: 도전성 범프 300: 반도체 소자
310: 전극 320: 솔더 부재
400: 절연 스페이서 500: 제1 접착제
510: 제2 접착제

Claims (10)

  1. 하부면의 코너 영역들 상에 전극들을 구비하며, 상기 전극들 각각에 솔더 부재들이 형성된 적어도 하나의 수동 소자를 제공하고;
    상기 적어도 하나의 수동 소자의 하부면 상의 중심 영역에 절연 스페이서를 접합하고;
    상기 솔더 부재들 및 상기 절연 스페이서가 패키지 기판을 향하도록 상기 수동 소자를 상기 패키지 기판 상에 배치하고;
    상기 솔더 부재를 상기 패키지 기판의 제1 기판 패드에 접합시켜 상기 수동 소자를 상기 패키지 기판 상에 실장하고; 그리고
    상기 패키지 기판 상에 칩 패드들이 형성된 전면이 상기 패키지 기판을 향하도록 반도체 장치를 배치시키되, 상기 칩 패드들 상에 형성된 도전성 범프들이 상기 패키지 기판의 제2 기판 패드들에 접합시키는 것을 포함하는 반도체 패키지의 제조 방법.
  2. 제 1 항에 있어서, 상기 제2 기판 패드들은 상기 패키지 기판에 형성된 배선들을 통해 상기 제1 기판 패드들과 전기적으로 연결되는 반도체 패키지의 제조 방법.
  3. 제 1 항에 있어서, 상기 수동 소자를 상기 패키지 기판 상에 실장하는 것은 상기 절연 스페이서의 일면을 상기 패키지 기판과 접촉시키는 것을 포함하는 반도체 패키지의 제조 방법.
  4. 제 1 항에 있어서, 상기 절연 스페이서의 높이는 2㎛ 내지 10㎛의 범위 이내에 있는 반도체 패키지의 제조 방법.
  5. 제 11 항에 있어서, 상기 절연 스페이서의 너비 및 폭은 15㎛ 내지 50㎛의 범위 이내에 있는 반도체 패키지의 제조 방법.
  6. 제 1 항에 있어서, 상기 수동 소자는 랜드 사이드 커패시터(LSC, Land Side Capacitor)를 포함하는 반도체 패키지의 제조 방법.
  7. 제 1 항에 있어서, 상기 수동 소자를 상기 패키지 기판 상에 실장하는 것은 복수 개의 수동 소자들을 실장하는 것을 포함하고, 상기 수동 소자들의 개수는 2개 내지 15개의 범위 이내에 있는 반도체 패키지의 제조 방법.
  8. 제 1 항에 있어서, 상기 수동 소자를 상기 패키지 기판 상에 실장하는 것은 상기 수동 소자의 상기 상부면의 상기 중심 영역을 가압하는 것을 포함하는 반도체 패키지의 제조 방법.
  9. 제 1 항에 있어서, 상기 절연 스페이서는 다이 어태치 필름(DAF, Die Attach Film), 에폭시 몰딩 컴파운드(EMC, Epoxy Molding Compound), 에폭시 레진(epoxy resin), UV 레진(UV resin), 폴리우레탄 레진(polyurethane resin), 실리콘 레진(silicone resin) 및 실리카 필러(silica filler) 중에서 선택된 적어도 어느 하나를 포함하는 반도체 패키지의 제조 방법.
  10. 서로 반대하는 상면 및 하면을 갖고, 상기 상면 상에 노출되며 서로 전기적으로 연결되는 복수 개의 제1 및 제2 기판 패드들을 갖는 패키지 기판;
    상기 패키지 기판의 상면 상에 실장되고, 상기 제1 기판 패드들과 전기적으로 연결되는 반도체 장치;
    상기 패키지 기판 상에서 상기 반도체 장치와 이격 배치되며, 상기 제2 기판 패드들 상에 배치되는 솔더 부재들을 매개로 하여 상기 패키지 기판 상에 실장되는 커패시터 소자; 및
    상기 커패시터 소자의 하부면 및 상기 패키지 기판 사이에 구비되는 절연 스페이서를 포함하는 반도체 패키지.
KR1020220111415A 2022-09-02 2022-09-02 반도체 패키지 및 반도체 패키지의 제조 방법 KR20240032441A (ko)

Priority Applications (2)

Application Number Priority Date Filing Date Title
KR1020220111415A KR20240032441A (ko) 2022-09-02 2022-09-02 반도체 패키지 및 반도체 패키지의 제조 방법
US18/118,303 US20240079250A1 (en) 2022-09-02 2023-03-07 Semiconductor package and method of manufacturing

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020220111415A KR20240032441A (ko) 2022-09-02 2022-09-02 반도체 패키지 및 반도체 패키지의 제조 방법

Publications (1)

Publication Number Publication Date
KR20240032441A true KR20240032441A (ko) 2024-03-12

Family

ID=90059896

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020220111415A KR20240032441A (ko) 2022-09-02 2022-09-02 반도체 패키지 및 반도체 패키지의 제조 방법

Country Status (2)

Country Link
US (1) US20240079250A1 (ko)
KR (1) KR20240032441A (ko)

Also Published As

Publication number Publication date
US20240079250A1 (en) 2024-03-07

Similar Documents

Publication Publication Date Title
US10297582B2 (en) BVA interposer
US6815254B2 (en) Semiconductor package with multiple sides having package contacts
US7161242B2 (en) Semiconductor device, semiconductor device substrate, and manufacturing method thereof that can increase reliability in mounting a semiconductor element
KR100868419B1 (ko) 반도체장치 및 그 제조방법
KR100692441B1 (ko) 반도체 장치 및 반도체 장치의 제조 방법
KR100877292B1 (ko) 부품 내장 모듈의 제조방법
US9490233B2 (en) Fingerprint recognition semiconductor device and semiconductor device
KR20100130555A (ko) 배선기판 및 그 제조방법
US20130164889A1 (en) Semiconductor device and method of manufacturing the same
TWI649839B (zh) 電子封裝件及其基板構造
JP2012129464A (ja) 半導体装置およびその製造方法
US6887778B2 (en) Semiconductor device and manufacturing method
US7554197B2 (en) High frequency IC package and method for fabricating the same
KR100838352B1 (ko) 전자 부품 수용 구조물
KR100271676B1 (ko) 반도체장치용패키지및반도체장치와그들의제조방법
KR20240032441A (ko) 반도체 패키지 및 반도체 패키지의 제조 방법
US11817422B2 (en) Semiconductor device
KR101340348B1 (ko) 마스크 패턴을 이용한 칩 내장형 패키지 기판 및 그 제조방법
JP3949077B2 (ja) 半導体装置、基板、半導体装置の製造方法、及び半導体装置の実装方法
JP3841135B2 (ja) 半導体装置、回路基板及び電子機器
TWI839093B (zh) 電子結構之製法
TWI843675B (zh) 電子封裝件及其電子結構
US11289412B2 (en) Package substrate with partially recessed capacitor
WO2001033623A1 (en) Semiconductor device and its manufacturing method
TWI837742B (zh) 電子封裝件及其製法