JP2000174442A - 電子部品の実装方法、及び半導体装置 - Google Patents
電子部品の実装方法、及び半導体装置Info
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- Structures For Mounting Electric Components On Printed Circuit Boards (AREA)
- Encapsulation Of And Coatings For Semiconductor Or Solid State Devices (AREA)
Abstract
(57)【要約】
【課題】 電子回路基板を多層にしてその絶縁層に半導
体素子を埋め込む場合も、信頼性が高く、かつ、経済的
な電子部品の実装方法、及び半導体装置を提供する。 【解決手段】少なくとも１層の絶縁層４を有する多層
基板に電子部品を実装する電子部品の実装方法であっ
て、少なくとも一部の絶縁層４を半導体素子１１，１２
の封止部とした電子部品の実装方法。少なくとも１層
の絶縁層を有する多層基板に電子部品が実装されてなる
半導体装置であって、少なくとも一部の絶縁層を半導体
素子の封止部とした構造を有する半導体装置。
体素子を埋め込む場合も、信頼性が高く、かつ、経済的
な電子部品の実装方法、及び半導体装置を提供する。 【解決手段】少なくとも１層の絶縁層４を有する多層
基板に電子部品を実装する電子部品の実装方法であっ
て、少なくとも一部の絶縁層４を半導体素子１１，１２
の封止部とした電子部品の実装方法。少なくとも１層
の絶縁層を有する多層基板に電子部品が実装されてなる
半導体装置であって、少なくとも一部の絶縁層を半導体
素子の封止部とした構造を有する半導体装置。
Description
【０００１】
【発明の属する技術分野】本発明は、電子部品の実装方
法、及び半導体装置に関する。本発明は、少なくとも１
層の絶縁層を有する多層基板に電子部品を実装する場合
の実装方法として利用でき、また、少なくとも１層の絶
縁層を有する多層基板に電子部品が実装されてなる各種
の半導体装置として利用することができる。
法、及び半導体装置に関する。本発明は、少なくとも１
層の絶縁層を有する多層基板に電子部品を実装する場合
の実装方法として利用でき、また、少なくとも１層の絶
縁層を有する多層基板に電子部品が実装されてなる各種
の半導体装置として利用することができる。
【０００２】
【従来の技術】従来より、電子部品を基板に実装する場
合、たとえば多層電子回路基板に搭載する場合、電子部
品は多層プリント配線板の表裏両面層にのみ実装され、
しかもそれら電子部品はすべて半田等により鑞付け接続
がなされる。このため、電子回路の高密度化に限界があ
るという問題点があった。
合、たとえば多層電子回路基板に搭載する場合、電子部
品は多層プリント配線板の表裏両面層にのみ実装され、
しかもそれら電子部品はすべて半田等により鑞付け接続
がなされる。このため、電子回路の高密度化に限界があ
るという問題点があった。
【０００３】これを解決するために、たとえば図２に例
示するような技術が提案されている。すなわち、絶縁基
板３１，３２上に所望とする配線層５１，５２を設けた
プリント配線板の所定の位置に半導体素子１１，１２を
実装し、ワイヤーボンド法により金属ワイヤー２１，２
２で接続を行い、エポキシ樹脂等で封止を行った後（符
号６１，６２で樹脂封止部を示す）、電気的に接続した
複数枚の電子回路基板を、少なくとも１枚は回路素子側
を内側に向けて絶縁樹脂層４を介して多層に積層し、層
間の回路導体層を電気的に接続することにより、高密度
化を実現していた（なお、多層配線板その他プリント板
等については、特開平８−１３９４５６号、同６−３１
０８６８号、同８−８３９８１号、同５−１６０５７４
号等の各公報参照）。
示するような技術が提案されている。すなわち、絶縁基
板３１，３２上に所望とする配線層５１，５２を設けた
プリント配線板の所定の位置に半導体素子１１，１２を
実装し、ワイヤーボンド法により金属ワイヤー２１，２
２で接続を行い、エポキシ樹脂等で封止を行った後（符
号６１，６２で樹脂封止部を示す）、電気的に接続した
複数枚の電子回路基板を、少なくとも１枚は回路素子側
を内側に向けて絶縁樹脂層４を介して多層に積層し、層
間の回路導体層を電気的に接続することにより、高密度
化を実現していた（なお、多層配線板その他プリント板
等については、特開平８−１３９４５６号、同６−３１
０８６８号、同８−８３９８１号、同５−１６０５７４
号等の各公報参照）。
【０００４】
【発明が解決しようとする課題】しかしながら、このよ
うな電子回路において、基板上の半導体素子をエポキシ
樹脂等で封止を行う際に、エポキシ樹脂の流動性が高い
場合、塗布領域が半導体素子の実装部分の周囲から不必
要に広くなりすぎ、高密度化を阻害していた。すなわ
ち、流動性の高い樹脂封止材を用いると、塗布領域（樹
脂封止部６１，６２を形成する領域）は半導体素子１
１，１２の周辺部より広大になり、この結果、半導体素
子１１，１２の極く近傍に別の電子部品を搭載すること
は不可能となり、高密度実装は困難であった。また、こ
れを避けるためにエポキシ樹脂の流動性を低くした場合
等、流動性の低い樹脂封止材を用いた場合は、塗布領域
のコントロールが容易となり、塗布領域を半導体素子１
１，１２の周辺部近傍とすることができるが、作業性が
悪くなる、または金属ワイヤーを変形させる、といった
問題点が生じていた。また、その後に絶縁層を介して多
層に積層すると、エポキシ樹脂と絶縁層との密着性が良
好でない場合、剥離が生じ、基板の信頼性を低下させる
要因となっていた。
うな電子回路において、基板上の半導体素子をエポキシ
樹脂等で封止を行う際に、エポキシ樹脂の流動性が高い
場合、塗布領域が半導体素子の実装部分の周囲から不必
要に広くなりすぎ、高密度化を阻害していた。すなわ
ち、流動性の高い樹脂封止材を用いると、塗布領域（樹
脂封止部６１，６２を形成する領域）は半導体素子１
１，１２の周辺部より広大になり、この結果、半導体素
子１１，１２の極く近傍に別の電子部品を搭載すること
は不可能となり、高密度実装は困難であった。また、こ
れを避けるためにエポキシ樹脂の流動性を低くした場合
等、流動性の低い樹脂封止材を用いた場合は、塗布領域
のコントロールが容易となり、塗布領域を半導体素子１
１，１２の周辺部近傍とすることができるが、作業性が
悪くなる、または金属ワイヤーを変形させる、といった
問題点が生じていた。また、その後に絶縁層を介して多
層に積層すると、エポキシ樹脂と絶縁層との密着性が良
好でない場合、剥離が生じ、基板の信頼性を低下させる
要因となっていた。
【０００５】そこで本発明が解決しようとする課題は、
電子回路基板を多層にしてその絶縁層に半導体素子を埋
め込んだ場合でも、信頼性が高く、かつ、経済的な電子
部品の実装方法を提供することであり、また、そのよう
な半導体装置を提供することである。
電子回路基板を多層にしてその絶縁層に半導体素子を埋
め込んだ場合でも、信頼性が高く、かつ、経済的な電子
部品の実装方法を提供することであり、また、そのよう
な半導体装置を提供することである。
【０００６】
【課題を解決するための手段】本発明に係る電子部品の
実装方法は、少なくとも１層の絶縁層を有する多層基板
に電子部品を実装する電子部品の実装方法であって、少
なくとも一部の絶縁層を半導体素子の封止部としたこと
を特徴とするものである。
実装方法は、少なくとも１層の絶縁層を有する多層基板
に電子部品を実装する電子部品の実装方法であって、少
なくとも一部の絶縁層を半導体素子の封止部としたこと
を特徴とするものである。
【０００７】本発明に係る半導体装置は、少なくとも１
層の絶縁層を有する多層基板に電子部品が実装されてな
る半導体装置であって、少なくとも一部の絶縁層を半導
体素子の封止部とした構造を有することを特徴とするも
のである。
層の絶縁層を有する多層基板に電子部品が実装されてな
る半導体装置であって、少なくとも一部の絶縁層を半導
体素子の封止部とした構造を有することを特徴とするも
のである。
【０００８】本発明によれば、半導体素子の封止は、絶
縁層の全部または少なくとも一部によって行う。たとえ
ば、半導体素子を搭載してワイヤーボンディング等で配
線層と接続した後に、絶縁層を用いて半導体素子の封止
を行うとともに、この絶縁層により積層のための接着を
行うようにできる。この結果、従来技術のごとき樹脂封
止部は不要で、これによる問題、たとえば半導体素子近
傍の高密度化が阻害される問題もなく、よってさらに高
密度化を図り得、また樹脂封止部と絶縁層との密着とい
う問題からも開放される。さら従来技術に比して１工程
を削減でき、容易な工程で安価に製造することが可能と
なる。なお特開平６−２９１２４６号、同４−３１５４
５８号公報には、それぞれ、凹部に半導体チップを配置
して実装密度を高める技術、流動体に半導体チップを浸
して放熱効果を得る技術が記載されているが、本発明と
はかかわりない。
縁層の全部または少なくとも一部によって行う。たとえ
ば、半導体素子を搭載してワイヤーボンディング等で配
線層と接続した後に、絶縁層を用いて半導体素子の封止
を行うとともに、この絶縁層により積層のための接着を
行うようにできる。この結果、従来技術のごとき樹脂封
止部は不要で、これによる問題、たとえば半導体素子近
傍の高密度化が阻害される問題もなく、よってさらに高
密度化を図り得、また樹脂封止部と絶縁層との密着とい
う問題からも開放される。さら従来技術に比して１工程
を削減でき、容易な工程で安価に製造することが可能と
なる。なお特開平６−２９１２４６号、同４−３１５４
５８号公報には、それぞれ、凹部に半導体チップを配置
して実装密度を高める技術、流動体に半導体チップを浸
して放熱効果を得る技術が記載されているが、本発明と
はかかわりない。
【０００９】
【発明の実施の形態】以下、図面を参照して本発明の具
体的な好ましい実施の形態例を説明する。但し当然のこ
とではあるが、本発明は以下の説明及び図示の実施の形
態例に限定されるものではない。
体的な好ましい実施の形態例を説明する。但し当然のこ
とではあるが、本発明は以下の説明及び図示の実施の形
態例に限定されるものではない。
【００１０】実施の形態例１ 図１に本実施の形態例に係る半導体装置の要部断面を示
す。図３ないし図７に、製造工程を示す。
す。図３ないし図７に、製造工程を示す。
【００１１】図中、符号１１，１２は半導体素子、２
１，２２はボンディング用ワイヤー、特に金属ワイヤ
ー、３１，３２は絶縁基板、４は絶縁層、５１，５２は
配線層である。符号８は、スルーホールである。本例は
図１に示すように、絶縁基板３１，３２上に所望の配線
層５１，５２を設けたプリント配線板の所定の位置に半
導体素子１１，１２を実装し、ワイヤーボンド法により
金属ワイヤー２１，２２で接続を行った電子回路基板を
２枚（さらに多くてもよい）、少なくとも１枚は回路素
子側を内側に向けて絶縁樹脂層４を介して多層に積層
し、層間の回路導体層を電気的に接続して、高密度化を
実現した積層基板について、本発明を具体化したもので
ある。
１，２２はボンディング用ワイヤー、特に金属ワイヤ
ー、３１，３２は絶縁基板、４は絶縁層、５１，５２は
配線層である。符号８は、スルーホールである。本例は
図１に示すように、絶縁基板３１，３２上に所望の配線
層５１，５２を設けたプリント配線板の所定の位置に半
導体素子１１，１２を実装し、ワイヤーボンド法により
金属ワイヤー２１，２２で接続を行った電子回路基板を
２枚（さらに多くてもよい）、少なくとも１枚は回路素
子側を内側に向けて絶縁樹脂層４を介して多層に積層
し、層間の回路導体層を電気的に接続して、高密度化を
実現した積層基板について、本発明を具体化したもので
ある。
【００１２】本実施の形態例においては、半導体素子１
１，１２を搭載して金属ワイヤー２１，２２によりワイ
ヤーボンディングして配線層５１，５２と接続した後
に、絶縁層４を用いて半導体素子１１，１２の封止と積
層のための接着を行う。
１，１２を搭載して金属ワイヤー２１，２２によりワイ
ヤーボンディングして配線層５１，５２と接続した後
に、絶縁層４を用いて半導体素子１１，１２の封止と積
層のための接着を行う。
【００１３】この場合の接着方法として、次のような手
段を採ることができる。すなわち、金属ワイヤー２１，
２２が変形しないほど軟化したプリプレールを用いる方
法や、半導体素子を十分保護できる耐湿性、耐候性を備
えた樹脂を軟化させて圧着させる、あるいはスピンコー
ト等で塗布する手段を採ることができる。
段を採ることができる。すなわち、金属ワイヤー２１，
２２が変形しないほど軟化したプリプレールを用いる方
法や、半導体素子を十分保護できる耐湿性、耐候性を備
えた樹脂を軟化させて圧着させる、あるいはスピンコー
ト等で塗布する手段を採ることができる。
【００１４】プリプレールを用いる方法とは、両面に配
線層を形成したコア材に、片面に配線層を形成した軟い
プリプレールを、該配線層を外側にしてその一端縁をコ
ア材に押圧し、たわませた状態で端から押し付けながら
最終的に全体を貼り合わせる方法である。本例に適用す
る場合は、絶縁層４をコア材としてこの両面にあらかじ
め配線層を形成しておき、金属ワイヤー２１，２２によ
りワイヤーボンディングした半導体素子１１，１２を搭
載した絶縁基板３１，３２を、たわませて一部をコア材
である絶縁層４に押圧し、順次真直にしながら押しつけ
て貼り合わせ行く。プリプレールとする絶縁基板３１，
３２の材質は、接着時は上記貼り合わせが適正な接合状
態をもってなされ得、かつ、金属ワイヤー２１，２２が
変形しないように軟化している必要がある。本例では、
絶縁層４、及び絶縁基板３１，３２の材料として熱硬化
性樹脂を用い、コア材とする絶縁層４は熱硬化後のも
の、プリプレールとする絶縁基板３１，３２は軟らかい
状態のものを用いて、良好な接合を達成している。たと
えば市販の熱硬化性樹脂について、充填材であるたとえ
ばガラスクロスの密度を異ならせて硬いコア材と軟らか
いプリプレールの各材料とし、かつコア材は熱硬化後の
ものを用い、プリプレールとしてたとえば熱圧着のとき
に熱硬化されるように用いることができる。このような
プリプレールとしての用法が可能であれば、同様な性能
の各材料を用いて実施することができる。
線層を形成したコア材に、片面に配線層を形成した軟い
プリプレールを、該配線層を外側にしてその一端縁をコ
ア材に押圧し、たわませた状態で端から押し付けながら
最終的に全体を貼り合わせる方法である。本例に適用す
る場合は、絶縁層４をコア材としてこの両面にあらかじ
め配線層を形成しておき、金属ワイヤー２１，２２によ
りワイヤーボンディングした半導体素子１１，１２を搭
載した絶縁基板３１，３２を、たわませて一部をコア材
である絶縁層４に押圧し、順次真直にしながら押しつけ
て貼り合わせ行く。プリプレールとする絶縁基板３１，
３２の材質は、接着時は上記貼り合わせが適正な接合状
態をもってなされ得、かつ、金属ワイヤー２１，２２が
変形しないように軟化している必要がある。本例では、
絶縁層４、及び絶縁基板３１，３２の材料として熱硬化
性樹脂を用い、コア材とする絶縁層４は熱硬化後のも
の、プリプレールとする絶縁基板３１，３２は軟らかい
状態のものを用いて、良好な接合を達成している。たと
えば市販の熱硬化性樹脂について、充填材であるたとえ
ばガラスクロスの密度を異ならせて硬いコア材と軟らか
いプリプレールの各材料とし、かつコア材は熱硬化後の
ものを用い、プリプレールとしてたとえば熱圧着のとき
に熱硬化されるように用いることができる。このような
プリプレールとしての用法が可能であれば、同様な性能
の各材料を用いて実施することができる。
【００１５】半導体素子を十分保護できる耐湿性、耐候
性を備えた樹脂を軟化させて圧着させる、あるいはスピ
ンコート等で塗布する手段を採用する場合は、接合のた
めと、良好なパッケージングのために、一般に以下のよ
うな特長をもつ樹脂を用いることが好ましい。 半導体素子を、光、放射線、水、空気から保護するこ
とができる。 熱を加えると容易に軟らかくなり、その後、硬化した
ままの状態である。 安価である。 上記のような特長を有する樹脂であれば任意に用いるこ
とができる。たとえば、エポキシ樹脂、特に暗色（特に
黒色）にしたエポキシ樹脂を好ましく用いることができ
る。エポキシ樹脂を用いても、本発明の構成を採る場合
は、前述したような従来技術の問題点は生じない。
性を備えた樹脂を軟化させて圧着させる、あるいはスピ
ンコート等で塗布する手段を採用する場合は、接合のた
めと、良好なパッケージングのために、一般に以下のよ
うな特長をもつ樹脂を用いることが好ましい。 半導体素子を、光、放射線、水、空気から保護するこ
とができる。 熱を加えると容易に軟らかくなり、その後、硬化した
ままの状態である。 安価である。 上記のような特長を有する樹脂であれば任意に用いるこ
とができる。たとえば、エポキシ樹脂、特に暗色（特に
黒色）にしたエポキシ樹脂を好ましく用いることができ
る。エポキシ樹脂を用いても、本発明の構成を採る場合
は、前述したような従来技術の問題点は生じない。
【００１６】上記のようにすることによって、金属ワイ
ヤー２１，２２を変形させることなく、半導体素子１
１，１２の封止と積層のための接着を達成できる。絶縁
層４は、直接半導体素子１１，１２と接しており、従来
技術のごとき樹脂封止部６（図２参照）は無いため、該
樹脂封止部６のために半導体素子１１，１２近傍の高密
度化が阻害される問題もなく、また樹脂封止部６と絶縁
層４との密着という問題からも解放される。さらに従来
技術と比較して、工程が１工程減少するため、安価に製
造できるようになる。
ヤー２１，２２を変形させることなく、半導体素子１
１，１２の封止と積層のための接着を達成できる。絶縁
層４は、直接半導体素子１１，１２と接しており、従来
技術のごとき樹脂封止部６（図２参照）は無いため、該
樹脂封止部６のために半導体素子１１，１２近傍の高密
度化が阻害される問題もなく、また樹脂封止部６と絶縁
層４との密着という問題からも解放される。さらに従来
技術と比較して、工程が１工程減少するため、安価に製
造できるようになる。
【００１７】次に、図３ないし図７を参照して、本例に
おける製造工程を説明する。まず、図３に示すように、
配線層５１を設けた絶縁基板３１に半導体素子１１を搭
載する。場合によっては、より薄く実装するために、絶
縁基板３１に凹部７を設けてもよい。
おける製造工程を説明する。まず、図３に示すように、
配線層５１を設けた絶縁基板３１に半導体素子１１を搭
載する。場合によっては、より薄く実装するために、絶
縁基板３１に凹部７を設けてもよい。
【００１８】次に図４に示すように、ワイヤーボンド法
により金属ワイヤー２１で配線層５１と半導体素子１１
とを結線する。
により金属ワイヤー２１で配線層５１と半導体素子１１
とを結線する。
【００１９】さらに図５に示すように、絶縁層４で半導
体素子１１を封止し、図６に示すように、このような構
造の基板を２枚（またはさらに多く）積層する。積層に
ついては、前述した各種の手法を採ることができる。
体素子１１を封止し、図６に示すように、このような構
造の基板を２枚（またはさらに多く）積層する。積層に
ついては、前述した各種の手法を採ることができる。
【００２０】そして最後に図７に示すようにスルーホー
ル８を設けて、各基板を電気的に接合する。
ル８を設けて、各基板を電気的に接合する。
【００２１】本例によれば、上述したように高密度化を
実現しつつ、信頼性の高い製品を容易な工程で得られ
る。すなわち、高信頼性でかつ経済的な実装方法、及び
半導体装置を提供できる。以下に述べる他の実施の形態
例も、同様の効果を有する。
実現しつつ、信頼性の高い製品を容易な工程で得られ
る。すなわち、高信頼性でかつ経済的な実装方法、及び
半導体装置を提供できる。以下に述べる他の実施の形態
例も、同様の効果を有する。
【００２２】実施の形態例２ 本実施の形態例の断面を図８に示す。本例は、図８に示
すように、フェイスダウン方式で半導体素子１１，１２
を搭載したものである。本例では、半導体素子１１，１
２の接続面が絶縁基板３１，３２と対向しており、接続
部２１ａ，２２ｂにより絶縁基板３１，３２の配線層５
１，５２と接続されている。
すように、フェイスダウン方式で半導体素子１１，１２
を搭載したものである。本例では、半導体素子１１，１
２の接続面が絶縁基板３１，３２と対向しており、接続
部２１ａ，２２ｂにより絶縁基板３１，３２の配線層５
１，５２と接続されている。
【００２３】実施の形態例３ 本実施の形態例の断面を図９に示す。本例は、図９に示
すように、積層した基板の最表面に、従来型の実装を行
ったものである。図示の場合は、電子部品９を、絶縁基
板３１の上表面の配線層５１に接続した構造を例示す
る。
すように、積層した基板の最表面に、従来型の実装を行
ったものである。図示の場合は、電子部品９を、絶縁基
板３１の上表面の配線層５１に接続した構造を例示す
る。
【００２４】実施の形態例４ 本実施の形態例の断面を図１０に示す。本例は、図１０
に示すように、配線層５ａ，５ｂ，５ｃのみを重ねた構
造からなる。すなわち本例は、配線層５ａ，５ｂを有す
る絶縁基板３１に半導体素子１１ａ，１１ｂが搭載さ
れ、該半導体素子１１ａ，１１ｂが絶縁層４で封止さ
れ、該絶縁層４上に配線層５ｃが形成されてなる。さら
に図示例では、この最表面に、従来型の実装が行われて
いる。図示の場合は、電子部品９が、絶縁層４の上表面
の配線層５ｃに接続されている。
に示すように、配線層５ａ，５ｂ，５ｃのみを重ねた構
造からなる。すなわち本例は、配線層５ａ，５ｂを有す
る絶縁基板３１に半導体素子１１ａ，１１ｂが搭載さ
れ、該半導体素子１１ａ，１１ｂが絶縁層４で封止さ
れ、該絶縁層４上に配線層５ｃが形成されてなる。さら
に図示例では、この最表面に、従来型の実装が行われて
いる。図示の場合は、電子部品９が、絶縁層４の上表面
の配線層５ｃに接続されている。
【００２５】以上、本発明につき、好適な実施の形態例
を挙げて種々説明したが、本発明はこれらの実施の形態
例に限定されるものではなく、本発明の趣旨において、
多くの改変を施し得るのはもちろんのことである。
を挙げて種々説明したが、本発明はこれらの実施の形態
例に限定されるものではなく、本発明の趣旨において、
多くの改変を施し得るのはもちろんのことである。
【００２６】
【発明の効果】上述したように、本発明によれば、電子
回路基板を多層にしてその絶縁層に半導体素子を埋め込
む場合も、信頼性が高く、かつ、経済的な電子部品の実
装方法、及び半導体装置が提供できるという効果が得ら
れる。
回路基板を多層にしてその絶縁層に半導体素子を埋め込
む場合も、信頼性が高く、かつ、経済的な電子部品の実
装方法、及び半導体装置が提供できるという効果が得ら
れる。
【図１】 本発明の実施の形態例１の構成を示す断面図
である。
である。
【図２】 従来技術を示す図である。
【図３】 本発明の実施の形態例１の工程を示す図であ
る（１）。
る（１）。
【図４】 本発明の実施の形態例１の工程を示す図であ
る（２）。
る（２）。
【図５】 本発明の実施の形態例１の工程を示す図であ
る（３）。
る（３）。
【図６】 本発明の実施の形態例１の工程を示す図であ
る（４）。
る（４）。
【図７】 本発明の実施の形態例１の工程を示す図であ
る（５）。
る（５）。
【図８】 本発明の実施の形態例２の構成を示す断面図
である。
である。
【図９】 本発明の実施の形態例３の構成を示す断面図
である。
である。
【図１０】 本発明の実施の形態例４の構成を示す断面
図である。
図である。
１１，１２，１１ａ，１１ｂ・・・半導体素子、２１，
２２・・・（金属）ワイヤー、３１，３２・・・絶縁基
板、４・・・絶縁層、５１，５２，５ａ，５ｂ，５ｃ・
・・配線層、７・・・凹部、８・・・スルーホール。
２２・・・（金属）ワイヤー、３１，３２・・・絶縁基
板、４・・・絶縁層、５１，５２，５ａ，５ｂ，５ｃ・
・・配線層、７・・・凹部、８・・・スルーホール。
Claims (6)
- 【請求項１】 少なくとも１層の絶縁層を有する多層基
板に電子部品を実装する電子部品の実装方法であって、 少なくとも一部の絶縁層を半導体素子の封止部としたこ
とを特徴とする電子部品の実装方法。 - 【請求項２】 絶縁基板上に形成された配線層と、該絶
縁基板上に搭載された半導体素子とを接続し、該半導体
素子の封止部として絶縁層を形成したことを特徴とする
請求項１に記載の電子部品の実装方法。 - 【請求項３】 絶縁基板上に形成された配線層と、該絶
縁基板上に搭載された半導体素子とを接続してなる基板
を絶縁層により接続することにより複数枚積層して形成
するとともに、少なくとも１枚の基板は半導体素子が他
の基板との接続側にあり、該半導体素子は上記絶縁層に
より封止されることを特徴とする請求項１に記載の電子
部品の実装方法。 - 【請求項４】 少なくとも１層の絶縁層を有する多層基
板に電子部品が実装されてなる半導体装置であって、 少なくとも一部の絶縁層を半導体素子の封止部とした構
造を有することを特徴とする半導体装置。 - 【請求項５】 絶縁基板上に形成された配線層と、該絶
縁基板上に搭載された半導体素子とを接続し、該半導体
素子の封止部として絶縁層を形成したことを特徴とする
請求項４に記載の半導体装置。 - 【請求項６】 絶縁基板上に形成された配線層と、該絶
縁基板上に搭載された半導体素子とを接続してなる基板
を絶縁層により接続することにより複数枚積層して形成
するとともに、少なくとも１枚の基板は半導体素子が他
の基板との接続側にあり、該半導体素子は上記絶縁層に
より封止されることを特徴とする請求項４に記載の半導
体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10344594A JP2000174442A (ja) | 1998-12-03 | 1998-12-03 | 電子部品の実装方法、及び半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10344594A JP2000174442A (ja) | 1998-12-03 | 1998-12-03 | 電子部品の実装方法、及び半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000174442A true JP2000174442A (ja) | 2000-06-23 |
Family
ID=18370485
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10344594A Pending JP2000174442A (ja) | 1998-12-03 | 1998-12-03 | 電子部品の実装方法、及び半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2000174442A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002280713A (ja) * | 2001-03-16 | 2002-09-27 | Sony Corp | 電子部品内蔵型回路基板及びその製造方法 |
| JP2009071259A (ja) * | 2007-09-10 | 2009-04-02 | Hynix Semiconductor Inc | 半導体パッケージ及びその製造方法 |
| WO2010038489A1 (ja) * | 2008-09-30 | 2010-04-08 | イビデン株式会社 | 電子部品内蔵配線板及びその製造方法 |
-
1998
- 1998-12-03 JP JP10344594A patent/JP2000174442A/ja active Pending
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002280713A (ja) * | 2001-03-16 | 2002-09-27 | Sony Corp | 電子部品内蔵型回路基板及びその製造方法 |
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| CN102150482A (zh) * | 2008-09-30 | 2011-08-10 | 揖斐电株式会社 | 电子零件内置线路板及其制造方法 |
| US8466372B2 (en) | 2008-09-30 | 2013-06-18 | Ibiden Co., Ltd. | Wiring board with built-in electronic component and method for manufacturing the same |
| CN102150482B (zh) * | 2008-09-30 | 2013-07-10 | 揖斐电株式会社 | 电子零件内置线路板及其制造方法 |
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