CN102150482A - 电子零件内置线路板及其制造方法 - Google Patents

电子零件内置线路板及其制造方法 Download PDF

Info

Publication number
CN102150482A
CN102150482A CN2009801356896A CN200980135689A CN102150482A CN 102150482 A CN102150482 A CN 102150482A CN 2009801356896 A CN2009801356896 A CN 2009801356896A CN 200980135689 A CN200980135689 A CN 200980135689A CN 102150482 A CN102150482 A CN 102150482A
Authority
CN
China
Prior art keywords
mentioned
electronic component
conductive pattern
built
circuit board
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN2009801356896A
Other languages
English (en)
Other versions
CN102150482B (zh
Inventor
酒井俊辅
佐藤健司
古谷俊树
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Ibiden Co Ltd
Original Assignee
Ibiden Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Ibiden Co Ltd filed Critical Ibiden Co Ltd
Publication of CN102150482A publication Critical patent/CN102150482A/zh
Application granted granted Critical
Publication of CN102150482B publication Critical patent/CN102150482B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/02—Details
    • H05K1/0296—Conductive pattern lay-out details not covered by sub groups H05K1/02 - H05K1/0295
    • H05K1/0298—Multilayer circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5389—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates the chips being integrally enclosed by the interconnect and support structures
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/46—Manufacturing multilayer circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L24/23—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
    • H01L24/24—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of an individual high density interconnect connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/82—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by forming build-up interconnects at chip-level, e.g. for high density interconnects [HDI]
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/18—Printed circuits structurally associated with non-printed electric components
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/18—Printed circuits structurally associated with non-printed electric components
    • H05K1/182—Printed circuits structurally associated with non-printed electric components associated with components mounted in the printed circuit board, e.g. insert mounted components [IMC]
    • H05K1/184—Components including terminals inserted in holes through the printed circuit board and connected to printed contacts on the walls of the holes or at the edges thereof or protruding over or into the holes
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/18—Printed circuits structurally associated with non-printed electric components
    • H05K1/182—Printed circuits structurally associated with non-printed electric components associated with components mounted in the printed circuit board, e.g. insert mounted components [IMC]
    • H05K1/185—Components encapsulated in the insulating substrate of the printed circuit or incorporated in internal layers of a multilayer circuit
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/568—Temporary substrate used as encapsulation process aid
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/04105—Bonding areas formed on an encapsulation of the semiconductor or solid-state body, e.g. bonding areas on chip-scale packages
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L2224/23—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
    • H01L2224/24—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of an individual high density interconnect connector
    • H01L2224/241—Disposition
    • H01L2224/24151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/24221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/24225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/24227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the HDI interconnect not connecting to the same level of the item at which the semiconductor or solid-state body is mounted, e.g. the semiconductor or solid-state body being mounted in a cavity or on a protrusion of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/45099—Material
    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45117—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950°C
    • H01L2224/45124—Aluminium (Al) as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/45099—Material
    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/45144—Gold (Au) as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L24/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/013—Alloys
    • H01L2924/014—Solder alloys
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/12—Passive devices, e.g. 2 terminal devices
    • H01L2924/1204—Optical Diode
    • H01L2924/12042—LASER
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H01L2924/1815—Shape
    • H01L2924/1816—Exposing the passive side of the semiconductor or solid-state body
    • H01L2924/18162—Exposing the passive side of the semiconductor or solid-state body of a chip with build-up interconnect
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/1901—Structure
    • H01L2924/1904—Component type
    • H01L2924/19041—Component type being a capacitor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/301—Electrical effects
    • H01L2924/3025—Electromagnetic shielding
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/09—Shape and layout
    • H05K2201/09209—Shape and layout details of conductors
    • H05K2201/09654—Shape and layout details of conductors covering at least two types of conductors provided for in H05K2201/09218 - H05K2201/095
    • H05K2201/09781—Dummy conductors, i.e. not used for normal transport of current; Dummy electrodes of components
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/10—Details of components or other objects attached to or integrated in a printed circuit board
    • H05K2201/10613—Details of electrical connections of non-printed components, e.g. special leads
    • H05K2201/10621—Components characterised by their electrical contacts
    • H05K2201/10636—Leadless chip, e.g. chip capacitor or resistor
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/10—Details of components or other objects attached to or integrated in a printed circuit board
    • H05K2201/10613—Details of electrical connections of non-printed components, e.g. special leads
    • H05K2201/10621—Components characterised by their electrical contacts
    • H05K2201/10674—Flip chip
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2203/00—Indexing scheme relating to apparatus or processes for manufacturing printed circuits covered by H05K3/00
    • H05K2203/01—Tools for processing; Objects used during processing
    • H05K2203/0147—Carriers and holders
    • H05K2203/0156—Temporary polymeric carrier or foil, e.g. for processing or transferring
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2203/00—Indexing scheme relating to apparatus or processes for manufacturing printed circuits covered by H05K3/00
    • H05K2203/01—Tools for processing; Objects used during processing
    • H05K2203/0191—Using tape or non-metallic foil in a process, e.g. during filling of a hole with conductive paste
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2203/00—Indexing scheme relating to apparatus or processes for manufacturing printed circuits covered by H05K3/00
    • H05K2203/04—Soldering or other types of metallurgic bonding
    • H05K2203/049—Wire bonding
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2203/00—Indexing scheme relating to apparatus or processes for manufacturing printed circuits covered by H05K3/00
    • H05K2203/14—Related to the order of processing steps
    • H05K2203/1461—Applying or finishing the circuit pattern after another process, e.g. after filling of vias with conductive paste, after making printed resistors
    • H05K2203/1469—Circuit made after mounting or encapsulation of the components
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/46—Manufacturing multilayer circuits
    • H05K3/4602—Manufacturing multilayer circuits characterized by a special circuit board as base or central core whereon additional circuit layers are built or additional circuit boards are laminated
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
    • Y02P—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN THE PRODUCTION OR PROCESSING OF GOODS
    • Y02P70/00—Climate change mitigation technologies in the production process for final industrial or consumer products
    • Y02P70/50—Manufacturing or production processes characterised by the final manufactured product

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Production Of Multi-Layered Print Wiring Board (AREA)

Abstract

本发明提供电子零件内置线路板及其制造方法。在该电子零件内置线路板(1)中，在设置于芯基板(2)的贯通孔(21)中收容有电子零件(3)。在芯基板(2)的一个主面(第一面)上形成有层间绝缘层(6)，在芯基板(2)的另一个主面(第二面)上形成有导体图案(5)、导体图案(10)和层间绝缘层(7)。此外，在层间绝缘层(6)上形成有导体图案(8)，在层间绝缘层(7)上形成有导体图案(9)。另外，电子零件(3)的端子(30)借助设置在层间绝缘层(6)的导通导体(60)与导体图案(8)电连接。导体图案(10)与导体图案(5)的厚度相同，且呈框状地形成在贯通孔(21)的第二面侧的端面的周缘处。

Description

电子零件内置线路板及其制造方法
技术领域
本发明涉及一种在内部收容有半导体元件等电子零件的电子零件内置线路板。
背景技术
近年来，随着电子设备的高性能化、小型化的发展，对安装在电子设备内部的线路板的高性能化、高集成化的需求日益增加。
针对该需求，提出了各种将IC芯片等电子零件收容(内置)在线路板内的技术。
例如，在专利文献1中公开了一种多层印刷线路板的制造方法，该方法包括下述工序：(a)将UV带等片状构件贴在形成于芯基板的贯通孔的底部；(b)以使IC芯片等半导体元件的端子与片状构件的粘接面接触的方式将该半导体元件载置在片状构件上；(c)将树脂填充在贯通孔内；(d)使填充的树脂固化；(e)将片状构件剥离；(f)在半导体元件的上表面形成积(build-up)层。
专利文献1：日本特开2002-246757号公报
采用上述制造方法，能够使半导体元件的端子与积层的布线恰当地电连接，能够制造可靠性高的半导体元件内置多层印刷线路板。
但该方法的前提是，需要将UV带等片状构件大致水平地粘贴在芯基板的底部。但采用以往的技术，想要大致水平地粘贴片状构件绝非易事。例如在芯基板形成贯通孔时所产生的毛刺等会妨碍水平的粘贴。另外，从高密度化的观点出发，也需要在芯基板的两个主面上形成导体图案，但在该情况下粘贴片状构件时，如图13A所示，在导体图案部与贯通孔端的附近部之间产生高度差，从而片状构件形变的可能性较大。
而且，当粘贴的片状构件产生形变时，底面侧的密闭性不充分，如图13B所示，填充的树脂可能会进入到芯基板与片状构件之间的间隙中。
发明内容
本发明是鉴于上述问题而做成的，目的在于通过将电子零件准确地配置在芯基板内，从而提供一种连接可靠性等品质优异的电子零件内置线路板和易于将电子零件准确地配置在芯基板内的制造方法。
本发明的电子零件内置线路板的特征在于，
该电子零件内置线路板包括：
芯基板；
电子零件，其被收容在设置于该芯基板的贯通孔中；
第一导体图案，其形成在上述芯基板的至少任意一个主面上；
第二导体图案，其形成在与上述第一导体图案的形成面相同的面上；
一层或多层的层间绝缘层和导体图案层，其形成在上述芯基板上，
上述第二导体图案形成于上述贯通孔的端面的周缘的至少一部分。
上述电子零件的端子可以借助设置在任意的上述层间绝缘层的导通导体(via conductor)与形成在该层间绝缘层上的上述导体图案层电连接。
或者，上述电子零件的端子也可以借助导体凸块或导电性粘接层与形成在任意的上述层间绝缘层上的上述导体图案层电连接。
或者，上述电子零件的焊盘可以借助引线与形成在上述芯基板的任意一个主面上的、与上述第一导体图案和上述第二导体图案均不同的其他导体图案电连接。
上述第二导体图案可以形成在上述贯通孔的端面周缘的隔着上述贯通孔相对的部分。
也可以在上述贯通孔的端面周缘处呈框状地形成上述第二导体图案。
也可以在上述贯通孔的端面周缘处呈框状地连续形成上述第二导体图案。
或者，也可以在上述贯通孔的端面周缘处呈框状地以含有不连续部分的方式形成上述第二导体图案。
上述第二导体图案的侧面与上述芯基板的设置有上述贯通孔的内壁面大致对齐。
或者，上述第二导体图案的一部分向上述贯通孔内突出。
或者，也可以自上述贯通孔的端面的轮廓离开规定距离地形成上述第二导体图案。
上述第二导体图案的最大宽度可以比上述第一导体图案的最大宽度宽。
优选上述第二导体图案的厚度与上述第一导体图案的厚度大致相同。
优选在上述贯通孔内的上述电子零件与上述芯基板的内壁之间的间隙中填充有树脂材料。
优选使上述电子零件的电路非形成面与上述芯基板中的上述第二导体图案的形成面相对地将该电子零件收容在上述贯通孔内。
上述第二导体图案也可以形成在上述芯基板的两个主面上。
本发明的电子零件内置线路板的制造方法的特征在于，
该方法包括下述工序：
在芯基板设置用于收容电子零件的贯通孔；
在上述芯基板的同一主面上形成第一导体图案和第二导体图案，该主面是上述芯基板的至少任意一个主面；
在上述芯基板的上述第一导体图案和上述第二导体图案的形成面粘贴粘合带；
将上述电子零件载置在上述贯通孔的底部的上述粘合带的粘合面上；
在上述芯基板的内壁与所载置的上述电子零件之间的间隙中填充树脂材料，固定上述电子零件；
在固定了上述电子零件后，将上述粘合带剥离，
上述第二导体图案形成于上述贯通孔的端面的周缘的至少一部分。
本发明的电子零件内置线路板的制造方法还可以包括下述工序：
在上述电子零件和上述芯基板上形成层间绝缘层和导体图案层；
在上述绝缘层形成将上述电子零件的端子和上述导体图案层电连接起来的导通导体。
可以将上述第二导体图案形成在上述贯通孔的端面的周缘的隔着上述贯通孔相对的部分。
也可以在上述贯通孔的端面的周缘处呈框状地形成上述第二导体图案。
也可以在上述贯通孔的端面的周缘处呈框状地连续形成上述第二导体图案。
或者，也可以在上述贯通孔的端面的周缘处呈框状地以含有不连续部分的方式形成上述第二导体图案。
也可以使上述第二导体图案的侧面与上述芯基板的设置有上述贯通孔的内壁面大致对齐地形成上述第二导体图案。
或者也可以使上述第二导体图案的一部分向上述贯通孔内突出地形成上述第二导体图案。
或者也可以自上述贯通孔的端面的轮廓离开规定距离地形成上述第二导体图案。
上述第二导体图案的最大宽度可以比上述第一导体图案的最大宽度宽。
另外，优选上述粘合带是照射紫外线后粘合性降低的UV带。
另外，优选上述第二导体图案的厚度与上述第一导体图案的厚度大致相同。
采用本发明，能够提供一种连接可靠性等品质优异的电子零件内置线路板和易于将电子零件准确地配置在芯基板内的制造方法。
附图说明
图1A是在本实施方式中使用的覆铜层叠板的剖视图。
图1B是表示在图1A的基板形成了通孔的状态的剖视图。
图1C是表示对图1B的基板实施了非电解镀铜处理和电解镀铜处理后的状态的剖视图。
图1D是表示在芯基板上形成了导体图案的状态的剖视图。
图1E是表示在芯基板形成了贯通孔的状态的剖视图。
图2A是表示在芯基板粘贴了带的状态的剖视图。
图2B是表示载置了电子零件的状态的剖视图。
图3A是表示在芯基板的第一面上形成了层间绝缘层的状态的剖视图。
图3B是表示将带自图3A的基板剥离后的状态的剖视图。
图3C是表示在芯基板的第二面上形成了层间绝缘层的状态的剖视图。
图4A是从第二面侧观察图1D的基板时的主要部分俯视图。
图4B是从第二面侧观察图1E的基板时的主要部分俯视图。
图5是本发明的一实施方式的电子零件内置线路板的剖视图。
图6是使用了图5的电子零件内置线路板的积层多层印刷线路板的剖视图。
图7是表示在另一实施方式中在芯基板上形成了导体图案的状态的剖视图。
图8A是表示面朝下(face down)方式的电子零件的收容例的剖视图。
图8B是表示面朝下方式的电子零件的收容例的剖视图。
图8C是表示面朝下方式的电子零件的收容例的剖视图。
图9A是用于说明另一实施方式的虚设图案的例子的俯视图。
图9B是用于说明另一实施方式的虚设图案的例子的俯视图。
图9C是用于说明另一实施方式的虚设图案的例子的俯视图。
图9D是用于说明另一实施方式的虚设图案的例子的俯视图。
图9E是用于说明另一实施方式的虚设图案的例子的俯视图。
图9F是用于说明另一实施方式的虚设图案的例子的俯视图。
图9G是用于说明另一实施方式的虚设图案的例子的俯视图。
图9H是用于说明另一实施方式的虚设图案的例子的俯视图。
图9I是用于说明另一实施方式的虚设图案的例子的俯视图。
图9J是用于说明另一实施方式的虚设图案的例子的剖视图。
图10A是表示在电子零件为电容器的情况下的收容例的剖视图。
图10B是表示在电子零件为电容器的情况下的收容例的剖视图。
图10C是表示在电子零件为电容器的情况下的收容例的剖视图。
图11A是表示在以引线接合方式安装电子零件的情况下的例子的剖视图。
图11B是表示在以引线接合方式安装电子零件的情况下的例子的剖视图。
图12A是表示在以倒装方式安装电子零件的情况下的例子的剖视图。
图12B是表示在以倒装方式安装电子零件的情况下的例子的剖视图。
图12C是表示在以倒装方式安装电子零件的情况下的例子的剖视图。
图13A是用于说明以往技术的问题的剖视图。
图13B是用于说明以往技术的问题的剖视图。
附图标记说明
1、电子零件内置线路板；
2、芯基板；
3、电子零件；
4、5、8～10、导体图案；
6、7、层间绝缘层；
20、通孔导体；
21、贯通孔；
30、端子；
60、70、导通导体。
具体实施方式
下面，参照附图说明本发明的实施方式的电子零件内置线路板及其制造方法。
图5是利用实施方式1的制造方法制成的电子零件内置线路板1的概略剖视图。电子零件内置线路板1包括：芯基板2、收容(内置)在芯基板2中的电子零件3、分别形成在芯基板2的两个主面上的导体图案4、5、层间绝缘层6、7、形成在层间绝缘层6上的导体图案8、形成在层间绝缘层7上的导体图案9和形成在芯基板2的一个主面上的导体图案10。
芯基板2是通过在加强构件(基材)中浸渗树脂而成的基板，该芯基板2的厚度大约为10μm。作为加强构件，优选采用玻璃纤维布(玻璃布)、玻璃无纺布、芳香族聚酰胺(aramid)无纺布等。另外，除上述材料之外，只要是具有与上述材料同等强度的绝缘性材料，也可以采用。
另外，作为浸渗在加强构件中的树脂，可以采用环氧树脂、BT(双马来酰亚胺-三嗪树脂)树脂、聚酰亚胺树脂等。
导体图案4、5由铜等构成，其厚度均约为20μm。导体图案4形成在芯基板2的一个主面(以下称作第一面。)上，导体图案5形成在芯基板2的另一个主面(以下称作第二面。)上。导体图案4和导体图案5借助通孔导体20电连接。
在本实施方式中，电子零件3是IC芯片，将电子零件3以所谓的面朝上(face up)方式收容在芯基板2的贯通孔21内。
层间绝缘层6、7是通过在玻璃纤维、芳香族聚酰胺纤维等加强构件中浸渗环氧树脂、聚酯树脂、聚酰亚胺树脂、BT树脂、酚醛树脂等树脂而构成的板材，在本实施方式中，层间绝缘层6、7均由预浸料构成。层间绝缘层6形成在芯基板2的第一面侧，层间绝缘层7形成在芯基板2的第二面侧，层间绝缘层6、7的厚度均大约为60μm。
导体图案8、9由铜等构成，其厚度均约为20μm。导体图案8形成在层间绝缘层6上，且借助导通导体60与导体图案4和电子零件3的端子30电连接。另一方面，导体图案9形成在层间绝缘层7上，且借助导通导体70与导体图案9电连接。
与导体图案5相同，导体图案10也形成在芯基板2的第二面侧。导体图案10由铜等构成，其厚度均大约为20μm。详见后述，导体图案10用于准确地配置电子零件3，不与其他导体图案电连接。
接下来，参照图1A～图4B说明该电子零件内置线路板1的制造方法。
首先，准备图1A所示那样的在厚度约为110μm的芯基板2的两个主面层压有厚度约为12μm的铜箔101、102的覆铜层叠板。
接下来，以使用钻头等的已知的开孔施工方法在图1A的覆铜层叠板形成通孔103(参照图1B)。另外，也可以使用二氧化碳(CO2)激光、Nd-YAG激光、准分子激光等形成通孔103。
接着，进行将残留在通孔103的内表面的钻污等去除的处理(去钻污处理)，然后对图1B的覆铜层叠板实施非电解镀铜处理和电解镀铜处理。于是，如图1C所示，在图1B的镀铜膜叠层板的两个主面分别形成镀铜膜104、105，并形成通孔导体20。
接着，利用减成法将镀铜膜104、105中的不需要的部分溶解去除，从而形成导体图案4、5、10a(参照图1D)。导体图案10a是导体图案10的原型(开孔前)，如图4A所示，比电子零件3的载置面(即电路非形成面)的面积大地形成导体图案10a。在本实施方式中，导体图案10的形成面积与将电子零件3的电路非形成面(矩形)的轮廓扩大规定长度L(约50μm)后的面积相等。
接下来，以使用钻头等的已知的开孔施工方法形成用于收容电子零件3的贯通孔21(参照图1E)。另外，也可以使用二氧化碳(CO2)激光、Nd-YAG激光、准分子激光等形成贯通孔21。通过这样地开孔，形成导体图案10。如图4B所示，以无间隙地围绕贯通孔21的第二面侧的端面的方式在芯基板2的第二面上呈框状地形成导体图案10。贯通孔21的框宽约为8.1mm。
另外，如图7所示，也可以在形成贯通孔21之前预先形成导体图案10。在该情况下，在形成导体图案4、5的工序中也形成导体图案10。
接下来，在图1E的基板的第二面侧粘贴带201(参照图2A)。作为带201，也可以使用照射UV(紫外线)后粘合性降低，进而容易剥离的UV带(例如琳得科(Lintec)株式会社的Adwill D系列等)。另外，也可以使用即使在临时固化时的80℃以上的高温下粘合性也不会降低的各种粘合带，例如聚酰亚胺带等。
此时，由于存在具有与导体图案5相同的厚度、且以将贯通孔21的第二面侧的端面围起来的方式形成的导体图案10，因此易于将带201不歪斜且大致水平地粘贴在上述第二面侧。
在粘贴了带201后，将电子零件3以所谓的面朝上方式载置在带201的粘接(粘合)面上(参照图2B)。这里，由于如上所述地大致水平地粘贴带201，因此电子零件3能够不在上下方向上错位地被准确配置。
然后，采用真空层压法将厚度约为60μm的膜状树脂材料(在本实施方式中为预浸料)层压于图2B的基板的第一面上。由此，如图3A所示形成层间绝缘层6。在进行该层压处理时，树脂材料流入通孔导体20的内部，而且，树脂材料流入贯通孔21内的电子零件3与芯基板2的内壁之间的间隙中。由此，利用树脂材料填充电子零件3与芯基板2的内壁之间的间隙。
如上所述，导体图案10以无间隙的方式包围贯通孔21的第二面侧的端面且与带201紧密接触。因此，导体图案10成为隔壁，从而流入到电子零件3与芯基板2的内壁之间的间隙中的树脂材料不会流出到芯基板2的第二面上。
接下来，进行UV照射，从而将带201剥离(参照图3B)。然后，采用真空层压法将厚度约为60μm的膜状树脂材料(在本实施方式中为预浸料)层压于图3B的基板的第二面上。由此，如图3C所示形成层间绝缘层7。在进行该层压处理时，树脂材料流入到通孔导体20的内部，从而利用树脂材料填充通孔导体20的内部。
另外，当然也可以像图8A～图8C那样地以面朝下方式收容电子零件3。
然后，使用二氧化碳(CO2)激光、UV-YAG激光等在图3C的基板的规定位置处形成导通孔，采用加成法形成导体图案8、9和导通导体60、70，从而获得图5所示的电子零件内置线路板1。
如上所述，采用本实施方式的制造方法，能够在芯基板2的第二面上以将贯通孔21的第二面侧的端面围起来的方式呈框状地形成与导体图案5的厚度相同的导体图案10。因此，易于将带201不歪斜且大致水平地粘贴在第二面侧。
并且，能够利用大致水平地粘贴的带201将电子零件3以大致水平的状态载置在贯通孔21的内部的规定位置。由此，能够确保层间绝缘层6的平坦性。结果能够在层间绝缘层6上精细地形成导体图案8，并且还能高精度地形成导通导体60。因而，提高了电子零件3的端子30与导通导体60的连接可靠性。
另外，通过用导体图案10以无间隙的方式包围贯通孔21的第二面侧的端面而构成隔壁，能够防止在层压时树脂材料流出到芯基板2的第二面上。因此，能够更加可靠地确保所收容的电子零件3的上表面(电路形成面)的平坦性。
图6是将图5的电子零件内置线路板1进一步多层化而获得的积层多层印刷线路板的例子。下面简单说明该积层多层印刷线路板的制造工序。
首先，在电子零件内置线路板1的第一面上形成层间绝缘层601，在第二面上形成层间绝缘层602。然后，在层间绝缘层601设置到达形成于电子零件内置线路板1上的导体图案8的开口部，在层间绝缘层602设置到达形成于电子零件内置线路板1的导体图案9的开口部。
然后，在层间绝缘层601上形成导体图案603，在层间绝缘层602上形成导体图案604。届时，同时在层间绝缘层601、602的开口部内分别形成导通导体605、606。由此，导体图案603与导体图案8电连接，导体图案604与导体图案9电连接。
以同样的方法形成层间绝缘层607、608、导体图案609、610、导通导体611、612。
接着，将液态或干膜状的感光性抗蚀剂(阻焊剂)涂敷或层压于基板的两个主面。然后，使形成有规定图案的掩模膜(mask film)与感光性抗蚀剂的表面紧密接触，利用紫外线曝光，利用碱性水溶液显影。结果，形成了设置有开口部的阻焊层613、614，从而获得图6的积层多层印刷线路板，上述开口部用于使导体图案609、610的作为锡焊焊盘的部分露出。
另外，本发明并不限定于上述实施方式，在不脱离本发明的主旨的范围内能够对本发明进行各种变更。
例如，在上述实施方式中，导体图案10如图4B所示与贯通孔21的第二面侧的端面的轮廓大致对齐，但本发明并不限定于此。例如如图9A所示，也可以自上述第二面侧的端面的轮廓离开些许距离地形成导体图案10。这样，在形成层间绝缘层6时，构成层间绝缘层6的树脂材料的一部分自贯通孔21流出而流入芯基板2的第二面上的可能性非常高。但是，由于被导体图案10阻挡，其结果，直至以导体图案10作为隔壁的部分为止均被树脂材料填埋。由此，产生芯基板2与层间绝缘层6的密合性提高的这一效果。但需要注意的是，该情况下的导体图案10的距上述第二面侧的轮廓的距离最好小于导体图案10的线宽(即框宽)。
或者如图9B所示，也可以向贯通孔21的内侧稍稍伸出地形成导体图案10。为了以这种方式形成导体图案10，与上述实施方式相比，需要进行稍复杂些的工序，但却能使大致水平地粘贴带201变得更加容易。
另外，在上述实施方式中，贯通孔21的端面的轮廓为矩形，导体图案10的外轮廓也为矩形，但贯通孔21的端面形状和导体图案10的形状均不限定于上述实施方式。例如，如图9C所示，也可以将贯通孔21的端面的轮廓和导体图案10的外轮廓形成为椭圆形。
另外，导体图案10的形状也可以不与贯通孔21的端面的轮廓相同(参照图9D)。此外，导体图案10的线宽也可以不是均匀的宽度(参照图9E)。
另外，在上述实施方式中，以无间隙地包围贯通孔21的端面的方式形成导体图案10，但本发明并不限定于此，例如如图9F所示也允许存在多处微细的间隙。这样，若在导体图案10中存在间隙，则形成层间绝缘层6时，有如下危险性，即，流入到电子零件3与芯基板2的内壁之间的间隙中的树脂材料的一部分越过导体图案10即隔壁而流出到芯基板2的第二面上。但是，能够大致水平且容易地粘贴带201的这一效果不改变。而且，通过用树脂材料填埋导体图案10的间隙，能够产生芯基板2与层间绝缘层6的密合性提高的这一效果。因而，可以说能够充分地解决以往的问题。
同样根据上述观点，未必一定要以包围贯通孔21的端面的方式形成导体图案10。例如，也可以以图9G～图I所示的方式形成导体图案10。总之，以能够大致水平且容易地粘贴带201的方式形成导体图案10即可。
另外，导体图案10不仅可以形成在芯基板2的一个主面上，也可以形成在芯基板2的两个主面上。在图9J的例子中，表示的是在芯基板2的两个主面上形成有导体图案10、且在贯通孔21的侧面形成有用于连接两方的导体图案10的镀铜膜700的状态。当如图9J所示地形成导体图案10和镀铜膜700时，除了能够获得上述的效果之外还能获得屏蔽效果。
另外，在上述实施方式中，说明了导体图案10不与其他导体图案电连接的例子(即虚设的导体图案)。但导体图案10当然也可以与其他导体图案电连接而作为电路发挥功能。或者，也可以将第二导体图案用作电源导体、接地导体。
另外，收容在芯基板2中的电子零件3并不限定于是IC芯片等半导体元件。例如如图10A～图10C所示，可以采用与上述实施方式相同的步骤(图2B～图3B)将电容器收容在芯基板2中。
另外，在上述实施方式中，在形成层间绝缘层6时，电子零件3与芯基板2的内壁之间的间隙被用于构成层间绝缘层6的树脂材料填充，由此固定电子零件3，但也可以用其他方法固定电子零件3。例如也可以在形成层间绝缘层6之前(即层压树脂材料之前)，将绝缘性树脂(例如由热固化树脂和无机填料构成)填充在电子零件3与芯基板2的内壁之间的间隙中，从而固定电子零件3。
另外，在上述实施方式中，电子零件3的端子30借助导通导体60与层间绝缘层6上的导体图案8相连接，但电子零件3的安装方式没有限定，例如也可以利用引线接合连接方式安装电子零件3。
在该情况下的工序中，如图11A所示，将电子零件3以面朝上的方式载置在图2A的基板的带201的粘接(粘合)面上。在该电子零件3的上表面(电路形成面)代替连接端子地形成有未图示的焊盘。
然后，如图11B所示，利用引线111(金、铝的细线)连接电子零件3的焊盘和芯基板2上的焊盘(这里为导体图案4的一部分)。
在该情况下，与上述实施方式相同也能确保电子零件3的上表面(电路形成面)的平坦性，因此能够提高引线接合连接的精度。
另外，本发明也可以应用在以倒装方式安装电子零件3的情况中。在该情况下的工序中，如图12A所示，在图1E的基板的第二面侧层叠基材120，而非粘贴带201。基材120包括预浸料等绝缘构件121、形成在绝缘构件121上的焊盘122和形成在焊盘122上的锡焊凸块123。
如图12B所示地以面朝下的方式安装电子零件3。即，使设置有凸块31的电子零件3的电路形成面朝向下侧地将该电子零件3放入图12A的基板的贯通孔21中，并将该电子零件3载置在基材120上，从而使电子零件3的凸块31与锡焊凸块123接合。然后，如图12C所示，将填底材料124填充到芯基板2的贯通孔21的空隙中。该填底材料124例如为含有二氧化硅、氧化铝等无机填料的绝缘性树脂，起到下述作用，即，确保电子零件3的固定强度，并且吸收由电子零件3和芯基板2在热膨胀率上的不同而产生的形变。
如上所述在以倒装方式安装电子零件3的情况下，也能将电子零件3以大致水平的状态载置在贯通孔21的内部的规定位置。
另外，也可以使形成在焊盘122上的导电性粘接层(未图示)与电子零件3的凸块31电连接。例如以镀锡、镀焊锡、或镀锡-银-铜等镀合金的方式构成导电性粘接层。
本申请基于2008年9月30日申请的美国临时专利申请61/101286。本说明书参照并引用了该申请的说明书、权利要求书、所有附图。
工业实用性
本发明所涉及的技术能够广泛地应用在将电子零件收容在内部的线路板中。

Claims (28)

1.一种电子零件内置线路板，其特征在于，
该电子零件内置线路板包括：
芯基板；
电子零件，其被收容在设置于该芯基板的贯通孔中；
第一导体图案，其形成在上述芯基板的至少任意一个主面上；
第二导体图案，其形成在与上述第一导体图案的形成面相同的面上；
一层或多层的层间绝缘层和导体图案层，其形成在上述芯基板上，
上述第二导体图案形成于上述贯通孔的端面的周缘的至少一部分。
2.根据权利要求1所述的电子零件内置线路板，其特征在于，
上述电子零件的端子借助设置在任意的上述层间绝缘层的导通导体与形成在该上述层间绝缘层上的上述导体图案层电连接。
3.根据权利要求1所述的电子零件内置线路板，其特征在于，
上述电子零件的端子借助导体凸块或导电性粘接层与形成在任意的上述层间绝缘层上的上述导体图案层电连接。
4.根据权利要求1所述的电子零件内置线路板，其特征在于，
上述电子零件的焊盘借助引线与形成在上述芯基板的任意一个主面上的、与上述第一导体图案和上述第二导体图案均不同的其他导体图案电连接。
5.根据权利要求1所述的电子零件内置线路板，其特征在于，
上述第二导体图案形成在上述贯通孔的端面周缘的隔着上述贯通孔相对的部分。
6.根据权利要求1所述的电子零件内置线路板，其特征在于，
在上述贯通孔的端面周缘处呈框状地形成上述第二导体图案。
7.根据权利要求1所述的电子零件内置线路板，其特征在于，
在上述贯通孔的端面周缘处呈框状地连续形成上述第二导体图案。
8.根据权利要求1所述的电子零件内置线路板，其特征在于，
在上述贯通孔的端面周缘处呈框状地以含有不连续部分的方式形成上述第二导体图案。
9.根据权利要求1所述的电子零件内置线路板，其特征在于，
上述第二导体图案的侧面与上述芯基板的设置有上述贯通孔的内壁面大致对齐。
10.根据权利要求1所述的电子零件内置线路板，其特征在于，
上述第二导体图案的一部分向上述贯通孔内突出。
11.根据权利要求1所述的电子零件内置线路板，其特征在于，
自上述贯通孔的端面的轮廓离开规定距离地形成上述第二导体图案。
12.根据权利要求1所述的电子零件内置线路板，其特征在于，
上述第二导体图案的最大宽度比上述第一导体图案的最大宽度宽。
13.根据权利要求1所述的电子零件内置线路板，其特征在于，
上述第二导体图案的厚度与上述第一导体图案的厚度大致相同。
14.根据权利要求1所述的电子零件内置线路板，其特征在于，
在上述贯通孔内的上述电子零件与上述芯基板的内壁之间的间隙中填充有树脂材料。
15.根据权利要求1所述的电子零件内置线路板，其特征在于，
使上述电子零件的电路非形成面与上述芯基板中的上述第二导体图案的形成面相对地将该电子零件收容在上述贯通孔内。
16.根据权利要求1所述的电子零件内置线路板，其特征在于，
上述第二导体图案形成在上述芯基板的两个主面上。
17.一种电子零件内置线路板的制造方法，其特征在于，
该方法包括下述工序：
在芯基板设置用于收容电子零件的贯通孔；
在上述芯基板的同一主面上形成第一导体图案和第二导体图案，该主面是上述芯基板的至少任意一个主面；
在上述芯基板的上述第一导体图案和上述第二导体图案的形成面粘贴粘合带；
将上述电子零件载置在上述贯通孔的底部的上述粘合带的粘合面上；
在上述芯基板的内壁与所载置的上述电子零件之间的间隙中填充树脂材料，从而固定上述电子零件；
在固定了上述电子零件后，将上述粘合带剥离，
上述第二导体图案形成于上述贯通孔的端面的周缘的至少一部分。
18.根据权利要求17所述的电子零件内置线路板的制造方法，其特征在于，
该方法还包括下述工序：
在上述电子零件和上述芯基板上形成层间绝缘层和导体图案层；
在上述绝缘层形成用于将上述电子零件的端子和上述导体图案层电连接起来的导通导体。
19.根据权利要求17所述的电子零件内置线路板的制造方法，其特征在于，
将上述第二导体图案形成在上述贯通孔的端面的周缘的隔着上述贯通孔相对的部分。
20.根据权利要求17所述的电子零件内置线路板的制造方法，其特征在于，
在上述贯通孔的端面的周缘处呈框状地形成上述第二导体图案。
21.根据权利要求17所述的电子零件内置线路板的制造方法，其特征在于，
在上述贯通孔的端面的周缘处呈框状地连续形成上述第二导体图案。
22.根据权利要求17所述的电子零件内置线路板的制造方法，其特征在于，
在上述贯通孔的端面的周缘处呈框状地以含有不连续部分的方式形成上述第二导体图案。
23.根据权利要求17所述的电子零件内置线路板的制造方法，其特征在于，
使上述第二导体图案的侧面与上述芯基板的设置有上述贯通孔的内壁面大致对齐地形成上述第二导体图案。
24.根据权利要求17所述的电子零件内置线路板的制造方法，其特征在于，
使上述第二导体图案的一部分向上述贯通孔内突出地形成上述第二导体图案。
25.根据权利要求17所述的电子零件内置线路板的制造方法，其特征在于，
自上述贯通孔的端面的轮廓离开规定距离地形成上述第二导体图案。
26.根据权利要求17所述的电子零件内置线路板的制造方法，其特征在于，
上述第二导体图案的最大宽度比上述第一导体图案的最大宽度宽。
27.根据权利要求17所述的电子零件内置线路板的制造方法，其特征在于，
上述粘合带是照射紫外线后粘合性降低的UV带。
28.根据权利要求17所述的电子零件内置线路板的制造方法，其特征在于，
上述第二导体图案的厚度与上述第一导体图案的厚度大致相同。
CN2009801356896A 2008-09-30 2009-03-13 电子零件内置线路板及其制造方法 Active CN102150482B (zh)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US10128608P 2008-09-30 2008-09-30
US61/101,286 2008-09-30
PCT/JP2009/054958 WO2010038489A1 (ja) 2008-09-30 2009-03-13 電子部品内蔵配線板及びその製造方法

Publications (2)

Publication Number Publication Date
CN102150482A true CN102150482A (zh) 2011-08-10
CN102150482B CN102150482B (zh) 2013-07-10

Family

ID=42056163

Family Applications (1)

Application Number Title Priority Date Filing Date
CN2009801356896A Active CN102150482B (zh) 2008-09-30 2009-03-13 电子零件内置线路板及其制造方法

Country Status (6)

Country Link
US (3) US8466372B2 (zh)
JP (1) JPWO2010038489A1 (zh)
KR (1) KR20110045098A (zh)
CN (1) CN102150482B (zh)
TW (1) TW201014480A (zh)
WO (1) WO2010038489A1 (zh)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102223757A (zh) * 2010-03-31 2011-10-19 揖斐电株式会社 布线板及布线板的制造方法
CN103813635A (zh) * 2012-11-12 2014-05-21 太阳诱电株式会社 高频电路模块
CN110996495A (zh) * 2019-12-20 2020-04-10 广州兴森快捷电路科技有限公司 埋置型pcb板及埋置型pcb板的制作方法

Families Citing this family (38)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101230448B1 (ko) * 2008-10-31 2013-02-06 다이요 유덴 가부시키가이샤 프린트 배선판 및 그 제조 방법
TW201110285A (en) * 2009-09-08 2011-03-16 Unimicron Technology Corp Package structure having embedded semiconductor element and method of forming the same
KR101095130B1 (ko) * 2009-12-01 2011-12-16 삼성전기주식회사 전자부품 내장형 인쇄회로기판 및 그 제조방법
KR101085733B1 (ko) * 2010-05-28 2011-11-21 삼성전기주식회사 전자소자 내장 인쇄회로기판 및 그 제조방법
JP5934222B2 (ja) * 2010-09-15 2016-06-15 プラクスエア・テクノロジー・インコーポレイテッド イオン源の寿命を延長するための方法
US8546922B2 (en) 2010-09-30 2013-10-01 Ibiden Co., Ltd. Wiring board
US8642897B2 (en) 2010-10-12 2014-02-04 Ibiden Co., Ltd. Wiring board and method for manufacturing the same
US8698303B2 (en) 2010-11-23 2014-04-15 Ibiden Co., Ltd. Substrate for mounting semiconductor, semiconductor device and method for manufacturing semiconductor device
JP2012151372A (ja) * 2011-01-20 2012-08-09 Ibiden Co Ltd 配線板及びその製造方法
JP2012256675A (ja) * 2011-06-08 2012-12-27 Shinko Electric Ind Co Ltd 配線基板、半導体装置及びその製造方法
JP5189672B2 (ja) * 2011-09-01 2013-04-24 株式会社フジクラ 部品内蔵基板およびその製造方法
JP2013074178A (ja) 2011-09-28 2013-04-22 Ngk Spark Plug Co Ltd 部品内蔵配線基板の製造方法
US9439289B2 (en) 2012-01-12 2016-09-06 Ibiden Co., Ltd. Wiring board and method for manufacturing the same
US9281260B2 (en) * 2012-03-08 2016-03-08 Infineon Technologies Ag Semiconductor packages and methods of forming the same
US20130256007A1 (en) * 2012-03-28 2013-10-03 Ibiden Co., Ltd. Wiring board with built-in electronic component and method for manufacturing the same
JP2013214578A (ja) * 2012-03-30 2013-10-17 Ibiden Co Ltd 配線板及びその製造方法
JP6007044B2 (ja) * 2012-09-27 2016-10-12 新光電気工業株式会社 配線基板
US9282642B2 (en) * 2012-09-28 2016-03-08 KYOCERA Circuit Solutions, Inc. Wiring board
US9113574B2 (en) * 2012-10-25 2015-08-18 Ibiden Co., Ltd. Wiring board with built-in electronic component and method for manufacturing the same
JP2015038912A (ja) * 2012-10-25 2015-02-26 イビデン株式会社 電子部品内蔵配線板およびその製造方法
JP2014107431A (ja) * 2012-11-28 2014-06-09 Ibiden Co Ltd 電子部品内蔵配線板、及び、電子部品内蔵配線板の製造方法
KR101420537B1 (ko) * 2012-12-14 2014-07-16 삼성전기주식회사 전자부품 내장기판 및 전자부품 내장기판의 제조방법
DE112013006630T5 (de) 2013-02-08 2015-10-22 Fujikura Ltd. Platte mit eingebetteter Komponente und Verfahren zum Herstellen derselben
JP6263859B2 (ja) * 2013-04-18 2018-01-24 大日本印刷株式会社 貫通電極基板の製造方法、貫通電極基板、および半導体装置
JP5999022B2 (ja) * 2013-05-09 2016-09-28 株式会社デンソー 多層基板およびその製造方法
KR102080663B1 (ko) 2013-07-15 2020-02-24 삼성전기주식회사 전자소자 내장형 인쇄회로기판 및 그 제조방법
KR101506794B1 (ko) * 2013-07-18 2015-03-27 삼성전기주식회사 인쇄회로기판 및 그 제조방법
JP2015065400A (ja) * 2013-09-25 2015-04-09 サムソン エレクトロ−メカニックス カンパニーリミテッド． 素子内蔵型印刷回路基板及びその製造方法
US9653322B2 (en) 2014-06-23 2017-05-16 Infineon Technologies Austria Ag Method for fabricating a semiconductor package
US9426891B2 (en) * 2014-11-21 2016-08-23 Advanced Semiconductor Engineering, Inc. Circuit board with embedded passive component and manufacturing method thereof
TWI553792B (zh) * 2014-12-02 2016-10-11 旭德科技股份有限公司 封裝結構及其製作方法
JP6373219B2 (ja) * 2015-03-31 2018-08-15 太陽誘電株式会社 部品内蔵基板および半導体モジュール
KR101605172B1 (ko) * 2015-04-07 2016-03-22 삼성전자주식회사 패키지 기판 및 그 제조방법
US9986633B2 (en) 2016-06-16 2018-05-29 International Business Machines Corporation Embedding discrete components having variable dimensions in a substrate
JP6878794B2 (ja) * 2016-08-31 2021-06-02 大日本印刷株式会社 有孔基板の製造方法及び有孔基板
CN111564414B (zh) * 2019-12-12 2021-09-24 奥特斯(中国)有限公司 部件承载件及制造部件承载件的方法
CN114267664A (zh) * 2020-09-16 2022-04-01 鹏鼎控股(深圳)股份有限公司 封装电路结构及其制作方法
JP2022146063A (ja) * 2021-03-22 2022-10-05 キヤノン株式会社 電子モジュール及び電子機器

Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000174442A (ja) * 1998-12-03 2000-06-23 Sony Corp 電子部品の実装方法、及び半導体装置
CN1321410A (zh) * 1999-09-02 2001-11-07 伊比登株式会社 印刷布线板及其制造方法
JP2002204071A (ja) * 2000-01-31 2002-07-19 Ngk Spark Plug Co Ltd 配線基板の製造方法
JP2002237683A (ja) * 2001-02-08 2002-08-23 Ngk Spark Plug Co Ltd 配線基板の製造方法
CN1672473A (zh) * 2002-07-31 2005-09-21 索尼株式会社 制造有内置器件的基板的方法、有内置器件的基板、制造印刷电路板的方法和印刷电路板
JP2007288109A (ja) * 2006-04-20 2007-11-01 Cmk Corp 半導体装置及びその製造方法
CN101128091A (zh) * 2006-08-17 2008-02-20 三星电机株式会社 元件嵌入式多层印刷线路板及其制造方法
CN101188915A (zh) * 2006-11-21 2008-05-28 三星电机株式会社 制造元件嵌入式印刷电路板的方法

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4306925A (en) * 1977-01-11 1981-12-22 Pactel Corporation Method of manufacturing high density printed circuit
CH650373A5 (fr) * 1982-07-16 1985-07-15 Jean Paul Strobel Circuit imprime et procede de fabrication du circuit.
US5353195A (en) * 1993-07-09 1994-10-04 General Electric Company Integral power and ground structure for multi-chip modules
JP4863546B2 (ja) * 2000-07-21 2012-01-25 イビデン株式会社 コンデンサ内蔵プリント配線板及びコンデンサ内蔵プリント配線板の製造方法
JP4270769B2 (ja) 2000-12-15 2009-06-03 イビデン株式会社 多層プリント配線板の製造方法
JP4167001B2 (ja) * 2002-04-15 2008-10-15 日本特殊陶業株式会社 配線基板の製造方法
KR100688857B1 (ko) 2004-12-17 2007-03-02 삼성전기주식회사 윈도우를 구비한 볼 그리드 어레이 기판 및 그 제조방법
US7348216B2 (en) * 2005-10-04 2008-03-25 International Business Machines Corporation Rework process for removing residual UV adhesive from C4 wafer surfaces
KR100773985B1 (ko) 2006-06-19 2007-11-08 삼성전기주식회사 전자 소자 내장형 인쇄회로기판의 제조방법
KR100820633B1 (ko) 2007-02-15 2008-04-11 삼성전기주식회사 전자소자 내장 인쇄회로기판 및 그 제조방법
JP2009158815A (ja) * 2007-12-27 2009-07-16 Fujitsu Ltd 多層配線基板の製造方法および多層配線基板構造

Patent Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000174442A (ja) * 1998-12-03 2000-06-23 Sony Corp 電子部品の実装方法、及び半導体装置
CN1321410A (zh) * 1999-09-02 2001-11-07 伊比登株式会社 印刷布线板及其制造方法
JP2002204071A (ja) * 2000-01-31 2002-07-19 Ngk Spark Plug Co Ltd 配線基板の製造方法
JP2002237683A (ja) * 2001-02-08 2002-08-23 Ngk Spark Plug Co Ltd 配線基板の製造方法
CN1672473A (zh) * 2002-07-31 2005-09-21 索尼株式会社 制造有内置器件的基板的方法、有内置器件的基板、制造印刷电路板的方法和印刷电路板
JP2007288109A (ja) * 2006-04-20 2007-11-01 Cmk Corp 半導体装置及びその製造方法
CN101128091A (zh) * 2006-08-17 2008-02-20 三星电机株式会社 元件嵌入式多层印刷线路板及其制造方法
CN101188915A (zh) * 2006-11-21 2008-05-28 三星电机株式会社 制造元件嵌入式印刷电路板的方法

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102223757A (zh) * 2010-03-31 2011-10-19 揖斐电株式会社 布线板及布线板的制造方法
CN102223757B (zh) * 2010-03-31 2014-04-23 揖斐电株式会社 布线板及布线板的制造方法
CN103813635A (zh) * 2012-11-12 2014-05-21 太阳诱电株式会社 高频电路模块
CN103813635B (zh) * 2012-11-12 2018-03-20 太阳诱电株式会社 高频电路模块
CN110996495A (zh) * 2019-12-20 2020-04-10 广州兴森快捷电路科技有限公司 埋置型pcb板及埋置型pcb板的制作方法
CN110996495B (zh) * 2019-12-20 2021-07-23 广州兴森快捷电路科技有限公司 埋置型pcb板及埋置型pcb板的制作方法

Also Published As

Publication number Publication date
US8466372B2 (en) 2013-06-18
US20120142147A1 (en) 2012-06-07
JPWO2010038489A1 (ja) 2012-03-01
WO2010038489A1 (ja) 2010-04-08
US20140247571A1 (en) 2014-09-04
TW201014480A (en) 2010-04-01
CN102150482B (zh) 2013-07-10
US20100078205A1 (en) 2010-04-01
KR20110045098A (ko) 2011-05-03

Similar Documents

Publication Publication Date Title
CN102150482B (zh) 电子零件内置线路板及其制造方法
CN102223757B (zh) 布线板及布线板的制造方法
CN1901177B (zh) 半导体元件及其制造方法、多层印刷布线板及其制造方法
US10043726B2 (en) Embedded component substrate with a metal core layer having an open cavity and pad electrodes at the bottom of the cavity
US8835773B2 (en) Wiring board and method of manufacturing the same
JP4427874B2 (ja) 多層配線板の製造方法および多層配線板
JPWO2007126090A1 (ja) 回路基板、電子デバイス装置及び回路基板の製造方法
US20090310323A1 (en) Printed circuit board including electronic component embedded therein and method of manufacturing the same
CN101166394A (zh) 安装有电子元件的多层配线基板及其制造方法
JP2008160160A (ja) 配線基板および半導体装置
JP2009218484A (ja) 電子モジュール、および電子モジュールの製造方法
WO2010052942A1 (ja) 電子部品内蔵配線板及びその製造方法
KR20160120011A (ko) 인쇄회로기판, 그 제조방법, 및 전자부품 모듈
JP2001274324A (ja) 積層型半導体装置用半導体搭載用基板、半導体装置及び積層型半導体装置
CN101510538A (zh) 元件搭载用基板及其制造方法、半导体组件及便携式设备
KR101109287B1 (ko) 전자부품 내장형 인쇄회로기판 및 그 제조방법
JP2005129899A (ja) 配線基板および半導体装置
KR20150043135A (ko) 금속막을 포함한 인쇄회로기판 및 그것을 포함한 반도체 패키지
JP2001077536A (ja) 電子回路内蔵プリント配線板およびその製造方法
KR100716827B1 (ko) 칩 실장형 인쇄회로기판의 제조방법
JP3929251B2 (ja) ２層配線半導体装置の製造方法および半導体装置
JP2008294415A (ja) 素子搭載用基板およびその製造方法、半導体モジュールおよびその製造方法、ならびに携帯機器
JP2007258544A (ja) 配線基板及びその製造方法
KR100797693B1 (ko) 칩 내장형 인쇄회로기판의 제조방법
JPH07142632A (ja) 半導体装置用保持具

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant