JP2008160160A - 配線基板および半導体装置 - Google Patents

配線基板および半導体装置 Download PDF

Info

Publication number
JP2008160160A
JP2008160160A JP2008075704A JP2008075704A JP2008160160A JP 2008160160 A JP2008160160 A JP 2008160160A JP 2008075704 A JP2008075704 A JP 2008075704A JP 2008075704 A JP2008075704 A JP 2008075704A JP 2008160160 A JP2008160160 A JP 2008160160A
Authority
JP
Japan
Prior art keywords
capacitor
layer
wiring board
wiring
cavity
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2008075704A
Other languages
English (en)
Other versions
JP2008160160A5 (ja
Inventor
Hiroyuki Nishikawa
洋行 西川
Shigeo Tanahashi
成夫 棚橋
Katsura Hayashi
桂 林
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Kyocera Corp
Original Assignee
Kyocera Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Kyocera Corp filed Critical Kyocera Corp
Priority to JP2008075704A priority Critical patent/JP2008160160A/ja
Publication of JP2008160160A publication Critical patent/JP2008160160A/ja
Publication of JP2008160160A5 publication Critical patent/JP2008160160A5/ja
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/18—Printed circuits structurally associated with non-printed electric components
    • H05K1/182—Printed circuits structurally associated with non-printed electric components associated with components mounted in the printed circuit board, e.g. insert mounted components [IMC]
    • H05K1/185—Components encapsulated in the insulating substrate of the printed circuit or incorporated in internal layers of a multilayer circuit
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/50—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor for integrated circuit devices, e.g. power bus, number of leads
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/18—Printed circuits structurally associated with non-printed electric components
    • H05K1/182—Printed circuits structurally associated with non-printed electric components associated with components mounted in the printed circuit board, e.g. insert mounted components [IMC]
    • H05K1/183—Components mounted in and supported by recessed areas of the printed circuit board
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0556—Disposition
    • H01L2224/05568—Disposition the whole external layer protruding from the surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05573—Single external layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16265—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being a discrete passive component
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01019—Potassium [K]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01078—Platinum [Pt]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01079—Gold [Au]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/1515—Shape
    • H01L2924/15158—Shape the die mounting substrate being other than a cuboid
    • H01L2924/15159—Side view
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/191—Disposition
    • H01L2924/19101—Disposition of discrete passive components
    • H01L2924/19102—Disposition of discrete passive components in a stacked assembly with the semiconductor or solid state device
    • H01L2924/19103—Disposition of discrete passive components in a stacked assembly with the semiconductor or solid state device interposed between the semiconductor or solid-state device and the die mounting substrate, i.e. chip-on-passive
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/191—Disposition
    • H01L2924/19101—Disposition of discrete passive components
    • H01L2924/19102—Disposition of discrete passive components in a stacked assembly with the semiconductor or solid state device
    • H01L2924/19104—Disposition of discrete passive components in a stacked assembly with the semiconductor or solid state device on the semiconductor or solid-state device, i.e. passive-on-chip
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/46—Manufacturing multilayer circuits
    • H05K3/4602—Manufacturing multilayer circuits characterized by a special circuit board as base or central core whereon additional circuit layers are built or additional circuit boards are laminated
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/46—Manufacturing multilayer circuits
    • H05K3/4697—Manufacturing multilayer circuits having cavities, e.g. for mounting components

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Production Of Multi-Layered Print Wiring Board (AREA)

Abstract

【課題】 半導体集積回路素子内の電源電圧および接地電位の変動を抑えるためのデカップリングコンデンサを、半導体集積回路素子および配線基板に低抵抗かつ低インダクタンスに接続すること。
【解決手段】 コア基板110の少なくとも片側主面に、配線導体層132と絶縁層131とが交互に積層されてなるビルドアップ層130ａを形成し、該ビルドアップ層130ａに、チップ型のデカップリングコンデンサ121を収容するためのキャビティ120を形成した配線基板において、前記コンデンサ121は、その上面に、半導体部品260に直接接続される電極端子を有し、前記コンデンサ121の下面の電極端子は、前記キャビティ120底面の配線導体層132ａに接続される。これにより、デカップリングコンデンサ121と半導体部品260とを、低抵抗かつ低インダクタンスに接続することが可能となる。
【選択図】 図１

Description

本発明は、コンピュータ等の情報処理装置に使用される半導体集積回路素子（ＬＳＩチップ）などの半導体部品を表面に実装するための配線基板に関するものであり、特に半導体部品の近傍に電源供給用として使用するデカップリングコンデンサを配置して、半導体部品を安定かつ高速に動作させることができる配線基板、およびその配線基板に半導体部品が実装されてなる半導体装置に関するものである。
従来、半導体部品を高速でかつ安定して動作させる目的で、半導体部品への安定した電源の供給および電源ノイズ抑制のためのいわゆるデカップリングコンデンサを半導体部品の近傍に配置し、半導体部品に対する電源電位およびグランド電位を安定させることが検討されてきた。
デカップリングコンデンサと半導体部品との電気的接続を行なうための配線距離が長くなると、その配線が有する抵抗やインダクタンスにより、安定した電源電位供給あるいはグランド電位の供給が困難となる。
そこで、デカップリングコンデンサを半導体部品のできるだけ近傍に配置する目的で、例えば、配線基板をセラミック積層技術により形成し、その誘電体層間に積層された電源配線およびグランド配線を面状に形成することで、それらの間で容量を形成し、配線基板内部にデカップリングコンデンサを配置する構造が提案されてきた（特許文献１を参照）。
ところが、配線基板内部の導体層と誘電体層とを利用してデカップリングコンデンサを形成する方法では、配線距離は短縮できるものの、誘電体層の誘電率が小さいため、チップ素子のコンデンサを用いる場合に比べて静電容量が不十分であるという欠点がある。
また、チップ素子のコンデンサを配線基板の半導体部品実装部の裏側に配置し、配線基板を貫通する配線により配線距離を短くすることが行なわれている（特許文献２を参照）。
この配線基板の貫通配線により電気的接続をとる方法では、チップコンデンサを用いていることから静電容量は十分であるが、配線基板の厚みの分だけ配線距離が長くなり、配線基板内部配線のインダクタンスが無視できない大きさとなる。
そこで、さらなる配線距離の短縮を図るため、チップコンデンサを配線基板の内部に埋め込む構造（特許文献３を参照）、チップコンデンサを配線基板の表面に形成されたキャビティに埋め込む構造も提案されている（特許文献４を参照）。さらに、チップコンデンサを配線基板とその上に実装された半導体部品の間の間隙に配置する構造等も提案されている（特許文献５を参照）。
米国特許５０３４８５０号明細書 特開２０００−１０１０１２号公報 特開２００１−２２３２９８号公報 特開２０００−３４９２２５号公報 特開２００１−１０２５１２号公報
しかしながら、チップコンデンサを配線基板の内部に埋め込む構造を採る場合には、埋め込まれるチップコンデンサと周囲の配線基板材料の熱膨張係数が異なることによる、剥離，亀裂，断線等の発生や、配線基板およびコンデンサの加工精度の不足に起因する隙間による断線等が生じてしまう。
また、チップコンデンサを配線基板の表面に形成されたキャビティに埋め込む構造では、埋め込まれるチップコンデンサ用のキャビティの底面が配線基板の内部にまで達する。この構造ではコンデンサは配線基板表面の配線導体層と直接接続することができず、配線基板裏面側にある配線導体層経由での接続になるため配線距離が長くなる。
また、チップコンデンサを配線基板と半導体部品との間の間隙に配置する構造は、配線距離が短くしかも実装精度も高いが、チップコンデンサを挿入するためのスペースが配線基板と半導体部品の間に必要である。この距離は少なくともチップコンデンサの厚み以上必要であり、現在主流のフリップチップ実装の半田バンプ高さと比べるとかなり大きな距離となる。したがって、現実的にはチップコンデンサを挿入することは困難であり、バンプピッチが大きくなってもよいという非常に限られた用途にしか適用できない。
本発明は上述の諸問題に鑑みて提案されたものであり、その目的は、半導体部品を安定して動作させるために必要な電源供給および電源ノイズ抑制を極めて効果的に安定して行なうことができる配線基板および半導体装置を提供することにある。
上記目的を達成するために、本発明の配線基板は、１）基体上に配線導体層と絶縁層とが交互に積層されたビルドアップ層を設けるとともに、該ビルドアップ層に形成した凹部内にコンデンサを配設した配線基板であって、前記コンデンサの上面に接続端子を有し、下面に前記配線導体層に電気的に接続される電極端子を有する。
また、２）上記１）において前記ビルドアップ層の上に、前記コンデンサの前記接続端子と同一高さの実装端子を設けたことを特徴とする。
また、３）上記２）の配線基板の前記コンデンサの前記接続端子および前記ビルドアップ層の前記実装端子に、半導体部品が接続されている半導体装置とする。
また、４）基体上に第１の配線導体層と絶縁層とが交互に積層されたビルドアップ層を設けるとともに、該ビルドアップ層に形成した凹部内に、半導体部品が接続される端子を上面に備えたコンデンサを設け、前記ビルドアップ層および前記コンデンサの上面に、前記コンデンサの端子と前記第１の配線導体層とを電気的に接続する第２の配線導体層を有する表面配線層を設けた配線基板とする。
また、５）上記４）の配線基板の前記表面配線層の上に前記半導体部品が配設され、前記半導体部品と前記コンデンサとが電気的に接続されていることを特徴とする。
また、６）基体上に配線導体層と絶縁層とが交互に積層されたビルドアップ層を設けてなるとともに、該ビルドアップ層に形成した凹部内に、半導体部品が接続される端子を上面に備えたコンデンサを、加熱により消失または熔融させる接着層を介して設けてなることを特徴とする配線基板。
また、７）上記６）の配線基板の前記ビルドアップ層および前記コンデンサの上面に、前記半導体部品を接続されている半導体装置とする。
また、８）基体上に配線導体層と絶縁層とが交互に積層されたビルドアップ層を設けるとともに、該ビルドアップ層に形成した凹部内にコンデンサを配設した配線基板であって、前記コンデンサの上面に半導体部品が電気的に接続される端子を、下面に接続部をそれぞれ有する配線基板とする。
また、９）上記８）の配線基板において、前記接続部が前記配線導体層に接続される電極端子であることを特徴とする。
また、１０）上記８）の配線基板において、前記ビルドアップ層の上面に、前記コンデンサの前記上面にある前記端子と同一高さの実装端子を設けたことを特徴とする。
また、１１）上記８の配線基板において、前記ビルドアップ層および前記コンデンサのそれぞれの前記上面に、前記コンデンサの前記上面にある前記端子と前記配線導体層とを電気的に接続する表面配線層を設けたことを特徴とする。
また、１２）上記８の配線基板において、前記接続部を加熱により消失または熔融させることを特徴とする。
また、１３）上記１０）の配線基板の前記ビルドアップ層の前記実装端子、および前記コンデンサの前記上面にある前記端子のそれぞれに、前記半導体部品が接続されていることを特徴とする半導体装置とする。
また、１４）上記１１）の配線基板の前記表面配線層の上面に前記半導体部品が配設され、前記半導体部品と前記コンデンサの前記上面にある前記端子とが電気的に接続されていることを特徴とする半導体装置とする。
本発明の配線基板は、基体上に配線導体層と絶縁層とが交互に積層されたビルドアップ層を設ける、すなわち、基体の少なくとも片側主面に、配線導体層と絶縁層とが交互に積層されたビルドアップ層を形成し、このビルドアップ層に、コンデンサである例えばチップ型のデカップリングコンデンサを収容するための凹部であるキャビティを形成した配線基板であって、キャビティに収容されたコンデンサは、その上面に電極端子を有し、前記コンデンサの下面は、前記キャビティ底面の配線導体層に接続される接続部を有するものである。また、本発明の半導体装置は、前記配線基板の上に半導体部品を実装した装置である。
この構造の配線基板または半導体装置によれば、コンデンサをビルドアップ層のキャビティに収容し、コンデンサ上面の電極端子を、この配線基板に実装される半導体部品に直接接続することができるので、デカップリングコンデンサと半導体部品とを、低抵抗かつ低インダクタンスに接続することを可能とする。
したがって、コンデンサと半導体部品との間の迅速な電荷移動が可能となって、半導体部品の電源電圧不安定による誤動作を防止することができる。また、電源ノイズの抑制も効果的に行なえる。
また、前記コンデンサ上面の前記電極端子の端子高さを、前記ビルドアップ層の上に半導体部品を実装するために設けられた実装電極端子と同一の高さにすることにより、半導体部品を、配線基板に実装するだけで、半導体部品とコンデンサとの直接接続が可能になる。
また、前記接続部が前記コンデンサの下面に設けられた電極端子である場合は、コンデンサと配線基板との接続も、低抵抗かつ低インダクタンスに行なうことができ、電源からコンデンサへの迅速な電荷移動が可能となって、電源電圧不安定による半導体部品の誤動作を防止することができる。
また、前記コンデンサの下面に電極端子がなく、前記コンデンサの下面と前記キャビティ底面とが接続部である接着層で接続されていてもよい。この接着層を用いる場合は、前記接着層を加熱により熔融する材料で構成することが好ましい。これは、半導体部品を配線基板に実装するときに、熱で前記接着層が熔融して、前記コンデンサと半導体部品とのセルフアライメントが行なわれるようになるからである。
したがって、キャビティの加工精度が低くても、半導体部品との必要な位置精度が確保でき、コンデンサの接続不良の発生を防ぐことが可能である。
また、外から位置合わせするための治具も必要でなく、実装コストの削減も達成できる。
さらに、キャビティに埋め込まれるキャパシタの熱膨張係数と、周囲のビルドアップ層の熱膨張係数とが異なっても、剥離，亀裂，断線等の発生がなく、配線基板及びキャパシタの加工精度の不足に起因する断線等が起こることもない。
このセルフアライメントを確実に達成するには、前記材料の融点は、半導体部品を配線基板に実装する金属材料の融点よりも低いことがより好ましい。
また、前記接着層を加熱により消失する材料で構成してもよい。これにより、半導体部品を配線基板に実装するときに、熱で前記接着層が消失して、前記コンデンサと半導体部品とのセルフアライメントが行なわれる。
また、本発明の配線基板は、前記ビルドアップ層および前記コンデンサの上面に、前記コンデンサの前記電極端子と前記ビルドアップ層の配線導体層とを電気的に接続するための、配線導体層と絶縁層とが交互に積層されてなる表面配線層をさらに設け、前記表面配線層の前記コンデンサの上の位置に、半導体部品を実装するための実装電極端子が設けられている構造を有し、本発明の半導体装置は、前記構造の配線基板の表面配線層上に半導体部品を実装した装置である。
この構造の配線基板または半導体装置であれば、表面配線層を介して、コンデンサをビルドアップ層のキャビティに収容し、前記ビルドアップ層および前記コンデンサの上面に表面配線層を設け、前記表面配線層の前記コンデンサの直ぐ上の位置に半導体部品を実装する構造としたので、コンデンサ上面の電極端子を、この表面配線層に実装される半導体部品に、表面配線層内の配線導体層を通して短い距離で接続することができる。
したがって、コンデンサと半導体部品とを、低抵抗かつ低インダクタンスに接続することを可能とする。
また、コンデンサと配線基板との接続も、表面配線層内の配線導体層を通して短い距離で行なうことができる。これにより、電源からコンデンサを通って半導体部品への迅速な電荷移動が可能となって、半導体部品の電源電圧不安定による誤動作を防止することができる。
さらに、キャビティに埋め込まれるコンデンサの熱膨張係数と、周囲のビルドアップ層の熱膨張係数とが異なっても、剥離，亀裂，断線等の発生がなく、配線基板およびコンデンサの加工精度の不足に起因する断線等が起こることもない。
以下、本発明の実施形態について模式的に示した図面を参照しつつ詳細に説明する。
本発明のコンデンサを備えた半導体配線基板（以下、単に「配線基板」という）の断面図を図１、図３および図５に示す。また、配線基板に半導体集積回路素子を実装した半導体装置の断面図を図２、図４、図６および図７に示す。なお、異なる図面において同一構成部材については同一符号を付して、重複した説明を省略する。
図１は、ビルドアップ層130ａにキャビティ120を形成し、このキャビティ120内にチップ型のデカップリングコンデンサ121を収容した本発明の配線基板の断面図である。
図１に示すように、配線基板は、基体となるコア基板110の少なくとも片側主面上に、配線導体層と絶縁層とが交互に積層されてなるビルドアップ層130ａを設けたものである。このビルドアップ層130ａに凹部であるキャビティ120を形成し、このキャビティ120の底面にデカップリングコンデンサ（以下、単にコンデンサという）121が配置されている。このコンデンサ121は、半導体集積回路素子に接続される電極端子を上面に備え、ビルドアップ層130ａに接続される電極端子を下面に備えた薄型平板状をなすチップ部品である。
また、図２は、半導体集積回路素子260を本発明の配線基板に実装して作製した半導体装置の断面図である。図２に示す半導体装置は、図１に示す配線基板において、コンデンサ121上面の電極端子およびビルドアップ層130ａ上面の電極端子に半導体集積回路素子260が配設され、この半導体集積回路素子260とコンデンサ121とが電気的に接続されてなる。
図１に示すように、本発明の配線基板は、コア基板110と、配線基板表面側に形成されたビルドアップ層130ａと、配線基板裏面側に形成されたビルドアップ層130ｂとからなる。配線基板表面のビルドアップ層130ａは、第１の配線導体を構成する配線導体層132（132ａ，132ｂ，132ｃ，132ｄ）と、層間絶縁層131（131ａ，131ｂ，131ｃ）とを有している。また、配線基板裏面のビルドアップ層130ｂも、配線基板表面のビルドアップ層130ａと同様の構造としている。
配線基板表面のビルドアップ層130ａには、コンデンサ121を収容するためのキャビティ120が形成されている。
コア基板110の材料は、例えば、セラミックスやＡｌＮなど無機材料を用いてもよく、ガラスエポキシ樹脂含浸基材、フェノール樹脂含浸基材などの一般的なプリント配線板で用いられる樹脂材料を用いてもよい。
層間絶縁層131 の材料は、エポキシ系樹脂のような熱硬化性樹脂、熱可塑性樹脂、感光性樹脂、熱硬化性樹脂と熱可塑性樹脂の複合体、感光性樹脂と熱可塑性樹脂の複合体などを用いることができる。
配線導体層132の材料は、一般的に用いられている導体材料、例えばＣｕ，Ａｌ，Ｎｉ−Ｃｕ合金，Ｃｕ−Ａｌ合金などを用いることができる。
コンデンサ121は、複数の誘電体層および誘電体層間にはさまれるようにして形成された電極層によって構成される。誘電体層および電極層の主面に垂直な方向に、コンデンサ121の本体を貫通するスルーホール124が形成されている。スルーホール124の内面には、貫通導体125が形成されている。また、コンデンサ121本体の上面である一方主面（上側主面）および下面である他方主面（下側主面）には、前記貫通導体125の両端面から引き出された電極端子がそれぞれ形成されている。
コンデンサ121は、前記キャビティ120内に、上側主面がキャビティ120の開口部（上面側）を向くように、下側主面がキャビティ120の底面に対向するように配置される。
ビルドアップ層130ａの層間絶縁層131には、層間絶縁層131を貫くビアホール導体133が形成され、これを通して上下の配線導体層132が電気的に接続される。さらに、ビルドアップ層130ａの最上部に形成されている配線導体層132ｄの上には、絶縁体からなるソルダーレジスト層151が形成されている。ソルダーレジスト層151には小さな開口部が形成され、そこに配線導体層132ｄにつながるはんだパッドである電極端子152が埋め込まれている。
コンデンサ121の本体の上側主面の電極端子上には、半導体集積回路素子260を実装するために用いる接続部となるはんだボール123が形成され、下側主面の電極端子上には、キャビティ底面の配線導体層132ａへの接続に用いるための接続端子であるはんだボール122が形成されている。
また、ビルドアップ層130ａの電極端子152上には、半導体集積回路素子260を配線基板に実装するための接続部となるはんだボール153が形成されている。
また、配線基板には、前述したように、半導体集積回路素子260が実装される面とは反対側にも、ビルドアップ層130ｂが設けられている。
ビルドアップ層130ｂは、コア基板110に形成されたスルーホール内面配線層111を通してビルドアップ層130ａと接続されている。このビルドアップ層130ｂに形成されたはんだパッドである電極端子154は、接続部となるはんだボール155を通して、不図示のマザーボードと電気的に接続される。
本発明の配線基板では、キャビティ120内にコンデンサ121が配置されるが、キャビティ120の底面積は、収納されるコンデンサ121の断面積よりも広く形成してある。これは、キャビティ120の加工精度が半導体集積回路素子260を実装するときの位置精度よりも低いためと、キャビティ120底面の配線導体層132ａの配線パターンに合わせてコンデンサ121の位置を調整必要があるためである。
また、キャビティ120の深さは、収納されるコンデンサ121の厚みに応じて設定する。コンデンサ121の上側主面と、ソルダーレジスト層151の上側主面（ビルドアップ層130ａの電極端子152の上端面）の高さが一致するように、キャビティ120の深さを設定することが望ましい。
なお、これまで説明した配線基板において、コンデンサ121本体の下側主面に電極端子が存在しないという形態も考えられる。この場合、コンデンサ121の電極端子は、半導体集積回路素子260の電極端子に接続される端子のみとなる。またこの場合、前記コンデンサの下面とキャビティ120底面との接続に用いる接着剤は、半導体部品を配線基板に実装する際にセルフアラインメントが可能になる熱軟化性を有するものが望ましい。
図２は、半導体集積回路素子を本発明の配線基板に実装して作製した、半導体装置の断面図である。
半導体集積回路素子260の下面に設けられた電極端子261は、本発明の配線基板のはんだボール153を介して、配線基板の電極端子152に接続されている。半導体集積回路素子260の下面に設けられた電極端子261は、はんだボール123を介してコンデンサ121の電極端子と電気的に接続されている。また、コンデンサ121は、前述したはんだパッド122を通してキャビティ120の底面の配線導体層132ａと接続されている。
以上説明した本発明の半導体装置は、半導体集積回路素子260に対して、コンデンサ121の電極端子を、はんだパッド122を介して、直接接続することができるので、接続部の抵抗値を低く抑えることができ、しかも配線の引き回しがないので低インダクタンスな接続を実現することができる。
また、配線基板の配線導体層132ａと、コンデンサ121とを直接、キャビティ120の底部において、直接接続することにより、接続部の抵抗値を低く抑えることができ、かつ低インダクタンスな接続を実現することができる。
したがって、半導体集積回路素子260と配線基板に実装されるコンデンサ121との間で、迅速な電荷移動が可能となって、半導体集積回路素子260に大きな高周波電流が流れた場
合でも、コンデンサ121によってその電圧変動を吸収することができ、半導体集積回路素
子260の電源電圧不安定に起因する誤動作を防止することができる。
なお、上述の配線基板の構造において、１つのキャビティ120に１個のコンデンサ121を配置していたが、キャビティ120の底面積を大きくすることにより、複数のコンデンサ121を配置することも可能である。例えば、キャビティ120の底面の形状を、平面視して長い溝状にすることにより、複数のコンデンサ121を一列に配列することができる。
図３は、ビルドアップ層130ａおよび前記デカップリングコンデンサ121の上面に、表面配線層130ｃを設けた配線基板を示す断面図である。図３に示すように、コア基板110上にビルドアップ層130ａを設けるとともに、このビルドアップ層130ａに形成されたキャビティ120内に、電極端子を上面に備えたコンデンサ121を設け、前記ビルドアップ層130ａおよび前記コンデンサ121の上面に、前記ビルドアップ層130ａの配線導体層およびコンデンサ121の電極端子と電気的に接続される第２の配線導体を有する表面配線層130ｃを設けた配線基板を示している。
図４は、図３に示す配線基板において、前記表面配線層130ｃの上に前記半導体集積回路素子260が配設され、この半導体集積回路素子260と前記コンデンサ121とが表面配線層130ｃを通して電気的に接続されてなる半導体装置の断面図を示している。
図３に示すように、本発明の配線基板は、コア基板110と、配線基板表面側に形成されたビルドアップ層130ａと、配線基板裏面側に形成されたビルドアップ層130ｂと、ビルドアップ層130ａの上に形成された表面配線層130ｃとを有する。
ビルドアップ層130ａは第１の配線導体を構成する配線導体層132（132ａ，132ｂ，132ｃ，132ｄ）と層間絶縁層131（131ａ，131ｂ，131ｃ）とを有する。ビルドアップ層130ａには、コンデンサ121を収容するためのキャビティ120が設けられている。
コンデンサ121の構造は、図１および図２において説明した場合と同様であるので、再度の説明は省略する。
表面配線層130ｃは、ビルドアップ層130ａの上に設けられ、交互に積層された第２の配線導体を構成する配線導体層143、144と層間絶縁層141，142とからなる。
層間絶縁層131，141，142にはビアホールが形成され、これらを通して上下の配線導体層間が電気的に接続されている。さらに、表面配線層130ｃの上にはソルダーレジスト層151が形成され、その開口部に電極端子152が形成されている。電極端子152上には、半導体集積回路素子260との接続に用いるためのはんだボール153が形成されている。
ビルドアップ層130ａ内のキャビティ120に実装されたコンデンサ121は、表面配線層130ｃ中の第２の配線導体層143を通して、ビルドアップ層130ａの第１の配線導体層である配線導体層132ｄと接続されている。さらに、コンデンサ121は、表面配線層130ｃの配線導体層144を通して電極端子152に接続されている。
半導体集積回路素子260が実装される表面とは反対側のビルドアップ層130ｂの構造は、図１，図２を用いて説明したものと同様であるからその説明は省略する。
図４は半導体集積回路素子260を配線基板に実装して作製した半導体装置の断面図を示す。この半導体装置によれば、半導体集積回路素子260の電極端子261と、配線基板の表面配線層130ｃの第２の配線導体層144とは、電極端子152およびはんだボール153を通して電気的に接続されている。表面配線層130ｃの第２の配線導体層144は、前述したように、コンデンサ121と接続されるので、半導体集積回路素子260の電極端子261とコンデンサ121とが電気的に接続された状態になる。
本発明の配線基板では、キャビティ120にコンデンサ121が配置されるが、キャビティ120は収納されるコンデンサ121よりも広く形成してある。これは、キャビティ120の加工精度が、半導体集積回路素子260を実装するときの位置精度よりも低いためと、キャビティ120の底面の配線導体層132ａの配線パターンに合わせてコンデンサ121の位置調整をする必要があるためである。
キャビティ120の底面にコンデンサ121の位置に合わせて接着剤を塗布し、この上からコンデンサ121を設置することにより、キャビティ120内の正確な位置に、コンデンサ121を固定することができる。したがって、コンデンサ121の上部電極端子と、配線導体層143との位置を正確に合わすことができる。
以上のように、本発明の配線基板は、コンデンサ121の電極端子を表面配線層130ｃを介して、そのすぐ上にある半導体集積回路素子260に接続することができ、低抵抗かつ低インダクタンスな接続が実現できる。したがって、半導体集積回路素子260とコンデンサ121との間で、迅速な電荷移動が可能となって、半導体集積回路素子260に大きな高周波電流が流れた場合でも、コンデンサ121によって、その電圧変動を吸収することができ、半導体集積回路素子260の誤動作を防止することができる。さらに、従来、実用上大きな問題であった実装精度不足によるコンデンサの接続不良の発生を防ぐことが可能となり、製品製造の歩留まりを向上させることができる。
図５は、ビルドアップ層130ａにキャビティ120を形成し、このキャビティ120内に、デカップリングコンデンサ121を、加熱により熔融する接続部である接着層126を介して設けた配線基板を示す断面図である。図５に示すように、コア基板110上に配線導体層と絶縁層とが交互に積層されてなるビルドアップ層130ａを設けてなる配線基板を示している。このビルドアップ層130ａ内に形成したキャビティ120内に、電極端子を上面に備えたコンデンサ121を、加熱により熔融または蒸発する接着層126を介して設けている。
図６は半導体装置の断面図であり、図５の配線基板のビルドアップ層130ａおよびコンデンサ121の上面に、半導体集積回路素子260を設置した状態を示している。
図７は、ビルドアップ層130ａに形成したキャビティ120内に、デカップリングコンデンサ121を接着層を介して設け、その上に半導体集積回路素子260を実装してなる半導体装置の断面図である。この図では、半導体集積回路素子260を実装後、前記接着層126が加熱により消失した半導体装置の断面を示している。
図５に示すように、本発明の配線基板は、コア基板110と、配線基板表面側に形成されたビルドアップ層130ａと、配線基板裏面側に形成されたビルドアップ層130ｂとからなる。ビルドアップ層130ａは、コンデンサ121を収容するためのキャビティ120を有する。なお、ビルドアップ層130ａの構造は、図１および図２を参照して前に説明した場合と同様であるので説明を省略する。
コンデンサ121は、誘電体層および誘電体層間にはさまれるようにして形成された電極層によって構成される。電極層から引き出された一対の電極端子は、コンデンサ121の一方の表面（上面）に集まっている。この一対の電極端子を有する上面がキャビティ120の開口部（上面）を向くように、コンデンサ121は配置される。
本実施形態の配線基板では、キャビティ120に1個または複数個のコンデンサ121が配置されるが、図１から図４の構造と同様、キャビティ120の底面形状は、収納されるコンデンサ121の断面形状よりも広く形成してある。
本実施形態の配線基板の構成と、図１から図４の配線基板との構造において異なる点は、コンデンサ121の下面に電極端子が存在しないことである。そして、キャビティ120の底面に、コンデンサ121の位置に合わせて、コンデンサ121取り付け用の接着剤を塗布し、接着剤によって、コンデンサ121を取り付けている。図中126は、この接着剤により形成される接着層である。
このコンデンサ121をキャビティ120の底面に取り付けた時点では、コンデンサ121のキャビティ120内の位置精度は、半導体集積回路素子260へのコンデンサの実装に必要な精度よりも低い。本発明では、この低い位置精度を、後述するようにセルフアライメント効果により補っている。
図６に示すように、半導体集積回路素子260の下面に設けられた電極端子261は、はんだボール153を通して、配線基板の電極端子152に接続されている。また、半導体集積回路素子260の下面に設けられた電極端子261は、はんだボールを通してコンデンサ121の上面の電極端子と電気的に接続されている。
配線基板に実装されたコンデンサ121の電極端子は、半導体集積回路素子260の実装プロセス中に、セルフアライメントによる高い実装精度を保って、実装された半導体集積回路素子260の電極端子261と接続されている。
このことを詳しく説明する。コンデンサ121は、半導体集積回路素子260の実装前の時点では、接着層126によって、キャビティ120の底面に取り付けられている。この状態で半導体集積回路素子260を配線基板の上に配置することにより、半導体集積回路素子260の電極端子261を配線基板の電極端子と接触させ、半導体集積回路素子260の電極端子261をコンデンサ121の電極端子と接触させる。この状態では、半導体集積回路素子260の電極端子261と、コンデンサ121の電極端子とは、必ずしも正確に位置が合っているとは限らない。
次に、はんだボール123,153を融解させるための熱を加える。この熱のために接着層126は熔融状態になり、コンデンサ121は、水平面内の任意の方向に動きやすい状態となっている。したがって、コンデンサ121の上面の一対の電極端子は、熔融したはんだ123の表面張力のために、半導体集積回路素子260の電極端子261の直下に引き寄せられていき、半導体集積回路素子260の電極端子261とキャパシタ121の電極端子同士の位置が正しく修正配置される。このようにして、半導体集積回路素子260の電極端子261と、コンデンサ121の電極端子とが、正確な位置に合わせられる。これによりセルフアライメントが達成される。
以上の観点から、接着層126は、少なくとも、半導体集積回路素子260をこの配線基板に実装する際の、はんだリフローの温度では完全に融液化していることが必要である。
以上のような半導体装置の構造により、コンデンサ121を、半導体集積回路素子260に低抵抗かつ低インダクタンスに接続することができる。
さらには、半導体集積回路素子260を配線基板の所定位置に設置して、はんだを熔融させるための熱を与えるという工程の中で、コンデンサ121の半導体集積回路素子260への、正確に位置の合った接続を実現することが可能となる。このため、従来実用上大きな問題であった実装精度不足によるコンデンサの接続不良の発生を防ぐことが可能となる。また、外部からコンデンサ121の位置合わせをするための治具を必要とせず、実装コストの削減が可能となる。
本発明の配線基板は、基体の少なくとも片側主面に、配線導体層と絶縁層とが交互に積層されたビルドアップ層を形成し、このビルドアップ層に、例えばチップ型のデカップリングコンデンサを収容するための凹部であるキャビティを形成した配線基板であって、キャビティに収容されたコンデンサは、その上面に電極端子を有し、前記コンデンサの下面は、前記キャビティ底面の配線導体層に接続される接続部を有するものである。また、本発明の半導体装置は、前記配線基板の上に半導体部品を実装した装置である。
これにより、コンデンサをビルドアップ層のキャビティに収容し、コンデンサ上面の電極端子を、この配線基板に実装される半導体部品に直接接続することができるので、デカップリングコンデンサと半導体部品とを、低抵抗かつ低インダクタンスに接続することを可能とする。
したがって、コンデンサと半導体部品との間の迅速な電荷移動が可能となって、半導体部品の電源電圧不安定による誤動作を防止することができる。また、電源ノイズの抑制も効果的に行なえる。
また、前記コンデンサ上面の前記電極端子の端子高さを、前記ビルドアップ層の上に半導体部品を実装するために設けられた実装電極端子と同一の高さとすることとすれば、半導体部品を、配線基板に実装するだけで、半導体部品とコンデンサとの直接接続が可能になる。
また、前記接続部が前記コンデンサの下面に設けられた電極端子である場合は、コンデンサと配線基板との接続も、低抵抗かつ低インダクタンスに行なうことができ、電源からコンデンサへの迅速な電荷移動が可能となって、電源電圧不安定による半導体部品の誤動作を防止することができる。
また、前記コンデンサの下面に電極端子がなく、前記コンデンサの下面と前記キャビティ底面とが接着層で接続される場合もある。この接着層を用いる場合は、前記接着層を加熱により熔融する材料で構成することが好ましい。これは、半導体部品を配線基板に実装するときに、熱で前記接着層が熔融して、前記コンデンサと半導体部品とのセルフアライメントが行なわれるようになるからである。
したがって、キャビティの加工精度が低くても、半導体部品との必要な位置精度が確保でき、コンデンサの接続不良の発生を防ぐことが可能である。
また、外から位置合わせするための治具も必要でなく、実装コストの削減も達成できる。
さらに、キャビティに埋め込まれるキャパシタの熱膨張係数と、周囲のビルドアップ層の熱膨張係数とが異なっても、剥離，亀裂，断線等の発生がなく、配線基板及びキャパシタの加工精度の不足に起因する断線等が起こることもない。
このセルフアライメントを確実に達成するには、前記材料の融点は、半導体部品を配線基板に実装する金属材料の融点よりも低いことがより好ましい。
また、前記接着層を加熱により消失する材料で構成してもよい。これは、半導体部品を配線基板に実装するときに、熱で前記接着層が消失して、前記コンデンサと半導体部品とのセルフアライメントが行なわれるようになるからである。
前記材料の沸点は、半導体部品をこの配線基板に実装するのに用いられる金属材料の融点よりも低いことがより好ましい。前記接着層が消失した場合、本発明の半導体装置においては、前記コンデンサの下面と前記キャビティ底面の配線導体層との間には空間が存在することになる。前記空間は、前記コンデンサの下面と前記キャビティ底面の配線導体層との間に存在していた接着層が加熱により消失して形成されたものである。
また、本発明の配線基板は、前記ビルドアップ層および前記コンデンサの上面に、前記コンデンサの前記電極端子と前記ビルドアップ層の配線導体層とを電気的に接続するための、配線導体層と絶縁層とが交互に積層されてなる表面配線層をさらに設け、前記表面配線層の前記コンデンサの上の位置に、半導体部品を実装するための実装電極端子が設けられている構造を有し、本発明の半導体装置は、前記構造の配線基板の表面配線層上に半導体部品を実装した装置である。
これにより、表面配線層を介して、コンデンサをビルドアップ層のキャビティに収容し、前記ビルドアップ層および前記コンデンサの上面に表面配線層を設け、前記表面配線層の前記コンデンサの直ぐ上の位置に半導体部品を実装する構造としたので、コンデンサ上面の電極端子を、この表面配線層に実装される半導体部品に、表面配線層内の配線導体層を通して短い距離で接続することができる。
したがって、コンデンサと半導体部品とを、低抵抗かつ低インダクタンスに接続することを可能とする。また、コンデンサと配線基板との接続も、表面配線層内の配線導体層を通して短い距離で行なうことができる。これにより、電源からコンデンサを通って半導体部品への迅速な電荷移動が可能となって、半導体部品の電源電圧不安定による誤動作を防止することができる。
また、キャビティに埋め込まれるコンデンサの熱膨張係数と、周囲のビルドアップ層の熱膨張係数とが異なっても、剥離，亀裂，断線等の発生がなく、配線基板およびコンデンサの加工精度の不足に起因する断線等が起こることもない。
なお、本発明の配線基板および半導体装置は上述した実施形態に限定されるものではなく本発明の要旨を逸脱しない範囲で適宜変更してもよく、例えば、コア基板110をできる限り薄くして半導体部品の配置側を下面にすることで低背化および軽量化を図った配線基板および半導体装置とすることも可能である。このように全体の厚みを薄くして低背化および軽量化を図った配線基板および半導体装置によっても、配線距離を短くし低抵抗で低インダクタンスにコンデンサと半導体部品とを接続することができる。
次に本発明をより具体化した実施例について説明する。
＜例１＞
図１および図２の配線基板を製造した。その製造工程は以下のとおりである。
（１）コア基板110としては、ガラスエポキシ樹脂含浸基材を用いた。ビルドアップ層130ａの形成に先立ち、まず、コア基板110にドリル加工またはレーザー加工により、スルーホール用の通孔を形成した。必要に応じて、プラズマ処理によるデスミアを行なってもよい。
（２）続いて、コア基板110の表面に無電解銅めっきにより、銅めっき膜を形成した。そして、電解銅めっき液にコア基板110全体を浸漬し、前記銅めっき膜を電極として銅めっき膜を重ねて形成した。
次に、前記形成された銅めっき膜の表面に感光性ドライフィルムを貼り付け、マスク露光およびアルカリ溶液での現像処理を行ない、所定パターンのめっきレジスト膜を形成した。
続いて、電解銅めっき液にコア基板110全体を浸漬し、前記銅めっき膜を電極として電解銅めっき膜を形成した。ついで、めっきレジスト膜の下の銅めっき膜を、硫酸と過酸化水素の混合液でエッチング処理して溶解除去し、所定パターンの配線導体層132ａおよびスルーホール内面配線層111を形成した。このとき、後にコンデンサ121のはんだボール122が接続される配線パターンも配線導体層132ａの上に形成した。前記アルカリ溶液には、希水酸化ナトリウム水溶液を用いたが、他にも、水酸化カリウム等のアルカリ溶液を用いることができる。
配線導体層132ａは、他の配線導体層132と比べて厚く形成することにより、後述するキャビティ形成用のレーザー加工時のストップ層として機能させるようにした。
なお、必要なキャビティ120の深さに応じて、この後順次形成されていく配線導体層132のいずれかを、レーザー加工時のストップ層としても構わない。この場合、他の配線導体層132と比べて厚く形成するとともに、キャビティ120底面に露出している配線導体層132のいずれかに、コンデンサ121のはんだボール122が接続される配線パターンを形成すればよい。
次に、基板の両面にエッチング液をスプレイで吹きつけ、配線導体層である銅膜の表面とスルーホール内面配線層111のランド表面とを粗化した。他の方法としては、アルゴンプラズマによる表面粗化処理を行なっても良い。
その後、スルーホール112内に、エポキシ系樹脂を主成分とする樹脂充填剤を充填し、乾燥させた。樹脂充填剤としては、熱硬化性樹脂、熱可塑性樹脂、紫外硬化性樹脂などを用いることができるが、取り扱い易さの点から、熱硬化性樹脂を用いることが望ましい。
（３）次に、熱硬化型樹脂であるエポキシ系樹脂フィルムを用いて、昇温しながら、真空圧着ラミネート加工により層間絶縁層131ａを形成した。続いて、ＣＯ２ガスパルスレーザーを用いたレーザー光加工により層間絶縁層131ａにビアホール用開口部を形成した。
層間絶縁層131ａの他の形成方法としては、熱硬化性樹脂、熱可塑性樹脂、感光性樹脂、熱硬化性樹脂と熱可塑性樹脂の複合体、感光性樹脂と熱可塑性樹脂の複合体などの樹脂を印刷機を用いて塗布する方法もある。また、開口部形成についても、レーザー光加工の代わりに露光・現像処理を用いることもできる。また必要に応じて、酸素プラズマによるデスミア処理を行なってもよい。
（４）引き続き配線導体層の形成を行なった。まず、無電解銅めっきにより、銅めっき膜を層間絶縁層131ａの表面上に形成した。他の方法としては、無電解銅めっき膜の代わりに、Ｎｉ−Ｃｕ合金のスパッタ膜を用いることもできる。この上に、感光性ドライフィルムを貼り付け、フォトマスク露光、希水酸化ナトリウムによる現像処理を行ない、めっきレジスト膜を形成した。次に、電解めっきにより、所定パターンの電界銅メッキ膜を形成した。めっきレジスト膜を希水酸化ナトリウム水溶液で剥離除去した後、めっきレジスト下の無電解銅メッキ膜を硫酸と過酸化水素の混合液でエッチング処理して溶解除去し、電解銅めっき膜からなる配線導体層132ｂを形成した。
（５）引き続いて層間絶縁層131ｂを形成した。前述した層間絶縁層131ａの形成と同様に、熱硬化型樹脂フィルムを用いて、昇温しながら真空圧着ラミネート加工により層間絶縁層131ｂを形成した。続いて、レーザー光照射により層間絶縁層131ｂにビアホール用開口部を形成した。
（６）以降、上記の配線導体層と、層間絶縁層の形成工程を繰り返すことで、配線導体層132ｃ、層間絶縁層131ｃ、配線導体層132ｄ、を順次形成した。なお、このプロセスを何度も繰り返すことにより、任意の積層回数のビルドアップ層130ａを形成できる。
（７）こうして作製したビルドアップ層130ａに、レーザー光を照射することにより、コンデンサ121の収納用のキャビティ120を形成した。このとき、キャビティ120形成の領域は、必要なサイズよりも50μｍ程度大きく形成した。これは、レーザー加工の位置精度と形状精度を考慮してのことである。
（８）その後、ビルドアップ層130ａの上面に、格子状に配設されたはんだ電極端子（いわゆるボールグリットアレイ）を形成した。まず、はんだ電極端子に相当する部分に開口を有するソルダーレジスト層151を、スクリーン印刷により形成した。他の方法としては、感光性のソルダーレジストを塗布し、フォトマスク露光によりパターン形成する方法を用いても良い。
次に、配線基板を無電解ニッケルめっき液に20分間浸漬して、前記開口部にニッケルめっき層を形成し、さらに、無電解金めっき液に浸漬して、その上に金めっき層を形成することで、はんだパッドである電極端子152を形成した。
この後、電極端子152上にはんだペーストを印刷し、リフロー工程を経て、はんだボール153を形成した。ただし、キャビティ120底部には、はんだペーストは印刷しない。
（９）最後に、コンデンサ121を、キャビティ120底部の配線パターンの位置に合わせて配置し、はんだリフロー工程を通して、コンデンサ121を配線基板に固定、実装した。実装後、キャビティ120内に、熱硬化性樹脂等を充填し、加熱硬化させて、コンデンサ121を完全に固定してもよい。ただし、この熱硬化性樹脂は、コンデンサ121の電極端子が存在する上側主面を被覆してはいけない。熱硬化性樹脂としては、エポキシ、フェノール、ポリイミド、トリアジン等を用いることができる。熱硬化性樹脂には、熱膨張率がコンデンサ121とコア基板110の中間値のものを使用することが好ましい。熱膨脹率を整合させるために、複数の樹脂を用いることや、フィラーを含浸させる方法も可能である。
以上のようにして、本発明の配線基板を得ることができた。
こうして作製した配線基板は、ビルドアップ層130ａの中のキャビティ120に埋め込まれたコンデンサ121を、直接、キャビティ120の底部の配線導体層132ａに接続することができる。したがって、コンデンサ121は、従来技術によるものよりも、配線基板に低抵抗かつ低インダクタンスに接続されることになり、半導体集積回路素子260を高周波数で連続動作させた場合に、従来技術ではよく発生してしまうコンデンサの電圧降下も認められなかった。
＜例２＞
次に、図３および図４の配線基板を製造した。その整合工程を図３および図４を参照して説明する。なお、図１および図２の製造工程と同一となる工程の説明はできるだけ省略し、本実施例２に特有の工程を詳しく説明する。
まず、実施例１と同様、スルーホール用の通孔を有するコア基板110を作成した。続いて、コア基板110の表面に銅膜で構成される配線導体層132ａおよびスルーホール内面配線層111を形成した。次に、銅膜の表面とスルーホール内面配線層111のランド表面とを粗化し、スルーホール112内に、樹脂充填剤を充填した。
この配線導体層132ａは、後述するキャビティ形成用のレーザー加工時のストップ層としても機能するものである。必要なキャビティ120の深さに応じて、この後順次形成されていく配線導体層132のいずれかを、レーザー加工時のストップ層としても構わない。
次に、層間絶縁層131ａ、配線導体層132ｂ、層間絶縁層131ｂ、配線導体層132ｃ、層間絶縁層131ｃ、配線導体層132ｄを交互に、順次形成した。
こうして作製した絶縁樹脂層131と配線導体層132からなるビルドアップ層130ａに、レーザー加工によりコンデンサ121収納用のキャビティ120を形成した。このとき、キャビティ120形成の領域は、必要なサイズよりも50μｍ程度大きく形成した。
その後、キャビティ120の底面に、接着材を、印刷機を用いて、コンデンサ121を設置する位置に塗布した。なお、塗布以外にも、ポッティングなどをしてもよい。接着材は、熱膨張率がコンデンサ121とコア基板110の中間にあるものが好ましい。
次に、キャビティ120の底面の接着材が塗布された位置にコンデンサ121を配置し、固着させた。
その後、コンデンサ121とキャビティ120とのすき間に、熱硬化性樹脂を充填し、加熱硬化させてコンデンサ121を完全に固定した。なお、この熱硬化性樹脂は、コンデンサ121の電極端子が存在する表面を被覆しないようにした。熱硬化性樹脂としては、エポキシ、フェノール、ポリイミド、トリアジンが好ましい。さらには、熱膨張率がコンデンサ121とコア基板110の中間の値のものが好ましい。熱膨脹率を整合させるために、複数の樹脂を用いることや、フィラーを含浸させる方法も可能である。
次に、コンデンサ121がキャビティ120の中に固着された状態で、配線導体層132ｄの上から層間絶縁層141を形成した。その形成方法は、前述したのと同じく、熱硬化型樹脂であるエポキシ系樹脂フィルムを用いて、昇温しながら、真空圧着ラミネート加工により、層間絶縁層141を形成した。層間絶縁層141の所定位置には、配線導体層132ｄに接続するためのビアホール用開口部を設けた。
次にその上からコンデンサ121の電極端子とビルドアップ層130ａの導体回路とを接続するための配線導体層143を形成した。続いて層間絶縁層142、さらに、配線導体層144を順次形成した。配線導体層144は、半導体集積回路素子260を実装するための接続バンプを提供する層である。
このようにして、表面配線層130ｃを作製することができた。
そして、表面配線層130ｃの上に、格子状に配設されたはんだ電極端子（いわゆるボールグリットアレイ）を形成した。まず、ソルダーレジスト層151を、スクリーン印刷により形成した。他の方法としては、感光性のソルダーレジストを塗布し、フォトマスク露光によりパターン形成する方法を用いても良い。次に、無電解ニッケルめっき液に20分間浸漬して、ソルダーレジスト層151の開口部にニッケルめっき層を形成し、さらに、その上に、無電解金めっき液に浸漬して、金めっき層を形成することで、はんだパッドである電極端子152を形成した。
この後、電極端子152上に、はんだペーストを印刷し、リフロー工程を経て、はんだボール153を形成した。
前記配線導体層143は、コンデンサ121の電極端子と、ビルドアップ層130ａの配線導体層132ｄとを低抵抗かつ低インダクタンスに接続し、コンデンサ121に迅速に電荷移動を行なうことを可能にしている。
前記配線導体層144は、コンデンサ121の電極端子に低抵抗かつ低インダクタンスに接続され、コンデンサ121から、はんだボール153を介して接続された半導体集積回路素子260に、低抵抗かつ低インダクタンスの条件で電荷の供給を行なう。
前記配線導体層144の電極端子152を配置する配線パターンは高精度で狭ピッチのものである。逆に、コンデンサ121の電極端子と接続される配線導体層143の配線パターンは、広ピッチで接続部の面積を大きく採っている。このように配線パターンのピッチやサイズが異なるのは、半導体集積回路素子260は高い実装精度が要求されるのに対し、コンデンサ121は上述したとおり位置精度が低く、予想される位置変動に対し、接続部を広くして接続がずれないようにしているためである。
こうして作製した配線基板は、従来技術によるものと同等の低抵抗、低インダクタンス特性を示すと共に、従来技術によるものでは頻発していた半導体集積回路素子260実装時のコンデンサの接続不良が、本発明の配線基板では見られなかった。また、半導体集積回路素子260を高速で連続動作させた場合に、従来技術ではよく発生してしまうコンデンサの電圧降下も認められなかった。
＜例３＞
次に、図５、図６および図７に示される配線基板を製造した。製造工程を説明する。なお、図１から図４の製造工程と同一となる工程の説明はできるだけ省略し、本実施例３に特有の工程について詳しく説明する。
図５を参照して、スルーホール用の通孔を有するコア基板110を作成し、続いて、コア基板110の表面に銅膜で構成される配線導体層132ａおよびスルーホール内面配線層111を形成した。次に、銅膜の表面とスルーホール内面配線層111のランド表面とを粗化し、スルーホール112内に、樹脂充填剤を充填した。
この配線導体層132ａは、後述するキャビティ形成用のレーザー加工時のストップ層としても機能するものである。必要なキャビティ120の深さに応じて、この後順次形成されていく配線導体層132のいずれかを、レーザー加工時のストップ層としても構わない。
次に、層間絶縁層131ａ、配線導体層132ｂ、層間絶縁層131ｂ、配線導体層132ｃ、層間絶縁層131ｃ、配線導体層132ｄ、を順次形成した。
こうして作製した絶縁樹脂層131と配線導体層132からなるビルドアップ層130ａに、レーザー加工によりコンデンサ121の収納用のキャビティ120を形成した。このとき、キャビティ形成の領域は、必要なサイズよりも50μｍ程度大きく形成した。これは、レーザー加工の位置精度と形状精度を考慮してのことである。
その後、キャビティ120の底面に、印刷機を用いて接着材料をコンデンサ121の位置に合わせて塗布し、接着層126を形成した。なお、塗布以外にも、ポッティングなどをしてもよい。
接着材料には、ポリオキシメチレン（ＰＯＭ）を用いた。
接着材料は、セルフアライメント効果を得るためには、本配線基板製造後の信頼性テストにおいて加温される最高温度までは固体であって、半導体集積回路素子260を本配線基板に実装する際に行なうはんだリフロー処理の最高温度では完全に熔融液化していることが必要である。さらに、接着材料の熔融温度は、はんだの固化温度より低いことが、良好なアラインメントを達成するためには好ましい。ＰＯＭの融点は181℃であり、はんだの融点が220℃であることから、前記条件を満たしている。他の材料としては、ポリプロピレン（ＰＰ）：融点180℃を用いることもできる。
接着層126を形成後、配線基板を200℃に加熱して接着層126を熔融させ、キャビティ120の底面の接着層126が塗布された位置にコンデンサ121を配置し、徐々に温度を室温まで下げて、コンデンサ121をいったんキャビティ120の底面に固着させた。
そして、配線導体層132ｄの上に、電極端子152を有するソルダーレジスト層151を形成し、この電極端子152上に、はんだボール153を形成した。
こうして作製した配線基板に、半導体集積回路素子260を設置し、はんだをリフローにより熔融させて、半導体集積回路素子260を配線基板に実装した。実装時のはんだリフロー時の最高温度は260℃であった。
以上のようにして、24個の半導体装置の試料を作製し、それらのコンデンサ121と半導体集積回路素子260との間の電気的特性を測定した。この電気的特性は、半導体集積回路素子260に印加される電源電圧と、半導体集積回路素子260に接続される負荷に流れる負荷電流とを測定することにより、得られるものである。
抵抗特性、インダクタンス特性については、チップコンデンサを半導体素子収納用配線基板の表面に形成されたキャビティに埋め込む構造を有する従来技術によるものと同等の低抵抗および低インダクタンスを示した。
それと共に、従来技術によるものでは頻発していた半導体集積回路素子実装時のコンデンサ121の接続不良が、本発明の配線基板では見られなかった。
これにより、本発明の配線基板では、半導体集積回路素子260とコンデンサ121とが、完全に電気的に接続されていることが確認できる。
また、接着層126の他の接着材料として、２，３−キシレノールを用いた配線基板を作製した。
キャビティ120の底面に接着層126を形成後、90℃に加熱し、キャビティ底面の接着材料が塗布された位置にコンデンサ121を配置し、徐々に温度を室温まで下げて、コンデンサ121を冷却固着した。加熱温度がＰＯＭの場合よりも低いのは、２，３−キシレノールの融点が75℃であるためである。２，３−キシレノールを用いた場合には、２，３−キシレノールの沸点が218℃であることから、はんだリフローの時に（はんだリフロー時の最高温度は260℃）、２，３−キシレノールは徐々に蒸発し、はんだの固化後、接着層126は完全に消失した。
この２，３−キシレノールが消失した状態を、図７に示す。この場合は、図６の場合と比べて、より完全なセルフアライメントが可能となる。
他の接着材料としては、異性体の２，５−キシレノール（融点75℃、沸点210℃）、３，４−キシレノール（融点65℃、沸点225℃）、３，５−キシレノール（融点65℃、沸点220℃）や、これらの混合物を用いることもできる。
半導体集積回路素子260の実装後に確認したところ、24個の試料全てにおいて接着層が消失していることが確認された。電気的特性を測定したところ、半導体素子収納用配線基板の表面のキャビティにチップコンデンサを埋め込む構造を有する従来技術によるものと同等の低抵抗および低インダクタンス特性を示した。また、従来技術によるものでは頻発していた半導体集積回路素子実装時のコンデンサ121の接続不良は見られなかった。したがって、この実施例でも、コンデンサ121は、セルフアライメントによる実装状態にあることが推定された。
本発明の配線基板の一例を模式的に示す断面図である。 本発明の配線基板に半導体集積回路素子を実装した半導体装置の一例を模式的に示す断面図である。 本発明の他の配線基板の一例を模式的に示す断面図である。 本発明の他の配線基板に半導体集積回路素子を実装した半導体装置の一例を模式的に示す断面図である。 本発明のさらに他の配線基板の一例を模式的に示す断面図である。 本発明のさらに他の配線基板に半導体集積回路素子を実装した半導体装置の一例を模式的に示す断面図である。 本発明のさらに他の配線基板に半導体集積回路素子を実装した半導体装置（接続部の消失後）の一例を模式的に示す断面図である。
符号の説明
110 ： コア基板（基体）
111 ： スルーホール内面配線層
112 ： スルーホール（樹脂部）
120 ： キャビティ（凹部）
121 ： デカップリングコンデンサ
122 ： はんだパッド（接続部）
123 ： はんだボール（接続端子）
124 ： スルーホール
125 ： 貫通導体層
126 ： 接着層（接続部）
131（131ａ，131ｂ，131ｃ） ： 層間絶縁層
132（132ａ，132ｂ，132ｃ，132ｄ） ： 配線導体層
133 ： ビアホール導体
141，142 ： 層間絶縁層
143，144 ： 配線導体層
151 ： ソルダーレジスト層
152 ： 電極端子（半導体集積回路素子側）
153 ： はんだボール（実装端子、半導体集積回路素子側）
154 ： はんだパッド
155 ： はんだボール
260 ： 半導体集積回路素子
261 ： はんだパッド（半導体集積回路素子上）

Claims (14)

  1. 基体上に配線導体層と絶縁層とが交互に積層されたビルドアップ層を設けるとともに、該ビルドアップ層に形成した凹部内にコンデンサを配設した配線基板であって、前記コンデンサの上面に接続端子を有し、下面に前記配線導体層に電気的に接続される電極端子を有することを特徴とする配線基板。
  2. 前記ビルドアップ層の上に、前記コンデンサの前記接続端子と同一高さの実装端子を設けたことを特徴とする請求項１記載の配線基板。
  3. 請求項２記載の配線基板の前記コンデンサの前記接続端子および前記ビルドアップ層の前記実装端子に、半導体部品が接続されていることを特徴とする半導体装置。
  4. 基体上に第１の配線導体層と絶縁層とが交互に積層されたビルドアップ層を設けるとともに、該ビルドアップ層に形成した凹部内に、半導体部品が接続される端子を上面に備えたコンデンサを設け、前記ビルドアップ層および前記コンデンサの上面に、前記コンデンサの端子と前記第１の配線導体層とを電気的に接続する第２の配線導体層を有する表面配線層を設けたことを特徴とする配線基板。
  5. 請求項４記載の配線基板の前記表面配線層の上に前記半導体部品が配設され、前記半導体部品と前記コンデンサとが電気的に接続されていることを特徴とする半導体装置。
  6. 基体上に配線導体層と絶縁層とが交互に積層されたビルドアップ層を設けてなるとともに、該ビルドアップ層に形成した凹部内に、半導体部品が接続される端子を上面に備えたコンデンサを、加熱により消失または熔融させる接着層を介して設けてなることを特徴とする配線基板。
  7. 請求項６記載の配線基板の前記ビルドアップ層および前記コンデンサの上面に、前記半導体部品が接続されていることを特徴とする半導体装置。
  8. 基体上に配線導体層と絶縁層とが交互に積層されたビルドアップ層を設けるとともに、該ビルドアップ層に形成した凹部内にコンデンサを配設した配線基板であって、前記コンデンサの上面に半導体部品を電気的に接続する端子を、下面に接続部をそれぞれ有することを特徴とする配線基板。
  9. 前記接続部が前記配線導体層に接続される電極端子であることを特徴とする請求項８記載の配線基板。
  10. 前記ビルドアップ層の上面に、前記コンデンサの前記上面にある前記端子と同一高さの実装端子を設けたことを特徴とする請求項８記載の配線基板。
  11. 前記ビルドアップ層および前記コンデンサのそれぞれの前記上面に、前記コンデンサの前記上面にある前記端子と前記配線導体層とを電気的に接続する表面配線層を設けたことを特徴とする請求項８記載の配線基板。
  12. 前記接続部を加熱により消失または熔融させることを特徴とする請求項８記載の配線基板。
  13. 請求項１０記載の配線基板の前記ビルドアップ層の前記実装端子、および前記コンデンサの前記上面にある前記端子のそれぞれに、前記半導体部品が接続されていることを特徴とする半導体装置。
  14. 請求項１１記載の配線基板の前記表面配線層の上面に前記半導体部品が配設され、前記半導体部品と前記コンデンサの前記上面にある前記端子とが電気的に接続されていることを特徴とする半導体装置。
JP2008075704A 2003-08-28 2008-03-24 配線基板および半導体装置 Pending JP2008160160A (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2008075704A JP2008160160A (ja) 2003-08-28 2008-03-24 配線基板および半導体装置

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
JP2003304519 2003-08-28
JP2003304518 2003-08-28
JP2003337504 2003-09-29
JP2008075704A JP2008160160A (ja) 2003-08-28 2008-03-24 配線基板および半導体装置

Related Parent Applications (1)

Application Number Title Priority Date Filing Date
JP2004249091A Division JP2005129899A (ja) 2003-08-28 2004-08-27 配線基板および半導体装置

Related Child Applications (1)

Application Number Title Priority Date Filing Date
JP2011023844A Division JP5404668B2 (ja) 2003-08-28 2011-02-07 半導体装置の製造方法

Publications (2)

Publication Number Publication Date
JP2008160160A true JP2008160160A (ja) 2008-07-10
JP2008160160A5 JP2008160160A5 (ja) 2008-12-25

Family

ID=34527574

Family Applications (2)

Application Number Title Priority Date Filing Date
JP2008075704A Pending JP2008160160A (ja) 2003-08-28 2008-03-24 配線基板および半導体装置
JP2011023844A Expired - Fee Related JP5404668B2 (ja) 2003-08-28 2011-02-07 半導体装置の製造方法

Family Applications After (1)

Application Number Title Priority Date Filing Date
JP2011023844A Expired - Fee Related JP5404668B2 (ja) 2003-08-28 2011-02-07 半導体装置の製造方法

Country Status (2)

Country Link
US (2) US7271476B2 (ja)
JP (2) JP2008160160A (ja)

Families Citing this family (38)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI247371B (en) * 2004-02-06 2006-01-11 Advanced Semiconductor Eng Semiconductor package and method for manufacturing the same
JP4185499B2 (ja) 2005-02-18 2008-11-26 富士通マイクロエレクトロニクス株式会社 半導体装置
US7999299B2 (en) * 2005-06-23 2011-08-16 Samsung Electronics Co., Ltd. Semiconductor memory device having capacitor for peripheral circuit
WO2007000578A2 (en) * 2005-06-25 2007-01-04 Omni-Id Limited Electromagnetic radiation decoupler
US7292450B2 (en) * 2006-01-31 2007-11-06 Microsoft Corporation High density surface mount part array layout and assembly technique
GB0611983D0 (en) 2006-06-16 2006-07-26 Qinetiq Ltd Electromagnetic radiation decoupler
JP5183893B2 (ja) * 2006-08-01 2013-04-17 新光電気工業株式会社 配線基板及びその製造方法、及び半導体装置
KR100840790B1 (ko) * 2006-11-29 2008-06-23 삼성전자주식회사 반도체 모듈 및 그의 제조 방법
GB0624915D0 (en) * 2006-12-14 2007-01-24 Qinetiq Ltd Switchable radiation decoupling
GB0625342D0 (en) * 2006-12-20 2007-01-24 Qinetiq Ltd Radiation decoupling
TWI452661B (zh) * 2007-01-30 2014-09-11 線路直接連接晶片之封裝結構
US20080217748A1 (en) * 2007-03-08 2008-09-11 International Business Machines Corporation Low cost and low coefficient of thermal expansion packaging structures and processes
US20080239685A1 (en) * 2007-03-27 2008-10-02 Tadahiko Kawabe Capacitor built-in wiring board
TW200906263A (en) * 2007-05-29 2009-02-01 Matsushita Electric Ind Co Ltd Circuit board and method for manufacturing the same
CN101978800A (zh) * 2008-03-24 2011-02-16 日本特殊陶业株式会社 部件内置布线基板
JP4811437B2 (ja) * 2008-08-11 2011-11-09 日本テキサス・インスツルメンツ株式会社 Ｉｃチップ上への電子部品の実装
WO2010022250A1 (en) 2008-08-20 2010-02-25 Omni-Id Limited One and two-part printable em tags
US10283443B2 (en) * 2009-11-10 2019-05-07 Taiwan Semiconductor Manufacturing Co., Ltd. Chip package having integrated capacitor
KR101710178B1 (ko) * 2010-06-29 2017-02-24 삼성전자 주식회사 임베디이드 칩 온 칩 패키지 및 이를 포함하는 패키지 온 패키지
US10098242B2 (en) * 2012-03-29 2018-10-09 Taiwan Green Point Enterprises Co., Ltd. Double-sided circuit board and method for preparing the same
JP5474127B2 (ja) * 2012-05-14 2014-04-16 株式会社野田スクリーン 半導体装置
US20130313720A1 (en) * 2012-05-25 2013-11-28 Leilei Zhang Packaging substrate with reliable via structure
US9035194B2 (en) * 2012-10-30 2015-05-19 Intel Corporation Circuit board with integrated passive devices
US20140167900A1 (en) 2012-12-14 2014-06-19 Gregorio R. Murtagian Surface-mount inductor structures for forming one or more inductors with substrate traces
US9337182B2 (en) * 2012-12-28 2016-05-10 Taiwan Semiconductor Manufacturing Co., Ltd. Method to integrate different function devices fabricated by different process technologies
TWI578451B (zh) * 2013-05-22 2017-04-11 Noda Screen Co Ltd Semiconductor device
WO2015026344A1 (en) * 2013-08-21 2015-02-26 Intel Corporation Bumpless die-package interface for bumpless build-up layer (bbul)
KR102052761B1 (ko) * 2013-11-21 2019-12-09 삼성전기주식회사 칩 내장 기판 및 그 제조 방법
US9345142B2 (en) * 2013-11-21 2016-05-17 Samsung Electro-Mechanics Co., Ltd. Chip embedded board and method of manufacturing the same
TWI526129B (zh) * 2014-11-05 2016-03-11 Elite Material Co Ltd Multilayer printed circuit boards with dimensional stability
US20170170109A1 (en) 2015-06-25 2017-06-15 Intel Corporation Integrated circuit structures with interposers having recesses
CN107646141A (zh) 2015-06-25 2018-01-30 英特尔公司 用于堆叠封装的具有凹陷导电接触部的集成电路结构
US10159152B2 (en) * 2015-12-21 2018-12-18 Intel Corporation Development of the advanced component in cavity technology
US10681817B2 (en) * 2016-09-27 2020-06-09 Intel Corporation Frame embedded components
US10672715B2 (en) 2018-04-16 2020-06-02 Amkor Technology, Inc. Semiconductor package using cavity substrate and manufacturing methods
DE102018127075B4 (de) * 2018-10-30 2021-12-30 Auto-Kabel Management Gmbh Hochstromschaltung
US11710726B2 (en) 2019-06-25 2023-07-25 Microsoft Technology Licensing, Llc Through-board power control arrangements for integrated circuit devices
US11444400B2 (en) * 2020-12-21 2022-09-13 Dell Products L.P. Information handling system with a printed circuit board having an embedded interconnect

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH09321442A (ja) * 1996-05-30 1997-12-12 Nec Corp 高周波デバイス用多層配線基板
JPH11317490A (ja) * 1997-10-16 1999-11-16 Hitachi Ltd 半導体素子搭載基板
JP2000349225A (ja) * 1999-03-30 2000-12-15 Ngk Spark Plug Co Ltd コンデンサ付属配線基板、配線基板、及びコンデンサ
JP2002084071A (ja) * 2000-06-22 2002-03-22 Ngk Spark Plug Co Ltd 配線基板
JP2002348441A (ja) * 2000-12-26 2002-12-04 Ngk Spark Plug Co Ltd 埋め込み樹脂及びそれを用いた配線基板

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2544976B2 (ja) * 1989-09-08 1996-10-16 三菱電機株式会社 半導体集積回路モジュ―ル
US5034850A (en) * 1990-02-12 1991-07-23 Rogers Corporation Thin decoupling capacitor for mounting under integrated circuit package
US6272020B1 (en) * 1997-10-16 2001-08-07 Hitachi, Ltd. Structure for mounting a semiconductor device and a capacitor device on a substrate
US5973928A (en) 1998-08-18 1999-10-26 International Business Machines Corporation Multi-layer ceramic substrate decoupling
JP3414333B2 (ja) 1999-10-01 2003-06-09 日本電気株式会社 コンデンサ実装構造および方法
JP4771583B2 (ja) 1999-12-01 2011-09-14 イビデン株式会社 パッケージ基板
JP4592177B2 (ja) * 1999-12-01 2010-12-01 イビデン株式会社 パッケージ基板
JP2001345234A (ja) 2000-03-29 2001-12-14 Kyocera Corp 薄膜電子部品および積層薄膜電子部品並びに基板
TWI293315B (en) * 2000-12-26 2008-02-11 Ngk Spark Plug Co Wiring substrate
US6770965B2 (en) * 2000-12-28 2004-08-03 Ngk Spark Plug Co., Ltd. Wiring substrate using embedding resin
JP2003229510A (ja) * 2001-11-30 2003-08-15 Ngk Spark Plug Co Ltd 配線基板

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH09321442A (ja) * 1996-05-30 1997-12-12 Nec Corp 高周波デバイス用多層配線基板
JPH11317490A (ja) * 1997-10-16 1999-11-16 Hitachi Ltd 半導体素子搭載基板
JP2000349225A (ja) * 1999-03-30 2000-12-15 Ngk Spark Plug Co Ltd コンデンサ付属配線基板、配線基板、及びコンデンサ
JP2002084071A (ja) * 2000-06-22 2002-03-22 Ngk Spark Plug Co Ltd 配線基板
JP2002348441A (ja) * 2000-12-26 2002-12-04 Ngk Spark Plug Co Ltd 埋め込み樹脂及びそれを用いた配線基板

Also Published As

Publication number Publication date
US20070285907A1 (en) 2007-12-13
JP5404668B2 (ja) 2014-02-05
US20050087850A1 (en) 2005-04-28
JP2011091448A (ja) 2011-05-06
US7271476B2 (en) 2007-09-18

Similar Documents

Publication Publication Date Title
JP5404668B2 (ja) 半導体装置の製造方法
US7420128B2 (en) Electronic component embedded substrate and method for manufacturing the same
KR101085733B1 (ko) 전자소자 내장 인쇄회로기판 및 그 제조방법
JP4057589B2 (ja) 電子部品搭載基板の製造方法
US20130081866A1 (en) Printed wiring board
US8785255B2 (en) Substrate for mounting semiconductor, semiconductor device and method for manufacturing semiconductor device
JP2003031719A (ja) 半導体パッケージ及びその製造方法並びに半導体装置
KR102186148B1 (ko) 임베디드 기판 및 임베디드 기판의 제조 방법
JPWO2005074340A1 (ja) 多層プリント配線板及びその製造方法
US11647589B2 (en) Wiring board
KR20160059125A (ko) 소자 내장형 인쇄회로기판 및 그 제조방법
JP4267660B2 (ja) 多層配線基板及び素子搭載装置
JP6798076B2 (ja) エンベデッド基板及びエンベデッド基板の製造方法
KR102356810B1 (ko) 전자부품내장형 인쇄회로기판 및 그 제조방법
JP5512558B2 (ja) 部品内蔵配線基板の製造方法
JP2005129899A (ja) 配線基板および半導体装置
JP5192865B2 (ja) 部品内蔵配線基板の製造方法
US20150156882A1 (en) Printed circuit board, manufacturing method thereof, and semiconductor package
JP5539453B2 (ja) 電子部品搭載多層配線基板及びその製造方法
JP2010272563A (ja) 部品内蔵配線板、部品内蔵配線板の製造方法
JP2008091377A (ja) プリント配線基板及びその製造方法
JP2005123547A (ja) インターポーザ、多層プリント配線板
JP2008244029A (ja) 部品内蔵配線基板、配線基板内蔵用部品
JP4814129B2 (ja) 部品内蔵配線基板、配線基板内蔵用部品
JP5442192B2 (ja) 素子搭載用基板、半導体モジュール、および、素子搭載用基板の製造方法

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20080404

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20081112

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20101207

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20110207

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20110830

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20111024

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20120529