KR101710178B1 - 임베디이드 칩 온 칩 패키지 및 이를 포함하는 패키지 온 패키지 - Google Patents

임베디이드 칩 온 칩 패키지 및 이를 포함하는 패키지 온 패키지 Download PDF

Info

Publication number
KR101710178B1
KR101710178B1 KR1020100062080A KR20100062080A KR101710178B1 KR 101710178 B1 KR101710178 B1 KR 101710178B1 KR 1020100062080 A KR1020100062080 A KR 1020100062080A KR 20100062080 A KR20100062080 A KR 20100062080A KR 101710178 B1 KR101710178 B1 KR 101710178B1
Authority
KR
South Korea
Prior art keywords
semiconductor chip
chip
package
printed circuit
circuit board
Prior art date
Application number
KR1020100062080A
Other languages
English (en)
Other versions
KR20120001340A (ko
Inventor
김용훈
이희석
Original Assignee
삼성전자 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자 주식회사 filed Critical 삼성전자 주식회사
Priority to KR1020100062080A priority Critical patent/KR101710178B1/ko
Priority to US13/113,239 priority patent/US8873245B2/en
Publication of KR20120001340A publication Critical patent/KR20120001340A/ko
Application granted granted Critical
Publication of KR101710178B1 publication Critical patent/KR101710178B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/18—Printed circuits structurally associated with non-printed electric components
    • H05K1/182—Printed circuits structurally associated with non-printed electric components associated with components mounted in the printed circuit board, e.g. insert mounted components [IMC]
    • H05K1/183—Components mounted in and supported by recessed areas of the printed circuit board
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0657—Stacked arrangements of devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/10—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices having separate containers
    • H01L25/105—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/22—Secondary treatment of printed circuits
    • H05K3/28—Applying non-metallic protective coatings
    • H05K3/284—Applying non-metallic protective coatings for encapsulating mounted components
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/1302—Disposition
    • H01L2224/13025—Disposition the bump connector being disposed on a via connection of the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16135—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/16145—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16135—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/16145—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H01L2224/16146—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked the bump connector connecting to a via connection in the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/16227—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/17—Structure, shape, material or disposition of the bump connectors after the connecting process of a plurality of bump connectors
    • H01L2224/171—Disposition
    • H01L2224/1718—Disposition being disposed on at least two different sides of the body, e.g. dual array
    • H01L2224/17181—On opposite sides of the body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06541—Conductive via connections through the device, e.g. vertical interconnects, through silicon via [TSV]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06555—Geometry of the stack, e.g. form of the devices, geometry to facilitate stacking
    • H01L2225/06565—Geometry of the stack, e.g. form of the devices, geometry to facilitate stacking the devices having the same size and there being no auxiliary carrier between the devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/10—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers
    • H01L2225/1005—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/1011—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement
    • H01L2225/1017—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement the lowermost container comprising a device support
    • H01L2225/1023—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement the lowermost container comprising a device support the support being an insulating substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/10—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers
    • H01L2225/1005—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/1011—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement
    • H01L2225/1047—Details of electrical connections between containers
    • H01L2225/1058—Bump or bump-like electrical connections, e.g. balls, pillars, posts
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/73—Means for bonding being of different types provided for in two or more of groups H01L24/10, H01L24/18, H01L24/26, H01L24/34, H01L24/42, H01L24/50, H01L24/63, H01L24/71
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/1515—Shape
    • H01L2924/15153—Shape the die mounting substrate comprising a recess for hosting the device
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1532—Connection portion the connection portion being formed on the die mounting surface of the substrate
    • H01L2924/1533—Connection portion the connection portion being formed on the die mounting surface of the substrate the connection portion being formed both on the die mounting surface of the substrate and outside the die mounting surface of the substrate
    • H01L2924/15331—Connection portion the connection portion being formed on the die mounting surface of the substrate the connection portion being formed both on the die mounting surface of the substrate and outside the die mounting surface of the substrate being a ball array, e.g. BGA
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/10—Details of components or other objects attached to or integrated in a printed circuit board
    • H05K2201/10431—Details of mounted components
    • H05K2201/10507—Involving several components
    • H05K2201/10515—Stacked components
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/10—Details of components or other objects attached to or integrated in a printed circuit board
    • H05K2201/10431—Details of mounted components
    • H05K2201/10507—Involving several components
    • H05K2201/1053—Mounted components directly electrically connected to each other, i.e. not via the PCB
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/30—Assembling printed circuits with electric components, e.g. with resistor
    • H05K3/32—Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits
    • H05K3/34—Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits by soldering
    • H05K3/341—Surface mounted components
    • H05K3/3431—Leadless components
    • H05K3/3436—Leadless components having an array of bottom contacts, e.g. pad grid array or ball grid array components

Abstract

본 발명의 임베디이드 칩 온 칩 패키지는, 절연층과 금속 패턴이 존재하는 층이 교대로 형성된 다층 기판 구조이고, 내부에 리세스된 반도체 칩 탑재부를 갖는 인쇄회로기판과, 상기 리세스된 반도체 칩 탑재부에 끼워지고(embedded) 내부에 제1 쓰루 실리콘 비아(TSV)를 갖는 제1 반도체 칩과, 상기 제1 반도체 칩과 상기 인쇄회로기판 위에 탑재되고 상기 제1 반도체 칩과 접하여 제1 범프가 형성된 제2 반도체 칩을 구비한다. 상기 제1 반도체 칩은 활성면(active surface)이 상기 제2 반도체 칩과 접하게 상부를 향하면서 상기 제1 쓰루 실리콘 비아를 통해 상기 리세스된 반도체 칩 탑재부의 바닥면에 마련된 인쇄회로패턴과 전기적으로 연결된다. 상기 제2 반도체 칩은 활성면(active surface)이 상기 제1 반도체 칩과 접하게 아래로 향하면서 상기 제1 범프 및 제1 쓰루 실리콘 비아를 통해 상기 제1 반도체 칩 및 상기 인쇄회로기판과 각각 전기적으로 연결되어 있다.

Description

임베디이드 칩 온 칩 패키지 및 이를 포함하는 패키지 온 패키지{An embedded chip on chip package and package on package including the same}
본 발명은 하나 이상의 반도체 칩을 포함하는 칩 온 칩(COC) 반도체 패키지 및 이를 포함하는 패키지 온 패키지(Package On Package)에 관한 것으로, 더욱 상세하게는 칩 온 칩 패키지에서 하나 이상의 반도체 칩이 인쇄회로기판에 파묻힌 구조(embedded structure)의 칩 온 칩(Chip On Chip) 반도체 패키지 및 이를 포함하는 패키지 온 패키지(POP: Package On Package)에 관한 것이다.
반도체 소자는 그 용량 및 기능을 확장하기 위하여 웨이퍼 제조공정에서 집적도가 점차 증가하고 있으며, 반도체 패키지 조립 공정에서 두 개 이상의 반도체 칩 혹은 두 개 이상의 반도체 패키지를 하나로 통합하여 사용하는 통합형 반도체 패키지의 사용도 일반화되고 있다.
이렇게 통합형 반도체 패키지가 일반화되는 이유는 웨이퍼 상태에서 반도체 소자의 용량 및 기능을 확장하는 것은, 웨이퍼 제조공정에서 많은 설비 투자가 필요하며, 많은 비용이 소요되며, 공정에서 발생할 수 있는 여러 가지 문제점을 해결하는 과제가 선결되어야 한다.
그러나 웨이퍼 상태에서 반도체 칩을 완전히 만든 후, 반도체 패키지로 조립(assembly)하는 과정에서 두 개 이상의 반도체 칩 혹은 두개 이상의 반도체 패키지를 하나로 통합하는 것은 위에서 설명된 선결과제의 해결 없이도 달성이 가능하다. 또한 웨이퍼 상태에서 그 용량 및 기능을 확장하는 방식과 비교하여 반도체 패키지 조립 공정에서 내부의 용량 및 기능을 확장하는 방식은 적은 설비투자와 비용으로 달성이 가능한 장점이 있다. 그리므로 반도체 소자 제조업체는 SIP(System In Package), MCP(Multi Chip Package) 및 POP(Package On Package, 이하 POP'라 함)와 같은 통합형 반도체 패키지에 대한 연구 개발에 박차를 가하고 있다.
여기서 SIP는 하나의 반도체 패키지 내부에 완전한 시스템을 구현하기 위하여 마이크로 프로세서와 다른 로직 소자 및 메모리 소자를 포함하는 다층 칩 모듈(Multi-chip module)을 말한다. 이러한 SIP는 내부에 반도체 칩들을 효율적으로 배치하여 반도체 패키지의 크기를 소형화시켜야 하고, 이와 동시에 기존의 주 인쇄회로기판(main PCB)에 마이크로 프로세서와 로직 소자 및 메모리 소자를 각각 개별적으로 탑재한 상태와 동일하게 동작 능력을 유지해야 한다. 이러한 필요를 충족하기 위하여 SIP 혹은 MCP에서 하나의 반도체 칩 위에 다른 반도체 칩을 적층하여 서로 연결하는 칩 온 칩(Chip-on-chip) 구조의 반도체 패키지가 소개되고 있다.
본 발명이 이루고자 하는 기술적 과제는 시스템 인 패키지 구조의 반도체 패키지에서 두께를 낮추고, 전원 신호의 전달을 보다 효율적으로 할 수 있는 임베디이드 칩 온 칩 패키지를 제공하는데 있다.
본 발명이 이루고자 하는 다른 기술적 과제는 본 발명이 이루고자 하는 기술적 과제는 시스템 인 패키지 구조의 반도체 패키지에서 두께를 낮추고, 전원 신호의 전달을 효율적으로 할 수 있는 임베디이드 칩 온 칩 패키지를 포함하는 패키지 온 패키지(POP)를 제공하는데 있다.
상기 기술적 과제를 달성하기 위해 본 발명의 일 실시예에 의한 임베디이드 칩 온 칩 패키지는, 절연층과 금속 패턴이 존재하는 층이 교대로 형성된 다층 기판 구조이고, 내부에 리세스된 반도체 칩 탑재부를 갖는 인쇄회로기판과, 상기 리세스된 반도체 칩 탑재부에 끼워지고(embedded) 내부에 제1 쓰루 실리콘 비아(TSV)를 갖는 제1 반도체 칩과, 상기 제1 반도체 칩과 상기 인쇄회로기판 위에 탑재되고 상기 제1 반도체 칩과 접하여 제1 범프가 형성된 제2 반도체 칩을 구비한다.
상기 제1 반도체 칩은 활성면(active surface)이 상기 제2 반도체 칩과 접하게 상부를 향하면서 상기 제1 쓰루 실리콘 비아를 통해 상기 리세스된 반도체 칩 탑재부의 바닥면에 마련된 인쇄회로패턴과 전기적으로 연결된다.
상기 제2 반도체 칩은 활성면(active surface)이 상기 제1 반도체 칩과 접하게 아래로 향하면서 상기 제1 범프 및 제1 쓰루 실리콘 비아를 통해 상기 제1 반도체 칩 및 상기 인쇄회로기판과 각각 전기적으로 연결되어 있다.
본 발명의 바람직한 실시예에 의하면, 상기 인쇄회로기판은, 다층 기판인 것이 적합하다.
본 발명의 바람직한 실시예에 의하면, 상기 제1 반도체 칩 및 제2 반도체 칩의 전원단자 및 접지단자는, 상기 제1 반도체 칩에 형성된 쓰루 실리콘 비아(TSV)를 통해 상기 인쇄회로기판의 리세스된 반도체 칩 탑재부의 바닥면에 마련된 인쇄회로패턴과 연결되는 것이 적합하다.
삭제
한편, 본 발명의 바람직한 실시예에 의한 임베디이드 칩 온 칩 패키지는, 상기 제2 반도체 칩과 상기 인쇄회로기판의 상부를 밀봉하는 봉지수지와, 상기 인쇄회로기판 하부에 부착된 솔더볼을 더 구비할 수 있다. 본 발명의 변형예에 의하면, 상기 제1 반도체 칩은, 하나 이상의 반도체 칩이 적층된 구조일 수도 있다.
상기 기술적 과제를 달성하기 위해 본 발명의 다른 실시예에 의한 임베디이드 칩 온 칩 패키지는, 절연층과 금속 패턴이 존재하는 층이 교대로 형성된 다층 기판 구조이고, 내부에 리세스된 반도체 칩 탑재부를 갖는 인쇄회로기판과, 상기 리세스된 반도체 칩 탑재부에 끼워지고(embedded) 내부에 제1 쓰루 실리콘 비아(TSV)를 갖는 제1 반도체 칩과, 상기 제1 반도체 칩과 상기 인쇄회로기판 위에 탑재되고 내부에 제2 쓰루 실리콘 비아(TSV)를 갖고 상기 제1 반도체 칩과 접하여 제1 범프가 형성된 제2 반도체 칩과, 상기 제2 반도체 칩 위에 탑재되고 상기 제2 반도체 칩과 접하여 제2 범프가 형성된 제3 반도체 칩을 구비한다.
상기 제1 반도체 칩은 활성면이 상기 제2 반도체 칩과 접하게 상부를 향하면서 상기 리세스된 반도체 칩 탑재부의 바닥면에 마련된 인쇄회로패턴과 전기적으로 연결된다.
상기 제2 반도체 칩은 활성면이 상기 제1 반도체 칩과 접하게 아래로 향하면서 상기 제1 범프 및 제1 쓰루 실리콘 비아를 통해 상기 제1 반도체 칩 및 상기 인쇄회로기판과 각각 전기적으로 연결된다.
상기 제3 반도체 칩은 상기 제2 반도체 칩보다 크기가 작으며 상기 제2 범프 및 제2 쓰루 실리콘 비아를 통해 상기 제2 반도체 칩 및 제1 반도체 칩과 전기적으로 연결된다.
본 발명의 바람직한 실시예에 의하면, 상기 제1 내지 제3 반도체 칩의 전원단자 및 접지단자는, 상기 제1 및 제2 반도체 칩에 형성된 쓰루 실리콘 비아(TSV)를 통해 상기 인쇄회로기판의 리세스된 반도체 칩 탑재부의 바닥면에 마련된 인쇄회로패턴과 연결되는 것이 적합하다.
상기 다른 기술적 과제를 달성하기 위한 본 발명의 바람직한 실시예에 의한 임베디이드 칩 온 칩 패키지를 포함하는 패키지 온 패키지(POP)는, 상술한 임베디이드 칩 온 칩 패키지(Embedded COC Package)와, 상기 임베디이드 칩 온 칩 패키지의 인쇄회로기판 위에 솔더볼을 통해 탑재되는 제2 반도체 패키지를 구비하는 것을 특징으로 한다.
본 발명의 바람직한 실시예에 의하면, 상기 제2 반도체 패키지의 솔더볼의 높이는, 상기 제2 반도체 칩 두 개를 적층한 두께보다 작은 것이 적합하다.
바람직하게는, 상기 제2 반도체 패키지는, 인쇄회로기판과, 상기 인쇄회로기판 위에 활성면이 위로 향하도록 탑재된 반도체 칩과, 상기 반도체 칩의 본드패드와 상기 인쇄회로기판의 본드 핑거(finger)를 연결하는 와이어와, 상기 반도체 칩, 인쇄회로기판 상부면 및 와이어를 밀봉하는 봉지수지와, 상기 인쇄회로기판 하부면에 부착된 솔더볼을 구비하는 것이 적합하다.
또한 상기 제2 반도체 패키지는, 인쇄회로기판과, 상기 인쇄회로기판 위에 범프를 통해 탑재된 반도체 칩과, 상기 반도체 칩 및 인쇄회로기판 상부면을 밀봉하는 봉지수지와, 상기 인쇄회로기판 하부면에 부착된 솔더볼을 구비하는 구조일 수 있다.
또한 본 발명의 바람직한 실시예에 의하면, 상기 제2 반도체 패키지는, 인쇄회로기판과, 상기 인쇄회로기판 위에 적층된 복수개의 반도체 칩들과, 상기 복수개의 반도체 칩들에 형성된 쓰루 실리콘 비아(TSV)와, 상기 반도체 칩 및 인쇄회로기판 상부면을 밀봉하는 봉지수지와, 상기 인쇄회로기판 하부면에 부착된 솔더볼을 구비하는 구조일 수도 있다.
도 1 내지 도 3은 본 발명의 일 실시예에 의한 임베디이드 칩 온 칩 패키지의 제조방법을 보여주는 단면도들이다.
도 4는 도 3의 변형예를 보여주는 단면도이다.
도 5는 본 발명의 다른 실시예에 의한 임베디이드 칩 온 칩 패키지를 보여주는 단면도이다.
도 6 내지 도 8은 본 발명의 일 실시예에 의한 임베디이드 칩 온 칩 패키지를 포함하는 패키지 온 패키지(POP)를 보여주는 단면도들이다.
도 9 및 도 10은 본 발명에 의한 반도체 패키지에 사용되는 반도체 칩의 적용예를 보여주는 블록도이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다. 그러나, 아래의 상세한 설명에서 개시되는 실시예는 본 발명을 한정하려는 의미가 아니라, 본 발명이 속한 기술분야에서 통상의 지식을 가진 자에게, 본 발명의 개시가 실시 가능한 형태로 완전해지도록 발명의 범주를 알려주기 위해 제공되는 것이다.
도 1 내지 도 3은 본 발명의 일 실시예에 의한 임베디이드 칩 온 칩 패키지의 제조방법을 보여주는 단면도들이다.
도 1을 참조하면, 다층 기판 구조인 인쇄회로기판(110)을 준비한다. 상기 인쇄회로기판(110)은 절연층(108)과 금속패턴(104)이 존재하는 층(114)이 교대로 형성된 다층 기판 구조이다. 상기 인쇄회로기판(110) 상부에는 리세스(recess)된 반도체 칩 탑재부(102)가 형성되어 있다. 또한 상기 리세스된 반도체 칩 탑재부(102)의 바닥면에는 반도체 칩의 패드(pad)와 연결이 가능한 금속패턴(104)과 절연물질(106)이 형성되어 있다.
한편, 상기 인쇄회로기판(110)의 상부면에는 반도체 칩의 본드 패드와 연결이 가능한 본드 핑거(bond finger, 미도시)가 형성되어 있고, 상기 인쇄회로기판(110)의 하부면에는 솔더볼이 부착될 수 있는 솔더볼 패드(112)가 각각 형성된 것이 적합하다.
도 2를 참조하면, 상술한 도 1의 인쇄회로기판(110)의 리세스된 반도체 칩 탑재부(102)에 제1 반도체 칩(120)을 끼워 넣는다. 상기 제1 반도체 칩(120)은 메모리 소자인 것이 적합하며, 필요에 따라 반도체 칩(120)의 밑면이 연마되어 전체 두께가 얇아진 것이 적합하다. 상기 제1 반도체 칩(120)은 인쇄회로기판(110)에 끼울 때, 회로영역이 형성된 활성면이 위를 향하도록 끼워 넣는 것이 적합하다.
또한 상기 제1 반도체 칩(120)은 내부에 쓰루 실리콘 비아(TSV: Through Silicon Via, 이하 TSV'라 함, 122))가 형성되어 있는 것이 적합하다. 상기 제1 반도체 칩(120)은 내부에 신호 라인용 본드 패드, 전원 라인용 본드 패드 및 접지 라인용 본드 패드가 존재한다. 이때, 상기 TSV(122)는 전원 라인용 본드 패드 및 접지 라인용 본드 패드에 형성된 것이 적합하고, 상기 TSV(122)는 리세스된 반도체 칩 탑재부(도1의 102) 바닥면에 있는 인쇄회로패턴(도1의 104)과 전기적으로 연결되는 것이 바람직하다.
상기 TSV(122)의 형성방법, 내부 충진 재질 및 돌출되는 구조 등은 당업자에 의해 여러 가지 형태로 변형이 가능하다. 또한, TSV(122)와 리세스된 반도체 칩 탑재부(도1의 102) 바닥면에 있는 인쇄회로패턴(도1의 104)과의 연결은, 도면과 같이 직접 연결하는 방식을 적용할 수 있고, 별도의 이방성 도전막(ACF: Anisotropic Conductive Film)을 사용하여 연결하는 방식을 적용할 수도 있다.
도 3을 참조하면, 상기 제1 반도체 칩(120)이 인쇄회로기판(110)의 리세스된 반도체 칩 탑재부(102)에 끼워진 결과물 위에 제2 반도체 칩(130)을 탑재한다. 상기 제2 반도체 칩(130)은 내부의 본드패드에 범프(bump, 132)가 형성된 것이 적합하며, 회로영역이 형성된 활성면이 아래를 향하도록 탑재되는 것이 적합하다. 또한 상기 제2 반도체 칩(130)은, 상기 제1 반도체 칩(120)과 비교하여 크기가 더 큰 것이 적합하고, 상기 제2 반도체 칩(130)은 컨트롤러(controller) 혹은 마이크로 프로세서의 기능을 수행하는 것이 바람직하다.
상기 제2 반도체 칩(130)은 내부에 신호연결용 본드패드, 전원단자용 본드 패드 및 접지단자용 본드패드를 각각 포함한다. 이때 신호연결용 본드패드에 형성된 범프(132)는, 상기 인쇄회로기판(110)의 상부면에 형성된 본드 핑거(미도시)에 전기적으로 연결되는 것이 적합하고, 전원단자용 본드 패드 및 접지단자용 본드패드에 형성된 범프(132)는 상기 제1 반도체 칩(120)에 형성된 TSV(122)에 각각 연결되는 것이 적합하다.
또한 필요시, 몇 개의 신호연결용 본드패드도, 전원단자용 본드 패드나 접지단자용 본드패드와 마찬가지로 TSV(122)에 연결되어 인쇄회로기판(110)의 리세스된 반도체 칩 탑재부에 있는 인쇄회로패턴에 연결될 수도 있다.
이어서 상기 제1 및 제2 반도체 칩(120, 130)과 인쇄회로기판(110)의 상부면을 밀봉하는 봉지수지(140)를 형성하고, 상기 인쇄회로기판(110)의 하부면에 있는 솔더볼 패드에 솔더볼(150)을 부착한다. 이때, 상기 봉지수지(140)를 형성하기 전에 상기 제2 반도체 칩(130)과 상기 인쇄회로기판(110) 사이에 갭(gap)에 언더필(underfill)을 에폭시(epoxy) 등을 사용하여 충진(filling)할 수도 있다. 또한 상기 솔더볼 대신에 얇은 두께의 솔더층을 형성하여 외부 연결 단자를 랜드(land) 형태로 만들어 전체적인 임베디이드 칩 온 칩 패키지(100A)의 높이를 낮추는 방식으로 적용할 수도 있다.
여기서, 본 발명의 바람직한 실시예에 의한 임베디이드 칩 온 칩 패키지(100A)는, 내부에 두 개의 반도체 칩(120, 130)을 포함하지만, 제1 반도체 칩(120)이 인쇄회로기판(110) 내부에 끼워진 구조이다. 이로 인하여 반도체 패키지(100A)의 전체적인 높이를 더욱 낮게 만들 수 있다. 이러한 구조는 도 3의 반도체 패키지(100A)를 이용하여 도 6 내지 도 8과 같은 패키지 온 패키지 구조의 통합형 반도체 패키지를 만들 때, 더욱 유리한 장점을 갖는다. 또한 두께가 점점 얇아지는 모바일 폰 및 전자장치에 반도체 패키지가 탑재될 때, 모바일 폰 및 전자장치의 두께를 얇게 만들 수 있는 유리한 장점을 갖는다.
이와 함께 제1 및 제2 반도체 칩(120, 130)의 전원단자용 본드패드와 접지단자용 본드패드에 연결된 범프(132)가, 상기 인쇄회로기판(110) 상부면의 본드 핑거를 통해 긴 경로로 전원 신호가 전달되지 않고, 제1 반도체 칩(120)에 형성된 TSV(122)를 통해 짧은 경로로 전원 신호가 인쇄회로기판(110)에 직접 전달된다. 이러한 짧은 전원 신호 전달 경로는 임베디이드 칩 온 칩 패키지(100A)의 전원 신호의 전달 특성을 효율적으로 개선할 수 있기 때문에, 반도체 패키지의 파워 인테그리티(Power integrity) 특성을 개선할 수 있다. 추가로 인쇄회로기판(110)의 상부면에 별도의 전원단자용 본드 핑거, 접지단자용 본드 핑거가 형성되는 공간을, 입출력 단자 연결용 본드패드 즉 신호 연결용 본드패드로 대체할 수 있기 때문에 제1 반도체 칩(120)에 와이드 입출력 메모리(Wide-I/O memory)를 적용할 수 있다. 따라서 본 발명과 같이 TSV(122) 구조를 통해 전원 신호를 짧은 경로를 통해 인쇄회로기판(110)에 직접 전달하는 방식은, 반도체 패키지(100A)의 동작 속도를 빠르게 하는 효과를 얻을 수 있는 장점이 있다.
도 4는 도 3의 변형예를 보여주는 단면도이다.
도 4를 참조하면, 도 3에서는 제1 반도체 칩(120)이 하나인 것을 중심으로 설명하였다. 그러나 본 변형예에 의한 임베디이드 칩 온 칩 패키지(100B)는, 상기 제1 반도체 칩(120)이 도면과 같이 두 개의 제1 반도체 칩(120A, 120B)이 적층된 형태로 변형된 경우이다. 상기 제1 반도체 칩(120A, 120B)은 동일한 기능의 메모리 반도체 칩일 수 있다. 또한 TSV(122) 역시 두 개의 제1 반도체 칩(120A, 120B)을 관통하여 형성된 것이 적합하다. 상기 TSV(122)가 형성되는 영역은, 제1 반도체 칩(120A, 120B)의 전원 단자용 본드 패드 및 접지단자용 본드 패드인 것이 적합하다. 나머지 칩 온 칩 패키지(100B)의 구조는 상술한 도 3과 동일하기 때문에 중복을 피하여 설명을 생략한다.
도 5는 본 발명의 다른 실시예에 의한 임베디이드 칩 온 칩 패키지를 보여주는 단면도이다.
도 5를 참조하면, 본 발명의 다른 실시예에 의한 임베디이드 칩 온 칩 패키지(100C)는, 내부에 리세스된 반도체 칩 탑재부를 갖는 인쇄회로기판(110)과, 상기 리세스된 반도체 칩 탑재부에 끼워진(embedded) 제1 반도체 칩(120)과, 상기 제1 반도체 칩(120)과 상기 인쇄회로기판(110) 위에 탑재된 제2 반도체 칩(130)과, 상기 제2 반도체 칩(130)보다 크기가 작으며 상기 제2 반도체 칩(130) 위에 범프(162)를 통해 탑재된 제3 반도체 칩(160)을 구비한다.
또한 본 발명의 다른 실시예에 의한 임베디이드 칩 온 칩 패키지(100C)는, 상기 제1 내지 제3 반도체 칩(120, 130, 160)과 상기 인쇄회로기판(110)의 상부를 밀봉하는 봉지수지(140)와, 상기 인쇄회로기판(110) 하부에 부착된 솔더볼(150)을 더 구비할 수 있다.
여기서 제3 반도체 칩(160)을 제외한 나머지 임베디이드 칩 온 칩 패키지(100C)의 구조는 상술한 도 3과 동일하다. 이와 함께 상기 제3 반도체 칩(160)의 연결을 위하여 제2 반도체 칩(130) 내부에 TSV(134)가 추가로 형성된다. 상기 제3 반도체 칩(160)은 범프(162)를 통해 제2 반도체 칩(130) 위에 탑재되어 전기적으로 연결된다. 상기 제3 반도체 칩(160)의 범프(162)는 상기 제2 반도체 칩(130)에 형성된 TSV(134)와 각각 전기적으로 연결된다. 상기 TSV(134)는 전원 단자용 본드패드 혹은 접지단자용 본드패드에 형성되는 것이 바람직하다. 하지만, 필요에 따라 몇 개의 신호 연결용 본드패드에도 TSV(134)를 형성할 수도 있다.
도 6 내지 도 8은 본 발명의 일 실시예에 의한 임베디이드 칩 온 칩 패키지를 포함하는 패키지 온 패키지(POP)를 보여주는 단면도들이다.
도 6을 참조하면, 도 6에 의한 임베디이드 칩 온 칩 패키지를 포함하는 패키지 온 패키지(300A)는, 도 3 및 도 4에 도시된 임베디이드 칩 온 칩 패키지(100A, 100B)와, 상기 임베디이드 칩 온 칩 패키지(100A, 100B) 위에 솔더볼(250)을 통해 탑재된 제2 반도체 패키지(200A)를 포함한다. 한편, 도 6에 의한 임베디이드 칩 온 칩 패키지를 포함하는 패키지 온 패키지(300A)는, 도면에는 도시되지 않았으나 상기 임베디이드 칩 온 칩 패키지(100A, 100B) 상부의 제2 반도체 칩(130) 및 인쇄회로기판(110)의 상부면 일부를 밀봉하는 봉지수지를 더 포함할 수도 있다.
여기서 상기 제2 반도체 패키지(200A)의 솔더볼(250)의 높이(T1)는, 도 3 및 도 4의 제2 반도체 칩(130) 두 개를 적층한 두께보다 더 작은 것이 특징이다. 상기 임베디이드 칩온칩 패키지, 즉 하부 반도체 패키지(100A, 100B)에서 제2 반도체 칩(130)이 두 개 이상 적층된 경우, 제2 반도체 패키지(200A)의 솔더볼(250)의 높이(T1)가 더욱 높아져야 한다. 하지만 본 발명은 적어도 하나의 반도체 칩, 예컨대 제1 반도체 칩(120)을 하부 반도체 패키지(100A, 100B)의 인쇄회로기판(110)에 끼워 넣는 구조를 갖는다. 이에 따라 제2 반도체 패키지(200A)의 솔더볼(250)의 높이(T1)를 낮춤으로써 안정적 구조의 패키지 온 패키지(300A)를 실현할 수 있다.
상세히 설명하면, 기존과 같이 두 개 이상의 제2 반도체 칩(130)을 인쇄회로기판 위에 적층할 경우, 제2 반도체 패키지(200A)의 솔더볼(250)의 크기가 커져야만 한다. 왜냐하면 솔더볼(250)을 하부 반도체 패키지(100A, 100B)의 인쇄회로기판(110)의 상부에 연결하는 리플로우 공정(reflow process)을 진행할 때, 솔더볼(250)이 녹으면서 옆으로 더욱 퍼져 부피가 더욱 커지기 때문이다. 이로 인하여 인접하는 솔더볼(250)끼리 서로 달라붙는 합선 결함이 발생할 수 있었다. 이러한 문제를 방지하기 위하여 솔더볼(250) 사이의 간격을 더욱 넓혀야 하고, 결과적으로 제2 반도체 패키지(200A)의 하부에 솔더볼(250)을 설계할 수 있는 개수에 제한이 생긴다.
하지만 본 발명은 하부 반도체 패키지(100A, 100B)는 적어도 하나의 제1 반도체 칩(120)이 인쇄회로기판(210)에 파묻히는 구조적인 특징으로 인해 제2 반도체 패키지(200A)의 솔더볼(250)의 높이를 낮출 수 있기 때문에 상술한 문제를 효과적으로 해결할 수 있다.
상기 제2 반도체 패키지(200A)의 구조는, 인쇄회로기판(210)과, 상기 인쇄회로기판(210) 위에 활성면이 위로 향하도록 탑재된 반도체 칩(220)과, 상기 반도체 칩(220)의 본드패드와 상기 인쇄회로기판(210)의 본드 핑거를 연결하는 와이어(230)와, 상기 반도체 칩(220), 인쇄회로기판(210)의 상부면 및 와이어(230)를 밀봉하는 봉지수지(240) 및 상기 인쇄회로기판(210) 하부면에 부착된 솔더볼(250)을 구비하는 것이 적합하다.
도 7을 참조하면, 본 발명의 도 7에 의한 임베디이드 칩 온 칩 패키지를 포함하는 패키지 온 패키지(300B)는, 도 6과 유사한 구조이나, 제2 반도체 패키지(200B)의 내부 구조가 다른 방식이다.
상세하게는, 상기 제2 반도체 패키지(200B)의 구조는, 인쇄회로기판(210)과, 상기 인쇄회로기판 위에 범프(232)를 통해 탑재된 반도체 칩(220)과, 상기 반도체 칩(220) 및 인쇄회로기판(210)의 상부면을 밀봉하는 봉지수지(240) 및 상기 인쇄회로기판(210) 하부면에 부착된 솔더볼(250)을 포함하는 구조이다. 도 7에 의한 임베디이드 칩 온 칩 패키지를 포함하는 패키지 온 패키지(300B)의 특징 및 장점은 도 6과 동일하기 때문에 중복을 피하여 설명을 생략한다.
도 8을 참조하면, 도 8에 의한 임베디이드 칩 온 칩 패키지를 포함하는 패키지 온 패키지(300C)는, 도 6과 유사한 구조이나, 제2 반도체 패키지(200C)의 내부 구조가 다른 방식이다.
상세하게는, 상기 제2 반도체 패키지(200C)의 구조는, 인쇄회로기판(210)과, 상기 인쇄회로기판 위에 적층된 복수개의 반도체 칩들(220A, 220B)과, 상기 복수개의 반도체 칩들(220A, 220B)에 형성된 TSV(234)와, 상기 반도체 칩들(220A, 220B) 및 인쇄회로기판(210)의 상부면을 밀봉하는 봉지수지(240) 및 상기 인쇄회로기판(210) 하부면에 부착된 솔더볼(250)을 포함하는 구조이다. 도 8에 의한 임베디이드 칩 온 칩 패키지를 포함하는 패키지 온 패키지(300C)의 특징 및 장점은 도 6과 동일하기 때문에 중복을 피하여 설명을 생략한다.
도 9 및 도 10은 본 발명의 바람직한 실시예에 의한 반도체 패키지의 응용예를 설명하기 위한 블록도들이다.
도 9는 본 발명의 바람직한 실시예에 의한 임베디이드 칩 온 칩 패키지(100A, 100B, 100C)에 사용되는 반도체 칩들이 전자 장치의 인쇄회로기판(400)에 응용되는 것을 보여주는 개략적인 블록도이다.
도 9를 참조하면, 제어기(410)와 메모리(420)는 전기적인 신호를 교화하도록 인쇄회로기판(400)에 배치될 수 있다. 예를 들어, 제어기(410)에서 명령을 내리면, 메모리(420)는 데이터를 전송할 수 있다. 여기서 상기 메모리(420)는, 본 발명에서 사용되는 반도체 칩들이 될 수 있다. 이러한 인쇄회로기판(400)은 멀티미디어 카드(multi media card: MMC) 또는 보안 디지털 카드(Secure Digital Card)와 같은 메모리 장치로 적용될 수 있다.
도 10은, 본 발명의 바람직한 실시예에 의한 임베디이드 칩 온 칩 반도체 패키지가 전자 장치의 시스템(500)에 응용되는 것을 보여주는 개략적인 블록도이다.
도 10을 참조하면, 프로세서(510), 입/출력 장치(530) 및 메모리(520)는, 버스(bus, 540)를 이용하여 서로 데이터 통신을 할 수 있다. 상기 프로세서(510)는 프로그램을 실행하고, 시스템(500)을 제어하는 역할을 수행한다. 상기 입/출력 장치(530)는 시스템(500)의 데이터를 입력 또는 출력하는데 이용될 수 있다. 상기 시스템(500)은, 입/출력 장치(530)를 이용하여 외부장치, 예컨대 개인용 컴퓨터 또는 네트워크에 연결되어, 외부 장치와 서로 데이터를 교환할 수 있다.
이때, 상기 메모리(520)는 본 발명의 바람직한 실시예에 의한 반도체 칩들이 될 수 있으며, 상기 프로세서(510)의 동작을 위한 코드 및 데이터를 저장할 수 있다. 상기 시스템(500)은, 모바일 폰(mobile phone), MP3 플레이어, 네비게이션(navigation), 고상 디스크(Solid State Disk: SSD) 또는 가전제품(household applications) 등에 이용될 수 있다.
본 발명은 상기한 실시예에 한정되지 않으며, 본 발명이 속한 기술적 사상 내에서 당 분야의 통상의 지식을 가진 자에 의해 많은 변형이 가능함이 명백하다.
본 발명에 의한 칩 온 칩 패키지 및 패키지 온 패키지는, SIP(System In Package)와 같은 통합형 반도체 패키지에 적용이 가능하며, 구체적으로는 개인용 휴대기기(PDA: Personal Digital Assistant), 모바일 폰(mobile phone), MP3 플레이어, 네비게이션(navigation), 고상 디스크(Solid State Disk: SSD) 또는 가전제품(household applications) 등에 이용될 수 있다.
100: 임베디이드 칩 온 칩 패키지, 102: 리세스된 반도체 칩 탑재부,
104: 인쇄회로패턴, 106: 절연물질,
108: 절연막, 110: 인쇄회로기판,
112: 솔더볼 패드, 114: 금속패턴이 존재하는 층,
120: 제1 반도체 칩, 122/134: TSV,
130: 제2 반도체 칩, 140: 봉지수지,
150: 솔더볼, 160: 제3 반도체 칩,
132/162: 범프, 200: 제2 반도체 패키지,
250: 솔더볼, 300: 패키지 온 패키지.

Claims (10)

  1. 절연층과 금속 패턴이 존재하는 층이 교대로 형성된 다층 기판 구조이고, 내부에 리세스된 반도체 칩 탑재부를 갖는 인쇄회로기판;
    상기 리세스된 반도체 칩 탑재부에 끼워지고(embedded) 내부에 제1 쓰루 실리콘 비아(TSV)를 갖는 제1 반도체 칩; 및
    상기 제1 반도체 칩과 상기 인쇄회로기판 위에 탑재되고 상기 제1 반도체 칩과 접하여 제1 범프가 형성된 제2 반도체 칩을 구비하되,
    상기 제1 반도체 칩은 활성면(active surface)이 상기 제2 반도체 칩과 접하게 상부를 향하면서 상기 제1 쓰루 실리콘 비아를 통해 상기 리세스된 반도체 칩 탑재부의 바닥면에 마련된 인쇄회로패턴과 전기적으로 연결되고,
    상기 제2 반도체 칩은 활성면(active surface)이 상기 제1 반도체 칩과 접하게 아래로 향하면서 상기 제1 범프 및 제1 쓰루 실리콘 비아를 통해 상기 제1 반도체 칩 및 상기 인쇄회로기판과 각각 전기적으로 연결되어 있는 것을 특징으로 하는 임베디이드 칩 온 칩 패키지(Embedded COC Package).
  2. 삭제
  3. 삭제
  4. 삭제
  5. 제1항에 있어서,
    상기 제1 반도체 칩 및 제2 반도체 칩의 전원단자 및 접지단자는,
    상기 제1 반도체 칩에 형성된 상기 제1 쓰루 실리콘 비아(TSV)를 통해 상기 인쇄회로기판의 상기 리세스된 반도체 칩 탑재부의 바닥면에 마련된 상기 인쇄회로패턴과 연결되는 것을 특징으로 하는 임베디이드 칩 온 칩 패키지(Embedded COC Package).
  6. 제1항에 있어서,
    상기 임베디이드 칩 온 칩 패키지는,
    상기 제2 반도체 칩과 상기 인쇄회로기판의 상부를 밀봉하는 봉지수지를 더 구비하는 것을 특징으로 하는 임베디이드 칩 온 칩 패키지(Embedded COC Package).
  7. 제1항에 있어서,
    상기 임베디이드 칩 온 칩 패키지는,
    상기 인쇄회로기판 하부에 부착된 솔더볼을 더 구비하는 것을 특징으로 하는 임베디이드 칩 온 칩 패키지(Embedded COC Package).
  8. 제1항에 있어서,
    상기 제1 반도체 칩은,
    하나 이상의 반도체 칩이 적층된 구조인 것을 특징으로 하는 임베디이드 칩 온 칩 패키지(Embedded COC Package).
  9. 절연층과 금속 패턴이 존재하는 층이 교대로 형성된 다층 기판 구조이고, 내부에 리세스된 반도체 칩 탑재부를 갖는 인쇄회로기판;
    상기 리세스된 반도체 칩 탑재부에 끼워지고(embedded) 내부에 제1 쓰루 실리콘 비아(TSV)를 갖는 제1 반도체 칩;
    상기 제1 반도체 칩과 상기 인쇄회로기판 위에 탑재되고 내부에 제2 쓰루 실리콘 비아(TSV)를 갖고 상기 제1 반도체 칩과 접하여 제1 범프가 형성된 제2 반도체 칩; 및
    상기 제2 반도체 칩 위에 탑재되고 상기 제2 반도체 칩과 접하여 제2 범프가 형성된 제3 반도체 칩을 구비하되,
    상기 제1 반도체 칩은 활성면이 상기 제2 반도체 칩과 접하게 상부를 향하면서 상기 리세스된 반도체 칩 탑재부의 바닥면에 마련된 인쇄회로패턴과 전기적으로 연결되고,
    상기 제2 반도체 칩은 활성면이 상기 제1 반도체 칩과 접하게 아래로 향하면서 상기 제1 범프 및 제1 쓰루 실리콘 비아를 통해 상기 제1 반도체 칩 및 상기 인쇄회로기판과 각각 전기적으로 연결되고,
    상기 제3 반도체 칩은 상기 제2 반도체 칩보다 크기가 작으며 상기 제2 범프 및 제2 쓰루 실리콘 비아를 통해 상기 제2 반도체 칩 및 제1 반도체 칩과 전기적으로 연결되어 있는 것을 특징으로 하는 임베디이드 칩 온 칩 패키지(Embedded COC Package).
  10. 제1항의 임베디이드 칩 온 칩 패키지(Embedded COC Package); 및
    상기 임베디이드 칩 온 칩 패키지의 인쇄회로기판 위에 솔더볼을 통해 탑재된 제2 반도체 패키지를 포함하는 것을 특징으로 하는 패키지 온 패키지(POP).
KR1020100062080A 2010-06-29 2010-06-29 임베디이드 칩 온 칩 패키지 및 이를 포함하는 패키지 온 패키지 KR101710178B1 (ko)

Priority Applications (2)

Application Number Priority Date Filing Date Title
KR1020100062080A KR101710178B1 (ko) 2010-06-29 2010-06-29 임베디이드 칩 온 칩 패키지 및 이를 포함하는 패키지 온 패키지
US13/113,239 US8873245B2 (en) 2010-06-29 2011-05-23 Embedded chip-on-chip package and package-on-package comprising same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020100062080A KR101710178B1 (ko) 2010-06-29 2010-06-29 임베디이드 칩 온 칩 패키지 및 이를 포함하는 패키지 온 패키지

Publications (2)

Publication Number Publication Date
KR20120001340A KR20120001340A (ko) 2012-01-04
KR101710178B1 true KR101710178B1 (ko) 2017-02-24

Family

ID=45352395

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020100062080A KR101710178B1 (ko) 2010-06-29 2010-06-29 임베디이드 칩 온 칩 패키지 및 이를 포함하는 패키지 온 패키지

Country Status (2)

Country Link
US (1) US8873245B2 (ko)
KR (1) KR101710178B1 (ko)

Families Citing this family (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8552518B2 (en) * 2011-06-09 2013-10-08 Optiz, Inc. 3D integrated microelectronic assembly with stress reducing interconnects
US9728481B2 (en) 2011-09-07 2017-08-08 Nvidia Corporation System with a high power chip and a low power chip having low interconnect parasitics
US9329227B2 (en) * 2012-10-24 2016-05-03 Nvidia Corporation Method and apparatus for testing interconnection reliability of a ball grid array on a testing printed circuit board
KR20140064522A (ko) * 2012-11-20 2014-05-28 삼성전자주식회사 반도체 패키지 및 그 제조 방법
CN203015273U (zh) * 2012-12-24 2013-06-19 奥特斯(中国)有限公司 印制电路板
US9202782B2 (en) * 2013-01-07 2015-12-01 Intel Corporation Embedded package in PCB build up
KR20140119522A (ko) 2013-04-01 2014-10-10 삼성전자주식회사 패키지-온-패키지 구조를 갖는 반도체 패키지
JP6144969B2 (ja) * 2013-06-06 2017-06-07 ルネサスエレクトロニクス株式会社 半導体装置
EP3075006A1 (de) 2013-11-27 2016-10-05 AT & S Austria Technologie & Systemtechnik Aktiengesellschaft Leiterplattenstruktur
AT515101B1 (de) 2013-12-12 2015-06-15 Austria Tech & System Tech Verfahren zum Einbetten einer Komponente in eine Leiterplatte
AT515447B1 (de) 2014-02-27 2019-10-15 At & S Austria Tech & Systemtechnik Ag Verfahren zum Kontaktieren eines in eine Leiterplatte eingebetteten Bauelements sowie Leiterplatte
US11523520B2 (en) 2014-02-27 2022-12-06 At&S Austria Technologie & Systemtechnik Aktiengesellschaft Method for making contact with a component embedded in a printed circuit board
JP2016086088A (ja) * 2014-10-27 2016-05-19 富士通株式会社 積層基板およびその製造方法
WO2017034591A1 (en) * 2015-08-27 2017-03-02 Intel IP Corporation Robust intermetallic compound layer interface for package in package embedding
KR102556052B1 (ko) * 2015-12-23 2023-07-14 삼성전자주식회사 시스템 모듈과 이를 포함하는 모바일 컴퓨팅 장치
US10833052B2 (en) * 2016-10-06 2020-11-10 Micron Technology, Inc. Microelectronic package utilizing embedded bridge through-silicon-via interconnect component and related methods
CN110024116A (zh) * 2016-12-27 2019-07-16 英特尔公司 堆叠管芯腔封装
US10748872B2 (en) * 2017-08-22 2020-08-18 Micron Technology, Inc. Integrated semiconductor assemblies and methods of manufacturing the same

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005217205A (ja) * 2004-01-29 2005-08-11 Nec Electronics Corp チップ積層構成の３次元半導体装置及び該装置に用いられるスペーサチップ
WO2007135768A1 (ja) * 2006-05-19 2007-11-29 Sumitomo Bakelite Co., Ltd. 半導体装置
US20090008792A1 (en) * 2004-11-19 2009-01-08 Industrial Technology Research Institute Three-dimensional chip-stack package and active component on a substrate

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH11214611A (ja) 1998-01-23 1999-08-06 Matsushita Electron Corp 半導体装置及びその製造方法
JP3792445B2 (ja) 1999-03-30 2006-07-05 日本特殊陶業株式会社 コンデンサ付属配線基板
FR2800909B1 (fr) * 1999-11-04 2003-08-22 St Microelectronics Sa Boitier semi-conducteur optique et procede de fabrication d'un tel boitier
JP3492348B2 (ja) * 2001-12-26 2004-02-03 新光電気工業株式会社 半導体装置用パッケージの製造方法
US7271476B2 (en) * 2003-08-28 2007-09-18 Kyocera Corporation Wiring substrate for mounting semiconductor components
JP4298559B2 (ja) * 2004-03-29 2009-07-22 新光電気工業株式会社 電子部品実装構造及びその製造方法
US7042077B2 (en) * 2004-04-15 2006-05-09 Intel Corporation Integrated circuit package with low modulus layer and capacitor/interposer
JP4865197B2 (ja) * 2004-06-30 2012-02-01 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
JP4976840B2 (ja) * 2006-12-22 2012-07-18 株式会社東芝 プリント配線板、プリント配線板の製造方法および電子機器
TWI338941B (en) * 2007-08-22 2011-03-11 Unimicron Technology Corp Semiconductor package structure
JP2010004028A (ja) * 2008-05-23 2010-01-07 Shinko Electric Ind Co Ltd 配線基板及びその製造方法、及び半導体装置
KR101479506B1 (ko) 2008-06-30 2015-01-07 삼성전자주식회사 임베디드 배선 기판, 이를 포함하는 반도체 패키지 및 그제조 방법
JP2010114434A (ja) * 2008-10-08 2010-05-20 Ngk Spark Plug Co Ltd 部品内蔵配線基板及びその製造方法
US7863735B1 (en) * 2009-08-07 2011-01-04 Stats Chippac Ltd. Integrated circuit packaging system with a tiered substrate package and method of manufacture thereof
JP5715334B2 (ja) * 2009-10-15 2015-05-07 ルネサスエレクトロニクス株式会社 半導体装置

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005217205A (ja) * 2004-01-29 2005-08-11 Nec Electronics Corp チップ積層構成の３次元半導体装置及び該装置に用いられるスペーサチップ
US20090008792A1 (en) * 2004-11-19 2009-01-08 Industrial Technology Research Institute Three-dimensional chip-stack package and active component on a substrate
WO2007135768A1 (ja) * 2006-05-19 2007-11-29 Sumitomo Bakelite Co., Ltd. 半導体装置

Also Published As

Publication number Publication date
US8873245B2 (en) 2014-10-28
US20110317381A1 (en) 2011-12-29
KR20120001340A (ko) 2012-01-04

Similar Documents

Publication Publication Date Title
KR101710178B1 (ko) 임베디이드 칩 온 칩 패키지 및 이를 포함하는 패키지 온 패키지
US9607947B2 (en) Reliable microstrip routing for electronics components
US7888785B2 (en) Semiconductor package embedded in substrate, system including the same and associated methods
CN102867800B (zh) 将功能芯片连接至封装件以形成层叠封装件
US8829686B2 (en) Package-on-package assembly including adhesive containment element
KR100923562B1 (ko) 반도체 패키지 및 그 형성방법
US7838334B2 (en) Package-on-package device, semiconductor package and method for manufacturing the same
US8338929B2 (en) Stacked-type chip package structure and fabrication method thereof
KR101583354B1 (ko) 반도체 소자 패키지의 형성방법
US20100155920A1 (en) Stacked semiconductor package, semiconductor package module and method of manufacturing the stacked semiconductor package
US20100052111A1 (en) Stacked-chip device
JP2012160707A (ja) 積層半導体チップ、半導体装置およびこれらの製造方法
US8981543B2 (en) Semiconductor package and method of forming the same
KR20100034564A (ko) 반도체 패키지 및 그 제조방법
US8502366B2 (en) Semiconductor package
KR101583719B1 (ko) 반도체 패키지 및 그 제조 방법
US9373574B2 (en) Semiconductor packages and methods of forming the same
KR101227078B1 (ko) 반도체 패키지 및 그 형성방법
KR101847162B1 (ko) 반도체 패키지 및 그 제조방법
KR20160047841A (ko) 반도체 패키지
CN101465341B (zh) 堆叠式芯片封装结构
KR20140039604A (ko) 반도체 패키지 및 그 제조 방법
US20120112342A1 (en) Semiconductor device and stacked semiconductor package
CN117393534A (zh) 一种芯片封装结构及电子设备
KR100650770B1 (ko) 플립 칩 더블 다이 패키지

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20200131

Year of fee payment: 4