KR101095161B1 - 전자부품 내장형 인쇄회로기판 - Google Patents
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Abstract
본 발명은 전자부품 내장형 인쇄회로기판에 관련되며, 외부전원의 그라운드단자와 연결되어 접지되며, 캐비티 또는 홈부가 형성된 금속코어층, 상기 캐비티에 내장되며 복수의 단자가 형성되되, 상기 복수의 단자에 포함된 그라운드단자가 상기 금속코어층과 연결된 전자부품, 상기 금속코어층의 양면에 적층된 내층 절연층, 및 상기 내층 절연층의 외면에 형성된 배선패턴을 포함한다.
Description
본 발명은 전자부품 내장형 인쇄회로기판에 관한 것이다.
일반적으로, 인쇄회로기판은 각종 열경화성 합성수지로 이루어진 보드의 일면 또는 양면에 동박으로 배선패턴을 형성한 후 보드 상에 IC 또는 전자부품들을 배치 고정하고 이들 간의 전기적 배선을 구현하여 절연체로 코팅한 것이다.
전자부품을 인쇄회로기판에 탑재하기 위해 인쇄회로기판 상에 IC(Interated Circuit) 칩 등의 반도체 소자를 실장하는 표면 실장기술이 많이 존재하며, 이러한 기술로는 와이어 본딩(Wire Bonding), 플립 칩(Flip Chip) 등의 방법이 있다.
여기서, 와이어 본딩에 의한 실장방법은 인쇄회로기판에 설계회로가 인쇄된 전자부품을 접착제를 이용하여 인쇄회로기판 상에 본딩시키고, 인쇄회로기판의 리드 프레임과 전자부품의 금속 단자(즉, 패드) 간에 정보 송수신을 위해 금속 와이어로 접속시킨 후 전자부품 및 와이어를 열경화성 수지 또는 열가소성 수지 등으로 몰딩(molding) 시키는 것이다.
또한, 플립 칩에 의한 실장방법은 전자부품 상에 금, 솔더 혹은 기타 금속 등의 소재로 수십 ㎛ 크기에서 수백 ㎛ 크기의 외부 접속 단자(즉, 범프)를 형성하고, 기존의 와이어 본딩에 의한 실장방법과 반대로, 범프가 형성된 전자부품을 뒤집어(flip) 표면이 기판 방향을 향하도록 실장시키는 것이다.
그러나, 이러한 표면 실장방법은 전자부품을 인쇄회로기판의 표면에 실장하는 것으로, 실장 후 전체 두께가 인쇄회로기판 및 전자부품의 두께의 합보다 작아질 수 없어 고밀도화에 어려움이 있었다. 또한, 전자부품과 인쇄회로기판 사이에 접속단자(패드 또는 범프)를 이용하여 전기적 접속이 이루어지는바, 접속단자의 절단, 부식 등으로 인해 전기적 접속이 끊어지거나 오작동 되는 등 신뢰성의 문제점이 있었다.
따라서, 전자부품을 외부가 아닌 인쇄회로기판의 내부에 실장하고 빌드업(Build-up)층을 형성시켜 전기적 접속을 함으로써 소형화 및 고밀도화를 추구하고, 와이어 본딩이나 플립칩에 의한 실장방법에서 부품 연결시 발생하는 신뢰성의 문제점을 개선하고자 하는 방법이 나타나고 있다.
이러한 전자부품 내장형 인쇄회로기판의 경우 각 전자부품은 전력을 공급받아야 하고, 이는 일반적으로 인쇄회로기판의 배선패턴을 통해 공급받게 된다. 이 경우 많은 수의 전자부품이 기판에 실장됨에 따라 전력을 공급하기 위한 배선패턴의 수도 늘어나게 되고, 이로 인해 배선패턴의 복잡성과 전력의 손실이 증대되게 된다.
또한, 인쇄회로기판에 전자부품을 내장하는 경우 발열문제가 발생하고, RF 소자 등에서 간섭 등을 해소하는 것이 어려운 과제가 되고 있다.
종래의 전자부품 내장형 인쇄회로기판은 배선패턴 중 접지를 수행하는 그라운드패턴과 기판에 소정의 전원을 인가하는 전원패턴을 별도로 형성하는 다층구조를 가졌다.
그러한 인쇄회로기판은 그라운드패턴과 전원패턴을 형성할 때 배선패턴 크기의 제한과 디자인의 제약을 피할 수 없다. 이로 인해, 전원 연결이 필요한 전자부품의 위치 또한 제한받게 된다.
그리고, 인쇄회로기판에 비정상적인 전류/전압 발생시 전자부품에 인가되어 전자부품의 손상을 일으키는 문제점이 발생하였다.
본 발명은 상술한 문제점을 해결하기 위해 창안된 것으로, 코어층에 전자부품을 내장할 때 방열성을 향상시키기 위해 금속코어층을 채용하고, 상기 금속코어층은 전원이 인가될 때 외부전력의 그라운드단자와 연결되어 접지되고, 상기 전자부품의 그라운드단자가 상기 금속코어층과 연결됨으로써 비정상적인 전류/전압가 발생하였을 때 금속코어층으로 빠르게 접지될 수 있는 전자부품 내장형 인쇄회로기판을 제안하는 것을 목적으로 한다.
본 발명은 전자부품 내장형 인쇄회로기판에 관련되며, 외부전원의 그라운드단자와 연결되어 접지되며, 캐비티가 형성된 금속코어층, 상기 캐비티에 내장되며 복수의 단자가 형성되되, 상기 복수의 단자에 포함된 그라운드단자가 상기 금속코어층과 연결된 전자부품, 상기 금속코어층의 양면에 적층된 내층 절연층, 및 상기 내층 절연층의 외면에 형성된 배선패턴을 포함한다.
또한, 본 발명은 상기 배선패턴을 커버하는 보호층을 더 포함한다.
또한, 본 발명은 상기 배선패턴 상에 적층된 빌드업층을 더 포함한다.
또한, 본 발명의 상기 전자부품은 상기 복수의 단자가 일면에 형성되고, 상기 전자부품은 타면에서 전도성 접착제에 의해 상기 금속코어층과 연결된 것을 특징으로 한다.
또한, 본 발명의 상기 전자부품은 관통비아를 포함하여 상기 그라운드단자가 타면에 연결되고, 상기 그라운드단자는 상기 전도성 접착제를 통해 금속코어층과 연결되는 것을 특징으로 한다.
또한, 본 발명은 상기 전자부품은 캐패시터이며, 상기 그라운드단자는 상기 캐패시터의 음극단자인 것을 특징으로 한다.
그리고, 본 발명의 또 다른 실시예에 따른 전자부품 내장형 인쇄회로기판은 외부전원의 그라운드단자와 연결되어 접지되며, 홈부가 형성된 금속코어층, 상기 홈부에 내장되며 복수의 단자가 형성되되, 상기 복수의 단자에 포함된 그라운드단자가 상기 금속코어층과 연결된 전자부품, 상기 금속코어층의 일면 또는 양면에 적층된 내층 절연층, 및 상기 내층 절연층의 외면에 형성된 배선패턴을 포함한다.
또한, 본 발명은 상기 배선패턴을 커버하는 보호층을 더 포함한다.
또한, 본 발명은 상기 배선패턴 상에 적층된 빌드업층을 더 포함한다.
또한, 본 발명의 상기 전자부품은 상기 복수의 단자가 일면에 형성되고, 상기 전자부품은 타면에서 전도성 접착제에 의해 상기 금속코어층과 연결된 것을 특징으로 한다.
또한, 본 발명의 상기 전자부품은 관통비아를 포함하여 상기 그라운드단자가 타면에 연결되고, 상기 그라운드단자는 상기 전도성 접착제를 통해 금속코어층과 연결되는 것을 특징으로 한다.
또한, 본 발명은 상기 전자부품은 캐패시터이며, 상기 그라운드단자는 상기 캐패시터의 음극단자인 것을 특징으로 한다.
본 발명의 특징 및 이점들은 첨부도면에 의거한 다음의 상세한 설명으로 더욱 명백해질 것이다.
이에 앞서 본 명세서 및 청구범위에 사용된 용어나 단어는 통상적이고 사전적인 의미로 해석되어서는 아니되며, 발명자가 그 자신의 발명을 가장 최선의 방법으로 설명하기 위해 용어의 개념을 적절하게 정의할 수 있다는 원칙에 입각하여 본 발명의 기술적 사상에 부합되는 의미와 개념으로 해석되어야만 한다.
본 발명은 금속부재로 구성된 코어층을 채용하여 전자부품을 내장하더라도 방열특성이 향상된다.
또한, 본 발명은 금속코어층이 접지되고, 전자소자의 그라운드단자가 금속코어층에 연결됨으로써 그라운드패턴이 단순화될 수 있어 인쇄회로기판의 디자인적제약이 감소한다.
또한, 전자부품의 그라운드단자를 접지된 금속코어층에 직접연결함으로써 비정상적인 전류/전압이 발생하더라도 전자부품을 보호할 수 있다.
도 1 내지 도 5는 본 발명의 제1 실시예에 따른 전자부품 내장형 인쇄회로기판을 간략하게 도시한 단면도이다.
도 6 내지 도 8은 본 발명의 제2 실시예에 따른 전자부품 내장형 인쇄회로기판을 간략하게 도시한 단면도이다.
도 6 내지 도 8은 본 발명의 제2 실시예에 따른 전자부품 내장형 인쇄회로기판을 간략하게 도시한 단면도이다.
본 발명의 목적, 특정한 장점들 및 신규한 특징들은 첨부된 도면들과 연관되어지는 이하의 상세한 설명과 바람직한 실시예들로부터 더욱 명백해질 것이다. 본 명세서에서 각 도면의 구성요소들에 참조번호를 부가함에 있어서, 동일한 구성 요소들에 한해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 번호를 가지도록 하고 있음에 유의하여야 한다. 또한, 본 발명을 설명함에 있어서, 관련된 공지 기술에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우 그 상세한 설명은 생략한다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다.
도 1 내지 도 5는 본 발명의 제1 실시예에 따른 전자부품 내장형 인쇄회로기판을 간략하게 도시한 단면도이다. 이하, 이를 참조하여 본 발명에 따른 전자부품 내장형 인쇄회로기판(이하, 인쇄회로기판)을 설명한다.
본 발명에 따른 인쇄회로기판은 도 1에 도시된 것과 같이, 캐비티(150)가 형성된 금속코어층(100), 캐비티(150)에 내장된 전자부품(200), 금속코어층(100) 양면에 형성된 절연층(300), 절연층(300) 상에 형성된 배선패턴(400)을 포함한다.
금속코어층(100)는 인쇄회로기판의 기초를 이루며, 외형을 결정하고 인쇄회로기판의 두께를 결정하고, 강성을 향상시킨다. 금속코어층(100)은 마그네슘(Mg), 티타늄(Ti), 하프늄(Hf), 아연(Zn) 등 다양한 금속으로 구성될 수 있으나, 알루미늄 또는 알루미늄 합금으로 구성되는 것이 바람직하다. 알루미늄은 경량 소재이므로 방열기판 전체의 무게를 감소시킬 수 있다.
이러한 금속코어층(100)은 일반적인 수지코어층과 달리 열전달 효율이 높기 때문에 전자부품을 내장함에 있어서, 방열특성이 뛰어난 장점을 갖는다.
그리고, 금속코어층(100)은 외부전원의 그라운드단자와 연결되어 접지된다. 종래의 인쇄회로기판은 배선패턴을 통해 외부전원의 전원단자 및 그라운드단자에 연결되고 인쇄회로기판에 전원을 인가하였다. 종래의 인쇄회로기판에 형성된 배선패턴은 다수의 전자부품이 실장되는 경우 전자부품 사이의 신호패턴뿐만 아니라, 전원패턴 및 그라운드패턴을 형성해야되기 때문에 매우 복잡한 구성을 갖게 되었다.
본 발명은 금속코어층(100)을 접지시켜 인쇄회로기판 전반에 그라운드패턴을 형성하게 되므로 배선패턴을 형성할 때 그라운드패턴을 생략하거나, 비아를 통해 금속코어층이 연결할 수 있으므로 그라운드패턴을 최소화할 수 있어 디자인적 자유도가 상승한다.
그리고, 금속코어층(100)에는 후술하는 전자부품(200)을 내장하기 위한 캐비티(150)가 형성된다. 이러한 캐비티(150)는 금속코어층(100)에 드릴링공정, 레이저 가공, 또는 에칭공정을 수행하여 형성된다.
캐비티(150)에 내장된 전자부품(200)은 반도체 소자와 같은 능동소자와 캐패시터와 같은 수동소자가 될 수 있다.
이때, 전자부품(200)은 인쇄회로기판의 배선패턴과 연결되는데, 신호를 송수신하는 신호단자(210), 전원이 인가되는 전원단자(220) 및 접지되는 그라운드단자(230)를 포함하여 다수의 단자가 형성되는데, 본 발명은 전자부품(200)의 그라운드단자(230)가 접지되어 있는 금속코어층(100)에 연결된다.
도 1에 도시된 것과 같이, 배선패턴(400)을 통해 연결될 수 있다. 종래의 인쇄회로기판과 달리 그라운드층을 별도로 형성하지 않고 금속코어층(100)을 이용하게 되므로 인쇄회로기판의 구성이 단순해지며, 금속코어층(100)이 전자부품(200)에 인접하여 전자부품(200)을 에웨쌓고 있기 때문에 금속코어층(100)과 전자부품(200)을 연결하는 배선패턴(400)의 길이를 최소화할 수 있다.
이때, 도 2에 도시된 것과 같이 전자부품(200)에 캐패시터(200-1)가 채용되는 경우, 캐패시터는 음극단자(210-1)와 양극단자(220-1)를 포함하기 때문에 캐패시터의 음극단자(210-1)와 금속코어층(100)이 연결된다.
전자부품(200)을 내장하는 금속코어층(100)의 양면에는 내층 절연층(300)이 적층된다. 인쇄회로기판이 다층으로 구성되는 경우 다른 절연층과의 구별을 위해 본 명세서에서 금속코어층(100)과 접촉하는 절연층을 '내층 절연층'으로 지칭한다.
이러한 내층 절연층(300)은 페놀 수지, 에폭시 수지, 이미드 수지 등으로 구성된 수지층 또는 보강재를 포함하는 수지층인 프리프레그가 채용될 수 있다.
도 1에 도시된 것과 같이 내층 절연층(300)이 금속코어층(100)의 양면에 형성되는 경우 하부 내층 절연층(310)에 캐비티(150)가 형성된 금속코어층(100)을 적층한 후 캐비티(150)에 전자부품(200)을 실장하고, 상부 내층 절연층(320)을 적층하는 방식으로 제조될 수 있다.
이때, 인쇄회로기판을 제조하는 과정에서 전자부품이 이동하거나 손상되는 것을 방지하기 위해 접착제를 사용하여 전자부품(200)을 하부 내층 절연층(310)에 고정한 후 후속 공정을 진행할 수 있다. 좀 더 구체적으로 검토하면, 하부 내층 절연층(310)에 캐비티(150)가 형성된 금속코어층(100)을 적층한 후 캐비티(150)의 바닥면에 수지접착제(A)에 의해 접착층을 형성하고 전자부품(200)의 밑면이 접착층에 의해 접착하도록 캐비티(150)에 실장한다.
내층 절연층(300)의 외면에는 배선패턴(400)이 형성된다. 도 1에 도시된 것과 같이 양면에 형성되거나, 전자소자(200)의 단자가 형성된 일면(도 1에서 상부 내층 절연층)에만 형성될 수 있다. 배선패턴(400)은 신호를 전달하는 신호패턴(410), 전원이 인가되는 전원패턴(420) 및 금속코어층(100)과 연결된 그라운드 패턴(430)을 포함할 수 있다.
이러한 배선패턴(400)은 전자소자(200)와 연결되는데, 신호패턴(410)은 신호단자(210)에 연결되고, 전원패턴(420)은 전원단자(220)에 연결된다.
이때, 그라운드패턴(430)은 금속코어층(100)과 전자부품(200)의 그라운드단자(230)를 연결할 수 있다. 그러나, 배선패턴(400)에는 다수의 그라운드패턴(430)을 포함하기 때문에, 그라운드패턴(430)이 전자부품(200)의 그라운드단자(230)와 금속코어층(100)만을 연결하는 용도로 사용되는 것은 아니고, 일부는 금속코어층(100)과 다른 배선패턴을 연결하는 용도로도 사용된다.
배선패턴(400)은 통상적인 SAP(Semi-Additive Process), MSAP(Modified Semi-Additive Process) 또는 서브트랙티브법(Subtractive) 등을 이용하여 형성할 수 있다.
배선패턴(400)은 전자부품(200)의 단자 또는 금속코어층(100)과 연결되는 제1 비아(v1)를 포함하여 정의되는데, 제1 비아(v1)는 YAG 레이저 또는 CO2 레이저를 이용하여 관통홀을 형성한 후, 상술한 공정에 의해 관통홀의 내벽에 도금층을 형성함으로써 형성된다.
그리고, 하부 내층 절연층(310)과 상부 내층 절연층(320) 각각에 형성된 배선패턴(400) 또한 제2 비아(v2)를 통해 연결될 수 있다. 제2 비아(v2)는 금속코어층(100)과 단락이 되지 않도록 관통홀의 내벽에 절연재가 형성된다.
하부 내층 절연층(310) 상에 캐비티(150)와 제2 비아(v2) 형성을 위한 관통홀이 형성된 금속코어층(100)을 적층한 후 상부 내층 절연층을 적층하면, 제2 비아(v2) 형성을 위한 관통홀이 절연재로 충진된다. 이때, 내벽에 절연재가 남아있도록 다시 관통홀을 형성하고, 배선패턴(400)을 형성하는 공정에 따라 제2 비아(v2)를 형성한다.
그리고, 본 발명에 따른 인쇄회로기판은 배선패턴(400)을 커버하는 보호층(500)을 더 포함할 수 있다. 외부에 노출된 배선패턴(400)에 이물질이 접촉되거나 물리적 손상이 일어나 배선의 단락, 오접속의 문제가 발생할 수 있다. 특히, 전자소자를 실장하는 경우 솔더가 원하지 않는 영역에 접속하는 경우가 발생할 수 있다. 보호층(500)은 이러한 문제점을 해결하기 위해 배선패턴(400)을 커버하도록 형성된다.
보호층(500)은 솔더레지스트가 채용될 수 있는데, 스크린 인쇄법, 롤러 코팅법, 커튼 코팅법, 스프레이 코팅법 중 어느 하나에 의해 형성될 수 있다. 보호층(500)은 솔더가 용해되는 온도에 충분히 견디는 내열성 수지로 구성된다.
배선패턴(400)이 패드부를 포함하는 경우 보호층(500)은 패드부를 노출시키는 개구부를 포함하도록 형성된다.
그리고, 도 3에 도시된 것과 같이 배선패턴(400) 상에 적층된 빌드업층(600)을 더 포함할 수 있다. 빌드업층(600)을 포함하는 인쇄회로기판은 다층 인쇄회로기판이 된다.
빌드업층(600)은 배선패턴(400) 상에 절연층(610)을 적층한 후 도금과 인쇄방법 등으로 또 다른 배선패턴(620)을 형성하는 공정을 반복하여 제조한다. 더욱 상세히 살펴보면, 별도의 절연소재를 적층하고 YAG 레이저 또는 CO2레이저를 이용하여 비아홀을 형성한 후, SAP(Semi-Additive Process) 또는 MSAP(Modified Semi-Additive Process) 등을 수행하여 비아를 포함한 배선패턴을 형성함으로써 완성할 수 있다.
한편, 도 3에는 빌드업층(600)이 금속코어층(100)의 양측에 모두 형성되어있지만 반드시 양면에 모두 형성되어야 하는 것은 아니고, 어느 한면에만 빌드업층이 형성되어도 본 발명의 권리범위에 포함함되는 것은 물론이다.
그리고, 도 2에는 인쇄회로기판의 양면에 1층의 절연층(610)과 1층의 배선패턴(620)을 포함하는 빌드업층(600)이 도시되어 있으나, 이는 하나의 예시에 불과하고 적층수는 변경되어 실시될 수 있다.
그리고, 빌드업층(600)을 더 포함하는 경우 보호층(500)은 최외층 배선패턴(620)을 커버하도록 형성된다.
본 실시예에 따른 인쇄회로기판은 도 4에 도시된 것과 같이, 전자부품(200)은 복수의 단자가 일면에 형성되고, 전자부품(200)은 타면에서 전도성 접착제(700)에 의해 금속코어층(100)과 연결된 것을 특징으로 한다.
전도성 접착제(700)는 통상의 수지접착제와 달리 전기전도성이 있는 금속접착제(예를 들면, 은 페이스트 또는 은과 같은 금속입자를 함침하는 수지접착제)로 수지접착제에 비해 열전도도 역시 우수하여 전자부품을 내장하더라도 방열성이 향상된다.
하부 내층 절연층(310)에 캐비티(150)가 형성된 금속코어층(100)을 적층한 후 캐비티(150)의 바닥면에 전도성 접착제(700)로 접착층을 형성하고 전자부품(200)이 접착층에 의해 결합하도록 캐비티(150)에 실장한다. 이때, 전도성 접착제(700)를 캐비티(150)의 내벽에 접촉하도록 도포하면 전자부품(200)에서 발생한 열은 전도성 접착제(700)를 통해 금속코어층(100)으로 직접 전달되고 방열성은 향상된다.
이때, 도 5에 도시된 것과 같이, 전자부품(200')이 관통비아(TSV: Through Silicon Via)를 포함하여 그라운드단자(230')가 타면에 연결되고 그라운드단자(230')가 전도성 접착제(700)를 통해 금속코어층(100)과 연결될 수 있다.
관통비아(TSV: Through Silicon Via)가 형성된 전자부품은 일면에만 단자가 형성되어 있는 것과 달리 전자소자의 양면에서 전원 및 신호를 입출력 받을 수 있는 장점이 있다. 관통비아가 형성된 전자부품은 공지된바 상세한 설명은 생략한다.
다만, 본 발명에 채용되는 전자부품(200')은 복수의 단자 중에서 그라운드단자(230') 만이 타면에 형성된다.
그리고, 전도성 접착제(700)를 통해 금속코어층(100)과 연결됨으로써 도 5에 도시된 것과 같이 그라운드패턴(430)이 연결되지 않더라도 전자부품(200')의 그라운드단자(230')를 금속코어층(100)에 직접 연결할 수 있는 장점이 있다.
도 6 내지 도 8은 본 발명의 제2 실시예에 따른 전자부품 내장형 인쇄회로기판을 간략하게 도시한 단면도이다. 이하, 이를 참조하여 본 발명에 따른 전자부품 내장형 인쇄회로기판(이하, 인쇄회로기판)을 설명한다. 다만, 도 1 내지 도 5를 참조하여 설명한 제1 실시예에 따른 전자부품 내장형 인쇄회로기판과 동일한 구성에 대한 상세한 설명은 생략한다.
본 실시예에 따른 인쇄회로기판은, 도 6에 도시된 것과 같이 금속코어층(100)이 외부전원의 그라운드단자와 연결되어 접지되되, 제1 실시예와 달리 전자부품을 내장하기 위해 홈부(150')가 형성된다.
그리고, 홈부(150')에 전자부품(200)이 내장되며, 금속코어층(100)의 일면 또는 양면에 내층 절연층(300)이 적층된다.
본 실시예에 따른 인쇄회로기판은 금속코어층(100)에 형성된 홈부(150')의 바닥면에 전자부품(200)이 실장될 수 있기 때문에 전자부품(200)이 안정하게 실장될 수 있고, 금속코어층(100)과 접촉면적이 증가하기 때문에 방열성이 향상된다.
그리고, 제1 실시예처럼 하부 내층 절연층(300)이 전자부품(200)을 지지하는 구조가 아니기 때문에 내층 절연층(300)을 금속코어층(100)의 상부에만 형성할 수도 있다.
배선패턴(400)을 양면에 형성하는 경우 내층 절연층(300)을 금속코어층(100)의 하부에 형성할 수 있음은 물론이다. 이때, 양면에 형성된 배선패턴을 연결하기 위해 제2 비아(도 1 참조)가 형성된다.
본 실시예에 따른 인쇄회로기판에 있어서, 전자부품(200)을 홈부(150')에 내장하는 경우 홈부(150')의 바닥면에 수지접착제등을 도포하고, 전자부품(200)의 밑면이 접착제에 안착하도록 실장한다.
이때, 도 7에 도시된 것과 같이 전도성 접착제(700)를 도포하는 경우 열 전달력이 향상되어 방열성이 향상된다. 또한, 도 8에 도시된 것과 같이 복수의 단자 중에서 그라운드단자(230')가 타면에 형성된 전자부품(200')을 채용할 수도 있다.
그리고, 도시하여 설명하지는 않았으나, 제1 실시예에 따른 인쇄회로기판과 같이 전자부품(200)으로 캐패시터(200-1)를 채용할 수 있고, 빌드업층(600)을 더 포함할 수 있다.
한편 본 발명은 기재된 실시예에 한정되는 것이 아니고, 본 발명의 사상 및 범위를 벗어나지 않고 다양하게 수정 및 변형을 할 수 있음은 이 기술 분야에서 통상의 지식을 가진 자에게는 자명하다. 따라서, 그러한 변형예 또는 수정예들은 본 발명의 특허청구범위에 속한다 해야 할 것이다.
100 : 금속코어층 150 : 캐비티
150' : 홈부 200, 200' : 전자부품
210 : 신호단자 220 : 전원단자
230 : 그라운드단자 200-1 : 캐패시터
210-1 : 음극단자 220-1 : 양극단자
300 : 내층 절연층 400 : 배선패턴
410 : 신호패턴 420 : 전원패턴
430 : 그라운드패턴 500 : 보호층
600 : 빌드업층 700 : 전도성 접착제
v1 : 제1 비아 v2 : 제2 비아
150' : 홈부 200, 200' : 전자부품
210 : 신호단자 220 : 전원단자
230 : 그라운드단자 200-1 : 캐패시터
210-1 : 음극단자 220-1 : 양극단자
300 : 내층 절연층 400 : 배선패턴
410 : 신호패턴 420 : 전원패턴
430 : 그라운드패턴 500 : 보호층
600 : 빌드업층 700 : 전도성 접착제
v1 : 제1 비아 v2 : 제2 비아
Claims (12)
- 외부전원의 그라운드단자와 연결되어 접지되며, 캐비티가 형성된 금속코어층;
상기 캐비티에 내장되며 복수의 단자가 형성되되, 상기 복수의 단자에 포함된 그라운드단자가 상기 금속코어층과 연결된 전자부품;
상기 금속코어층의 양면에 적층된 내층 절연층; 및
상기 내층 절연층의 외면에 형성된 배선패턴;
을 포함하는 전자부품 내장형 인쇄회로기판.
- 청구항 1에 있어서,
상기 배선패턴을 커버하는 보호층을 더 포함하는 전자부품 내장형 인쇄회로기판.
- 청구항 1에 있어서,
상기 배선패턴 상에 적층된 빌드업층을 더 포함하는 전자부품 내장형 인쇄회로기판.
- 청구항 1에 있어서,
상기 전자부품은 상기 복수의 단자가 일면에 형성되고, 상기 전자부품은 타면에서 전도성 접착제에 의해 상기 금속코어층과 연결된 것을 특징으로 하는 전자부품 내장형 인쇄회로기판.
- 청구항 4에 있어서,
상기 전자부품은 관통비아를 포함하여 상기 그라운드단자가 타면에 연결되고, 상기 그라운드단자는 상기 전도성 접착제를 통해 금속코어층과 연결되는 것을 특징으로 하는 전자부품 내장형 인쇄회로기판.
- 청구항 1에 있어서,
상기 전자부품은 캐패시터이며, 상기 그라운드단자는 상기 캐패시터의 음극단자인 것을 특징으로 하는 전자부품 내장형 인쇄회로기판.
- 외부전원의 그라운드단자와 연결되어 접지되며, 홈부가 형성된 금속코어층;
상기 홈부에 내장되며 복수의 단자가 형성되되, 상기 복수의 단자에 포함된 그라운드단자가 상기 금속코어층과 연결된 전자부품;
상기 금속코어층의 일면 또는 양면에 적층된 내층 절연층; 및
상기 내층 절연층의 외면에 형성된 배선패턴;
을 포함하는 전자부품 내장형 인쇄회로기판.
- 청구항 7에 있어서,
상기 배선패턴을 커버하는 보호층을 더 포함하는 전자부품 내장형 인쇄회로기판.
- 청구항 7에 있어서,
상기 배선패턴 상에 적층된 빌드업층을 더 포함하는 전자부품 내장형 인쇄회로기판.
- 청구항 7에 있어서,
상기 전자부품은 상기 복수의 단자가 일면에 형성되고, 상기 전자부품은 타면에서 전도성 접착제에 의해 상기 금속코어층과 연결된 것을 특징으로 하는 전자부품 내장형 인쇄회로기판.
- 청구항 10에 있어서,
상기 전자부품은 관통비아를 포함하여 상기 그라운드단자가 타면에 연결되고, 상기 그라운드단자는 상기 전도성 접착제를 통해 금속코어층과 연결되는 것을 특징으로 하는 전자부품 내장형 인쇄회로기판.
- 청구항 7에 있어서,
상기 전자부품은 캐패시터이며, 상기 그라운드단자는 상기 캐패시터의 음극단자인 것을 특징으로 하는 전자부품 내장형 인쇄회로기판.
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Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN102595786A (zh) * | 2012-02-20 | 2012-07-18 | 电子科技大学 | 一种具有内嵌电容的印制电路板及其制造方法 |
KR101472640B1 (ko) * | 2012-12-31 | 2014-12-15 | 삼성전기주식회사 | 회로 기판 및 회로 기판 제조방법 |
KR101762896B1 (ko) * | 2015-10-30 | 2017-07-28 | 주식회사 심텍 | Emi 차폐 및 방열 기능을 갖는 임베디드 인쇄회로기판 및 그 제조 방법 |
Families Citing this family (25)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US8472207B2 (en) * | 2011-01-14 | 2013-06-25 | Harris Corporation | Electronic device having liquid crystal polymer solder mask and outer sealing layers, and associated methods |
US8628636B2 (en) * | 2012-01-13 | 2014-01-14 | Advance Materials Corporation | Method of manufacturing a package substrate |
JP6007566B2 (ja) * | 2012-04-19 | 2016-10-12 | 大日本印刷株式会社 | 部品内蔵配線基板、及び部品内蔵配線基板の放熱方法 |
US20140027157A1 (en) * | 2012-07-26 | 2014-01-30 | Futurewei Technologies, Inc. | Device and Method for Printed Circuit Board with Embedded Cable |
JP5236826B1 (ja) * | 2012-08-15 | 2013-07-17 | 太陽誘電株式会社 | 電子部品内蔵基板 |
KR101420526B1 (ko) * | 2012-11-29 | 2014-07-17 | 삼성전기주식회사 | 전자부품 내장기판 및 그 제조방법 |
CN103237412B (zh) | 2013-03-27 | 2016-03-23 | 苏州远创达科技有限公司 | 一种电子件安装结构及制作方法、电子件产品 |
JP6387226B2 (ja) * | 2013-11-06 | 2018-09-05 | 太陽誘電株式会社 | 複合基板 |
JP2015095587A (ja) * | 2013-11-13 | 2015-05-18 | 日本特殊陶業株式会社 | 多層配線基板 |
KR20150070810A (ko) * | 2013-12-17 | 2015-06-25 | 삼성전기주식회사 | 캐패시터 내장 기판 및 그 제조 방법 |
EP3089937A4 (en) * | 2013-12-31 | 2017-11-22 | Canon U.S. Life Sciences, Inc. | Printed circuit board designs for laminated microfluidic devices |
US9613933B2 (en) | 2014-03-05 | 2017-04-04 | Intel Corporation | Package structure to enhance yield of TMI interconnections |
US9609751B2 (en) * | 2014-04-11 | 2017-03-28 | Qualcomm Incorporated | Package substrate comprising surface interconnect and cavity comprising electroless fill |
TWI513379B (zh) * | 2014-07-02 | 2015-12-11 | Nan Ya Printed Circuit Board | 內埋元件的基板結構與其製造方法 |
KR20160013706A (ko) * | 2014-07-28 | 2016-02-05 | 삼성전기주식회사 | 인쇄회로기판 및 인쇄회로기판의 제조 방법 |
KR102356810B1 (ko) * | 2015-01-22 | 2022-01-28 | 삼성전기주식회사 | 전자부품내장형 인쇄회로기판 및 그 제조방법 |
CN204408283U (zh) | 2015-02-15 | 2015-06-17 | 华为技术有限公司 | 一种功率放大器的功率管连接结构及功率放大器 |
CN104701273A (zh) * | 2015-03-27 | 2015-06-10 | 江阴长电先进封装有限公司 | 一种具有电磁屏蔽功能的芯片封装结构 |
US10231338B2 (en) | 2015-06-24 | 2019-03-12 | Intel Corporation | Methods of forming trenches in packages structures and structures formed thereby |
CN106356351B (zh) * | 2015-07-15 | 2019-02-01 | 凤凰先驱股份有限公司 | 基板结构及其制作方法 |
US10964677B2 (en) * | 2017-10-06 | 2021-03-30 | Intel Corporation | Electronic packages with stacked sitffeners and methods of assembling same |
US10347586B2 (en) * | 2017-11-30 | 2019-07-09 | Samsung Electro-Mechanics Co., Ltd. | Fan-out semiconductor package |
DE102018104972B4 (de) * | 2018-03-05 | 2022-06-23 | Schweizer Electronic Ag | Leiterplattenelement mit integriertem elektronischen Schaltelement, Stromrichter und Verfahren zum Herstellen eines Leiterplattenelements |
CN111341750B (zh) * | 2018-12-19 | 2024-03-01 | 奥特斯奥地利科技与系统技术有限公司 | 包括有导电基部结构的部件承载件及制造方法 |
KR20210047457A (ko) | 2019-10-22 | 2021-04-30 | 삼성전자주식회사 | 팬-아웃 타입 반도체 패키지 및 그의 제조 방법 |
Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100726240B1 (ko) | 2005-10-04 | 2007-06-11 | 삼성전기주식회사 | 전자소자 내장 인쇄회로기판 및 그 제조방법 |
KR100789530B1 (ko) | 2006-11-20 | 2007-12-28 | 삼성전기주식회사 | 칩 내장형 인쇄회로기판 및 그 제조방법 |
Family Cites Families (10)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5306670A (en) * | 1993-02-09 | 1994-04-26 | Texas Instruments Incorporated | Multi-chip integrated circuit module and method for fabrication thereof |
JP2842378B2 (ja) * | 1996-05-31 | 1999-01-06 | 日本電気株式会社 | 電子回路基板の高密度実装構造 |
EP2081419B1 (en) * | 1999-09-02 | 2013-08-07 | Ibiden Co., Ltd. | Printed circuit board and method of manufacturing printed circuit board |
TWI293315B (en) * | 2000-12-26 | 2008-02-11 | Ngk Spark Plug Co | Wiring substrate |
TW546800B (en) * | 2002-06-27 | 2003-08-11 | Via Tech Inc | Integrated moduled board embedded with IC chip and passive device and its manufacturing method |
TWI260056B (en) * | 2005-02-01 | 2006-08-11 | Phoenix Prec Technology Corp | Module structure having an embedded chip |
TWI275149B (en) * | 2005-05-09 | 2007-03-01 | Phoenix Prec Technology Corp | Surface roughing method for embedded semiconductor chip structure |
JP4546415B2 (ja) * | 2005-09-01 | 2010-09-15 | 日本特殊陶業株式会社 | 配線基板、セラミックキャパシタ |
KR100751995B1 (ko) * | 2006-06-30 | 2007-08-28 | 삼성전기주식회사 | 인쇄회로기판 및 그 제조방법 |
KR20090130727A (ko) * | 2008-06-16 | 2009-12-24 | 삼성전기주식회사 | 전자부품 내장형 인쇄회로기판 및 그 제조방법 |
-
2010
- 2010-10-07 KR KR1020100097930A patent/KR101095161B1/ko not_active IP Right Cessation
- 2010-12-13 CN CN201010592346.7A patent/CN102448247B/zh not_active Expired - Fee Related
- 2010-12-17 US US12/972,371 patent/US8942004B2/en not_active Expired - Fee Related
Patent Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100726240B1 (ko) | 2005-10-04 | 2007-06-11 | 삼성전기주식회사 | 전자소자 내장 인쇄회로기판 및 그 제조방법 |
KR100789530B1 (ko) | 2006-11-20 | 2007-12-28 | 삼성전기주식회사 | 칩 내장형 인쇄회로기판 및 그 제조방법 |
Cited By (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN102595786A (zh) * | 2012-02-20 | 2012-07-18 | 电子科技大学 | 一种具有内嵌电容的印制电路板及其制造方法 |
CN102595786B (zh) * | 2012-02-20 | 2014-08-13 | 电子科技大学 | 一种具有内嵌电容的印制电路板及其制造方法 |
KR101472640B1 (ko) * | 2012-12-31 | 2014-12-15 | 삼성전기주식회사 | 회로 기판 및 회로 기판 제조방법 |
US9788433B2 (en) | 2012-12-31 | 2017-10-10 | Samsung Electro-Mechanics Co., Ltd. | Circuit board and method of manufacturing the same |
KR101762896B1 (ko) * | 2015-10-30 | 2017-07-28 | 주식회사 심텍 | Emi 차폐 및 방열 기능을 갖는 임베디드 인쇄회로기판 및 그 제조 방법 |
Also Published As
Publication number | Publication date |
---|---|
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