JPWO2004086493A1 - 電子部品搭載基板の製造方法 - Google Patents
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- H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
- H01L2224/16235—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a via metallisation of the item
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- H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
- H01L2224/732—Location after the connecting process
- H01L2224/73201—Location after the connecting process on the same surface
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- H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
- H01L2224/81007—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector involving a permanent auxiliary member being left in the finished device, e.g. aids for holding or protecting the bump connector during or after the bonding process
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- H01L2224/81138—Aligning involving guiding structures, e.g. spacers or supporting members the guiding structures being at least partially left in the finished device
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- H01L2224/831—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector the layer connector being supplied to the parts to be connected in the bonding apparatus
- H01L2224/83102—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector the layer connector being supplied to the parts to be connected in the bonding apparatus using surface energy, e.g. capillary forces
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- H01L2224/92122—Sequential connecting processes the first connecting process involving a bump connector
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- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/151—Die mounting substrate
- H01L2924/1515—Shape
- H01L2924/15153—Shape the die mounting substrate comprising a recess for hosting the device
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Abstract
電子部品搭載基板（Ｘ）の製造方法は、ハンダ材料を含むハンダバンプ電極（３１）を有する電子部品（３０Ａ）を、ハンダ材料の融点より高い第１温度に加熱し、且つ、ハンダバンプ電極（３１）に対応する電極部（２１）を有する配線基板（Ｘ’）を、第１温度より低い第２温度に加熱するための、昇温工程と、ハンダバンプ電極（３１）および電極部（２１）を当接させつつ配線基板（Ｘ’）に対して電子部品（３０Ａ）を押圧することにより、ハンダバンプ電極（３１）および電極部（２１）を接合するための接合工程と、を含む。
Description
本発明は、熱膨張率の異なる配線基板と電子部品とを含む電子部品搭載基板の製造方法に関する。
近年、電子機器に対する高性能化および小型化などの要求に伴い、電子機器に組み込まれる電子部品の高密度実装化が急速に進んでいる。そのような高密度実装化に対応すべく、半導体チップについては、ベアチップの状態でバンプを介して配線基板に面実装される場合、即ち、フリップチップ実装される場合がある。半導体チップを搭載するための配線基板については、半導体チップの多端子化に伴って、配線の高密度化を達成するうえで好適なビルドアップ多層配線基板が採用される場合がある。このような半導体チップまたはビルドアップ多層配線基板は、例えば、特開昭５８−１５７１４６号公報、および、“Ｈｉｇｈ−Ｐｅｒｆｏｒｍａｎｃｅ Ｆｌｉｐ−Ｃｈｉｐ ＢＧＡ ｂａｓｅｄ ｏｎ Ｍｕｌｔｉ−Ｌａｙｅｒ Ｔｈｉｎ−Ｆｉｌｍ Ｐａｃｋａｇｉｎｇ Ｔｅｃｈｎｏｌｏｇｙ”（Ｔａｄａｎｏｒｉ ＳＨＩＭＯＴＯ ｅｔ ａｌ．，Ｐｒｏｃｅｅｄｉｎｇｓ ｏｆ ｔｈｅ ２００２ Ｉｎｔｅｒｎａｔｉｏｎａｌ Ｍｉｃｒｏｅｌｅｃｔｒｏｎｉｃｓ ａｎｄ Ｐａｃｋａｇｉｎｇ Ｓｏｃｉｅｔｙ，ｐｐ．１０−１５．）に記載されている。
配線基板に半導体チップをフリップチップ実装するための従来の方法では、まず、チップの所定面上に複数のハンダバンプ電極を形成する。一方、配線基板の有する外部接続用の電極パッドの上には、ハンダペーストを印刷する。次に、配線基板における電極パッド上のハンダペーストとチップのハンダバンプ電極とが当接するように、配線基板上にチップを載置する。次に、リフロー炉にて、半導体チップおよび配線基板を、ハンダ材料の融点以上の温度まで昇温し、その後、冷却する。この冷却過程にてハンダ材料が凝固し、チップと電極パッドがハンダ付けされることとなる。
一般的な半導体母材料よりなる半導体チップにおける面広がり方向の熱膨張率は３〜５ｐｐｍ／℃程度であり、コア基板としてガラスエポキシ基板を採用する一般的な配線基板における面広がり方向の熱膨張率は１０〜２０ｐｐｍ／℃程度であり、両者の熱膨張率の差は比較的大きい。加えて、配線基板がビルドアップ多層配線構造を有する場合、当該ビルドアップ多層配線構造の面広がり方向における熱膨張率は１５〜２５ｐｐｍ／℃であり、当該多層配線構造とチップとの熱膨張率の差は相当程度に大きい。
そのため、チップおよび配線基板が、フリップチップ実装過程において同一ピーク温度を経て常温に至る後には、チップおよび配線基板の熱膨張率の差に起因して、特に配線基板において不当な反りやうねりが生じ、両者の間における電気的接続部には応力が発生しやすい。電気的接続部にて所定以上の応力が発生すると、当該接続部におけるチップのバンプ電極と配線基板の電極パッドとの界面などにて、クラックや剥がれが生じやすくなる。このような不具合は、コア基板を有していないビルドアップ多層配線構造に対して半導体チップをフリップチップ実装する場合、或は、コア基板およびビルドアップ多層配線構造を含む配線基板において、ビルドアップ多層配線構造におけるコア基板に接していない部位に対して半導体チップをフリップチップ実装する場合に、特に顕著に現れる傾向にある。
配線基板に半導体チップをフリップチップ実装するための従来の方法では、まず、チップの所定面上に複数のハンダバンプ電極を形成する。一方、配線基板の有する外部接続用の電極パッドの上には、ハンダペーストを印刷する。次に、配線基板における電極パッド上のハンダペーストとチップのハンダバンプ電極とが当接するように、配線基板上にチップを載置する。次に、リフロー炉にて、半導体チップおよび配線基板を、ハンダ材料の融点以上の温度まで昇温し、その後、冷却する。この冷却過程にてハンダ材料が凝固し、チップと電極パッドがハンダ付けされることとなる。
一般的な半導体母材料よりなる半導体チップにおける面広がり方向の熱膨張率は３〜５ｐｐｍ／℃程度であり、コア基板としてガラスエポキシ基板を採用する一般的な配線基板における面広がり方向の熱膨張率は１０〜２０ｐｐｍ／℃程度であり、両者の熱膨張率の差は比較的大きい。加えて、配線基板がビルドアップ多層配線構造を有する場合、当該ビルドアップ多層配線構造の面広がり方向における熱膨張率は１５〜２５ｐｐｍ／℃であり、当該多層配線構造とチップとの熱膨張率の差は相当程度に大きい。
そのため、チップおよび配線基板が、フリップチップ実装過程において同一ピーク温度を経て常温に至る後には、チップおよび配線基板の熱膨張率の差に起因して、特に配線基板において不当な反りやうねりが生じ、両者の間における電気的接続部には応力が発生しやすい。電気的接続部にて所定以上の応力が発生すると、当該接続部におけるチップのバンプ電極と配線基板の電極パッドとの界面などにて、クラックや剥がれが生じやすくなる。このような不具合は、コア基板を有していないビルドアップ多層配線構造に対して半導体チップをフリップチップ実装する場合、或は、コア基板およびビルドアップ多層配線構造を含む配線基板において、ビルドアップ多層配線構造におけるコア基板に接していない部位に対して半導体チップをフリップチップ実装する場合に、特に顕著に現れる傾向にある。
本発明は、このような事情の下で考え出されたものであり、半導体チップなどの電子部品と配線基板の熱膨張率が相違する場合であっても、配線基板に対して電子部品を適切に搭載して電子部品搭載基板を製造する方法を提供することを目的とする。
本発明の第１の側面によると電子部品搭載基板の製造方法が提供される。この方法は、ハンダ材料を含むハンダバンプ電極を有する電子部品を、ハンダ材料の融点より高い第１温度に加熱し、且つ、ハンダバンプ電極に対応する電極部を有する配線基板を、第１温度より低い第２温度に加熱するための、昇温工程と、ハンダバンプ電極および電極部を当接させつつ配線基板に対して電子部品を押圧することにより、ハンダバンプ電極および電極部を接合するための接合工程と、を含む。昇温工程を終えた後に接合工程を行ってもよいし、両工程を並行して行ってもよい。両工程を並行して行う場合、電子部品および配線基板を個別に加熱しながら、バンプ電極および電極部が当接している状態で配線基板に対して電子部品を押圧する。
電子部品の熱膨張率および配線基板の熱膨張率は一般に相違し、その差は、例えば電子部品が半導体チップであり且つ配線基板がビルドアップ多層配線基板である場合のように、配線基板の方が相当程度に大きい場合が多い。電子部品および配線基板の熱膨張率がこのように比較的大きく相違する場合であっても、本発明の第１の側面に係る方法によると、配線基板に対して電子部品を適切に搭載することができる。
本発明の第１の側面における昇温工程では、例えば半導体チップである電子部品、および、例えばビルドアップ多層配線基板である配線基板は、個別に所定の温度に加熱される。電子部品したがってそのハンダバンプ電極は、当該ハンダバンプ電極に含まれるハンダ材料を一旦溶融すべく、当該ハンダ材料の融点以上の第１温度に加熱される。このとき、電子部品の全体は、第１温度に対応する膨張状態にある。一方、配線基板したがってその電極部は、第１温度より低い第２温度に加熱される。このとき、配線基板の全体は、第２温度に対応する膨張状態にある。第２温度における配線基板の膨張の程度は、仮に配線基板が第１温度にある場合における膨張の程度よりも、小さい。したがって、配線基板が電子部品よりも大きな熱膨張率を有する場合であっても、昇温工程においては、電子部品に対して配線基板が過剰に膨張してしまうことが抑制される傾向にある。また、第２温度における配線基板は、配線基板が加熱されずに常温にある状態から、膨張している。第１温度および第２温度を適切に決定することにより、電子部品に対する配線基板の熱膨張の程度は適切に調整することができる。
このような昇温工程を終えた後に行われる接合工程では、或はこのような昇温工程と共に行われる接合工程では、配線基板が適度に膨張している状態で、配線基板の電極部と電子部品のバンプ電極とをハンダ付けすることができる。したがって、ハンダ付けの後に常温に冷却された状態にあっては、配線基板における不当な反りやうねりは抑制され、電子部品および配線基板の間における電気的接続部における応力は抑制される。その結果、当該接続部におけるクラックや剥れの発生を回避することが可能となる。
このように、本発明の第１の側面によると、電子部品および配線基板の熱膨張率が比較的大きく相違する場合であっても、配線基板に対して電子部品を適切に搭載することができ、従って、電子部品搭載基板を適切に製造することが可能である。
本発明の第１の側面において、好ましくは、第２温度は、ハンダ材料の融点より低い。配線基板を不当に膨張させないためには、このような構成は好適である。
好ましくは、昇温工程の前に、ハンダバンプ電極に対してエチレングリコール、トリエチレングリコール、またはテトラエチレングリコールを付着させる工程を更に含む。このような構成は、昇温工程におけるバンプ電極の酸化を防止するうえで好適である。
好ましくは、配線基板は、コア基板およびビルドアップ部よりなる積層構造を有する。当該コア基板は、電子部品収容用の貫通孔を有し、当該ビルドアップ部は、配線パターンおよび絶縁層よりなる積層構造を有し且つ貫通孔にて露出している電極部を有する。本構成の配線基板は、配線パターンおよび絶縁層よりなる例えばビルドアップ多層配線構造を有する。接合工程では、コア基板の貫通孔に電子部品を進入させ、当該貫通孔内に電子部品が存在する状態で、バンプ電極と電極部とのハンダ付けを行う。当該ビルドアップ多層配線構造における当該電子部品が搭載される面は、コア基板により直接には支持されておらず、熱膨張しやすい。本発明の第１の側面によると、このように熱膨張しやすい部位に対しても、適切に電子部品を搭載することが可能である。
本発明の第２の側面によると他の電子部品搭載基板の製造方法が提供される。この方法は、コア層およびスペーサ層を含む積層構造を有するコア基板におけるスペーサ層上に、配線パターンおよび絶縁層よりなる積層構造を有し且つスペーサ層に接する電極部を有するビルドアップ部を形成することにより、配線基板を作製するための工程と、コア層に対してビルドアップ部とは反対の側からエッチング処理を施すことにより、当該コア層における電極部に対応する箇所を除去するための工程と、スペーサ層に対してビルドアップ部とは反対の側からエッチング処理を施すことにより、電極部を露出させ、且つ、ビルドアップ部における電子部品搭載面上にスペーサを残存形成するための工程と、バンプ電極を有する電子部品を、当該電子部品およびビルドアップ部の間にスペーサを介在させつつバンプ電極および電極部を接合することにより、配線基板に搭載するための工程と、を含む。
このような方法によると、所定の電子部品がコア基板内に収容されている電子部品搭載基板を適切に製造することができる。本発明の第２の側面において得られる配線基板は、コア層およびスペーサ層を含むコア基板と、スペーサ層に接合しているビルドアップ部とを有する。コア基板には、ビルドアップ部とは反対の側からの複数のエッチング処理により、ビルドアップ部の電極部が臨む貫通孔が形成される。コア基板におけるコア層、スペーサ層、および、存在する場合には他の層は、各々に応じたエッチング技術によりエッチング処理される。スペーサ層に対するエッチング処理では、ビルドアップ部の電極部が露出され、且つ、スペーサが残存形成される。電子部品の接合工程では、コア基板の貫通孔内に電子部品が存在する状態で、電子部品および配線基板は加熱され且つビルドアップ部に対して電子部品が押圧され、バンプ電極と電極部とがハンダ付けされる。このとき、電子部品およびビルドアップ部の間には先に形成されたスペーサが介在しているので、電子部品およびビルドアップ部が過度に接近することは防止される。ビルドアップ部からのスペーサの高さ即ちスペーサ層の厚さは、電子部品のバンプ電極のサイズに応じて決定されている。そのため、ハンダ付けの過程において、溶融状態を経るバンプ電極に不当な負荷が作用するのを防止して、配線基板に対して電子部品を適切に搭載することが可能となる。
このようにして得られた電子部品搭載基板のビルドアップ部すなわちビルドアップ多層配線構造における、コア基板とは反対側の露出面に対して更に電子部品を搭載すると、当該追加電子部品と貫通孔内の電子部品とを電気的に接続する場合に両電子部品間の配線抵抗を低減することができる。両電子部品間の配線長は、ビルドアップ多層配線構造を介して短く設計することが可能だからである。例えば、貫通孔内の電子部品がＩＣチップであり、且つ、追加電子部品がキャパシタチップである場合には、両チップ間の配線抵抗の低減により、両チップ間の信号ノイズは充分に抑制され得る。
本発明の第２の側面において、好ましくは、コア基板は、コア層およびスペーサ層の間に中間層が介在する積層構造を有する。この場合、好ましくは、コア層およびスペーサ層は金属材料よりなり、中間層は樹脂材料よりなる。このような構成では、コア基板において隣接する２つの層は充分に異なるエッチング特性を有する。したがって、このような構成は、コア基板に対する複数のエッチング処理を適切に行ううえで好適である。具体的には、スペーサ層においてスペーサを残存形成しつつ、コア基板において電子部品収容用の貫通孔を開設するうえで、好適である。
好ましくは、バンプ電極はハンダ材料を含み、搭載工程では、ハンダ材料の融点より高い第１温度に電子部品を加熱し、且つ、第１温度より低い第２温度に配線基板を加熱し、バンプ電極および電極部を当接させつつ配線基板に対して電子部品を押圧する。このような構成によると、本発明の第１の側面に関して上述したのと同様の理由に基づき、配線基板のビルドアップ部に対して電子部品を適切に搭載することができ、従って、電子部品搭載基板を適切に製造することが可能である。
本発明の第１の側面によると電子部品搭載基板の製造方法が提供される。この方法は、ハンダ材料を含むハンダバンプ電極を有する電子部品を、ハンダ材料の融点より高い第１温度に加熱し、且つ、ハンダバンプ電極に対応する電極部を有する配線基板を、第１温度より低い第２温度に加熱するための、昇温工程と、ハンダバンプ電極および電極部を当接させつつ配線基板に対して電子部品を押圧することにより、ハンダバンプ電極および電極部を接合するための接合工程と、を含む。昇温工程を終えた後に接合工程を行ってもよいし、両工程を並行して行ってもよい。両工程を並行して行う場合、電子部品および配線基板を個別に加熱しながら、バンプ電極および電極部が当接している状態で配線基板に対して電子部品を押圧する。
電子部品の熱膨張率および配線基板の熱膨張率は一般に相違し、その差は、例えば電子部品が半導体チップであり且つ配線基板がビルドアップ多層配線基板である場合のように、配線基板の方が相当程度に大きい場合が多い。電子部品および配線基板の熱膨張率がこのように比較的大きく相違する場合であっても、本発明の第１の側面に係る方法によると、配線基板に対して電子部品を適切に搭載することができる。
本発明の第１の側面における昇温工程では、例えば半導体チップである電子部品、および、例えばビルドアップ多層配線基板である配線基板は、個別に所定の温度に加熱される。電子部品したがってそのハンダバンプ電極は、当該ハンダバンプ電極に含まれるハンダ材料を一旦溶融すべく、当該ハンダ材料の融点以上の第１温度に加熱される。このとき、電子部品の全体は、第１温度に対応する膨張状態にある。一方、配線基板したがってその電極部は、第１温度より低い第２温度に加熱される。このとき、配線基板の全体は、第２温度に対応する膨張状態にある。第２温度における配線基板の膨張の程度は、仮に配線基板が第１温度にある場合における膨張の程度よりも、小さい。したがって、配線基板が電子部品よりも大きな熱膨張率を有する場合であっても、昇温工程においては、電子部品に対して配線基板が過剰に膨張してしまうことが抑制される傾向にある。また、第２温度における配線基板は、配線基板が加熱されずに常温にある状態から、膨張している。第１温度および第２温度を適切に決定することにより、電子部品に対する配線基板の熱膨張の程度は適切に調整することができる。
このような昇温工程を終えた後に行われる接合工程では、或はこのような昇温工程と共に行われる接合工程では、配線基板が適度に膨張している状態で、配線基板の電極部と電子部品のバンプ電極とをハンダ付けすることができる。したがって、ハンダ付けの後に常温に冷却された状態にあっては、配線基板における不当な反りやうねりは抑制され、電子部品および配線基板の間における電気的接続部における応力は抑制される。その結果、当該接続部におけるクラックや剥れの発生を回避することが可能となる。
このように、本発明の第１の側面によると、電子部品および配線基板の熱膨張率が比較的大きく相違する場合であっても、配線基板に対して電子部品を適切に搭載することができ、従って、電子部品搭載基板を適切に製造することが可能である。
本発明の第１の側面において、好ましくは、第２温度は、ハンダ材料の融点より低い。配線基板を不当に膨張させないためには、このような構成は好適である。
好ましくは、昇温工程の前に、ハンダバンプ電極に対してエチレングリコール、トリエチレングリコール、またはテトラエチレングリコールを付着させる工程を更に含む。このような構成は、昇温工程におけるバンプ電極の酸化を防止するうえで好適である。
好ましくは、配線基板は、コア基板およびビルドアップ部よりなる積層構造を有する。当該コア基板は、電子部品収容用の貫通孔を有し、当該ビルドアップ部は、配線パターンおよび絶縁層よりなる積層構造を有し且つ貫通孔にて露出している電極部を有する。本構成の配線基板は、配線パターンおよび絶縁層よりなる例えばビルドアップ多層配線構造を有する。接合工程では、コア基板の貫通孔に電子部品を進入させ、当該貫通孔内に電子部品が存在する状態で、バンプ電極と電極部とのハンダ付けを行う。当該ビルドアップ多層配線構造における当該電子部品が搭載される面は、コア基板により直接には支持されておらず、熱膨張しやすい。本発明の第１の側面によると、このように熱膨張しやすい部位に対しても、適切に電子部品を搭載することが可能である。
本発明の第２の側面によると他の電子部品搭載基板の製造方法が提供される。この方法は、コア層およびスペーサ層を含む積層構造を有するコア基板におけるスペーサ層上に、配線パターンおよび絶縁層よりなる積層構造を有し且つスペーサ層に接する電極部を有するビルドアップ部を形成することにより、配線基板を作製するための工程と、コア層に対してビルドアップ部とは反対の側からエッチング処理を施すことにより、当該コア層における電極部に対応する箇所を除去するための工程と、スペーサ層に対してビルドアップ部とは反対の側からエッチング処理を施すことにより、電極部を露出させ、且つ、ビルドアップ部における電子部品搭載面上にスペーサを残存形成するための工程と、バンプ電極を有する電子部品を、当該電子部品およびビルドアップ部の間にスペーサを介在させつつバンプ電極および電極部を接合することにより、配線基板に搭載するための工程と、を含む。
このような方法によると、所定の電子部品がコア基板内に収容されている電子部品搭載基板を適切に製造することができる。本発明の第２の側面において得られる配線基板は、コア層およびスペーサ層を含むコア基板と、スペーサ層に接合しているビルドアップ部とを有する。コア基板には、ビルドアップ部とは反対の側からの複数のエッチング処理により、ビルドアップ部の電極部が臨む貫通孔が形成される。コア基板におけるコア層、スペーサ層、および、存在する場合には他の層は、各々に応じたエッチング技術によりエッチング処理される。スペーサ層に対するエッチング処理では、ビルドアップ部の電極部が露出され、且つ、スペーサが残存形成される。電子部品の接合工程では、コア基板の貫通孔内に電子部品が存在する状態で、電子部品および配線基板は加熱され且つビルドアップ部に対して電子部品が押圧され、バンプ電極と電極部とがハンダ付けされる。このとき、電子部品およびビルドアップ部の間には先に形成されたスペーサが介在しているので、電子部品およびビルドアップ部が過度に接近することは防止される。ビルドアップ部からのスペーサの高さ即ちスペーサ層の厚さは、電子部品のバンプ電極のサイズに応じて決定されている。そのため、ハンダ付けの過程において、溶融状態を経るバンプ電極に不当な負荷が作用するのを防止して、配線基板に対して電子部品を適切に搭載することが可能となる。
このようにして得られた電子部品搭載基板のビルドアップ部すなわちビルドアップ多層配線構造における、コア基板とは反対側の露出面に対して更に電子部品を搭載すると、当該追加電子部品と貫通孔内の電子部品とを電気的に接続する場合に両電子部品間の配線抵抗を低減することができる。両電子部品間の配線長は、ビルドアップ多層配線構造を介して短く設計することが可能だからである。例えば、貫通孔内の電子部品がＩＣチップであり、且つ、追加電子部品がキャパシタチップである場合には、両チップ間の配線抵抗の低減により、両チップ間の信号ノイズは充分に抑制され得る。
本発明の第２の側面において、好ましくは、コア基板は、コア層およびスペーサ層の間に中間層が介在する積層構造を有する。この場合、好ましくは、コア層およびスペーサ層は金属材料よりなり、中間層は樹脂材料よりなる。このような構成では、コア基板において隣接する２つの層は充分に異なるエッチング特性を有する。したがって、このような構成は、コア基板に対する複数のエッチング処理を適切に行ううえで好適である。具体的には、スペーサ層においてスペーサを残存形成しつつ、コア基板において電子部品収容用の貫通孔を開設するうえで、好適である。
好ましくは、バンプ電極はハンダ材料を含み、搭載工程では、ハンダ材料の融点より高い第１温度に電子部品を加熱し、且つ、第１温度より低い第２温度に配線基板を加熱し、バンプ電極および電極部を当接させつつ配線基板に対して電子部品を押圧する。このような構成によると、本発明の第１の側面に関して上述したのと同様の理由に基づき、配線基板のビルドアップ部に対して電子部品を適切に搭載することができ、従って、電子部品搭載基板を適切に製造することが可能である。
図１Ａから図１Ｄ、本発明に係るチップ搭載基板製造方法における一部の工程を表す。
図２Ａから図２Ｃは、図１Ｄの後に続く工程を表す。
図３Ａから図３Ｃは、図２Ｃの後に続く工程を表す。
図４Ａおよび図４Ｂは、図３Ｃの後に続く工程を表す。
図５Ａおよび図５Ｂは、図４Ｂの後に続く工程を表す。
図６Ａから図６Ｃは、図５Ｂの後に続く工程を表す。
図７Ａから図７Ｃは、図６Ｃの後に続く工程を表す。
図８Ａおよび図８Ｂは、図７Ｃの後に続く工程を表す。
図９Ａおよび図９Ｂは、配線基板に対してチップが搭載される過程を表す。
図１０は、本発明に係るチップ搭載基板に電子部品を更に搭載した状態を表す。
図１１は、本発明に係るチップ搭載基板がヒートシンクを具備する状態を表す。
図２Ａから図２Ｃは、図１Ｄの後に続く工程を表す。
図３Ａから図３Ｃは、図２Ｃの後に続く工程を表す。
図４Ａおよび図４Ｂは、図３Ｃの後に続く工程を表す。
図５Ａおよび図５Ｂは、図４Ｂの後に続く工程を表す。
図６Ａから図６Ｃは、図５Ｂの後に続く工程を表す。
図７Ａから図７Ｃは、図６Ｃの後に続く工程を表す。
図８Ａおよび図８Ｂは、図７Ｃの後に続く工程を表す。
図９Ａおよび図９Ｂは、配線基板に対してチップが搭載される過程を表す。
図１０は、本発明に係るチップ搭載基板に電子部品を更に搭載した状態を表す。
図１１は、本発明に係るチップ搭載基板がヒートシンクを具備する状態を表す。
本発明に係るチップ搭載基板Ｘの製造においては、まず、図１Ａに示すようなコア材１１を用意する。コア材１１は、金属製の基板であり、例えば、タングステン、モリブデン、ジルコニウム、クロム、およびタンタルよりなる群より選択される単体金属、若しくは、当該群より選択される金属を含む合金よりなる。或は、コア基板１１は、４２アロイ、ステンレス、コバール、インバー、または、銅／インバー／銅の積層構成を有するクラッド材よりなる。コア材１１における面広がり方向の熱膨張率は、搭載される半導体チップなどの電子部品の熱膨張率と近似しているのが好ましく、例えば２〜１０ｐｐｍ／℃である。また、コア材１１の厚さは、例えば０．１〜２．０ｍｍである。
次に、図１Ｂに示すように、コア材１１に対して接着剤を介してスペーサ材１２を貼り付ける。接着剤は、コア材１１およびスペーサ材１２の間で硬化して中間層１３を構成する。このようにして、コア材１１、中間層１３、およびスペーサ材１２よりなり、第１面１０ａおよび第２面１０ｂを有するコア基板１０が作製される。スペーサ材１２は、金属製の板材または箔材であり、例えば、銅、ニッケル、またはアルミニウムよりなる。スペーサ材１２の厚さは例えば３０〜１００μｍである。中間層１３は、主用成分として例えばエポキシ樹脂などを含む熱硬化性樹脂材料よりなる。中間層１３の厚さは例えば１０〜３０μｍである。コア基板１０の面広がり方向の熱膨張率においては、コア材１１における面広がり方向の熱膨張率が支配的である。
本発明のチップ搭載基板Ｘの製造においては、次に、図１Ｃに示すように、スペーサ材１２上にレジストパターン４１を形成する。レジストパターン４１は、次の工程で形成される電極パッドの形状に対応する開口部４１ａを有する。レジストパターン４１の形成においては、まず、感光性を有するフィルム状のフォトレジストをスペーサ材１２に対してラミネートする。次に、当該フォトレジスト膜に対する露光処理および現像処理を経て、当該フォトレジスト膜において開口部４１ａを形成する。このようにして、レジストパターン４１を形成することができる。
チップ搭載基板Ｘの製造においては、次に、図１Ｄに示すように、電極パッド２１を形成する。電極パッド２１は、スペーサ材１２を通電層として利用して行う電気めっき法により、開口部４１ａの内部に所定の導電材料を堆積させることにより形成する。例えば、開口部４１ａの内部にＮｉ，Ａｕ，Ｎｉ，Ｃｕを順次堆積させることにより、電極パッド２１を形成することができる。これに代えて、Ａｕ，Ｎｉ，Ｃｕを順次堆積させることにより、電極パッド２１を形成してもよい。この場合、図１Ｃを参照して上述したレジストパターン４１の形成工程の前に、電気めっき法によりスペーサ材１１の露出面にＮｉめっき膜を予め形成しておく。電極パッド２１を形成する際の最下層のＮｉめっき膜は、或は、レジストパターン４１を形成する前に形成されるＮｉめっき膜は、スペーサ材１２と電極パッド２１のＡｕめっき膜と間において金属材料が拡散してしまうのを抑制するバリア層として機能する。電極パッド２１におけるＡｕめっき膜とＣｕめっき膜の間のＮｉめっき膜は、当該Ａｕめっき膜とＣｕめっき膜との間において金属材料（Ａｕ，Ｃｕ）が拡散してしまうのを抑制するバリア層として機能する。
次に、図２Ａに示すように、レジストパターン４１をコア基板１０から除去する。除去に際しては、レジストパターン４１の組成に応じた剥離液を使用する。
次に、図２Ｂに示すように、コア基板１０の第１面１０ａ上に絶縁層２２を積層形成するとともに、第２面１０ｂ上に絶縁層２２’を積層形成する。絶縁層２２の形成においては、フィルム状樹脂組成物を、加熱しつつ、コア基板１０に圧着する。或は、液状樹脂組成物を、スピンコート法によりコア基板１０に塗布し、その後、乾燥する。絶縁層２２’の形成手法は、絶縁層２２の形成手法と同様である。絶縁層２２，２２’の構成材料としては、例えば、エポキシ、ポリサルホン、ポリエーテルサルホン、ポリフェニルサルホン、ポリフタルアミド、ポリアミドイミド、ポリケトン、ポリアセタール、ポリイミド、ポリカーボネート、変性ポリフェニレンエーテル、ポリフェニレンオキサイド、ポリブチレンテレフタレート、ポリアクリレート、ポリスルホン、ポリフェニレンスルフィド、ポリエーテルエーテルケトン、テトラフルオロエチレン、シアネートエステル、ビスマレイミドなどが挙げられる。
次に、図２Ｃに示すように、絶縁層２２における電極パッド２１に対応する箇所にビアホール２２ａを形成する。ビアホール２２ａは、例えば、ＵＶ−ＹＡＧレーザ、炭酸ガスレーザ、エキシマレーザ、または、プラズマを利用するドライエッチングにより、形成することができる。或は、ビアホール２２ａは、絶縁層２２が感光性を有する場合にはフォトリソグラフィにより形成することができる。
次に、無電解めっき法により絶縁層２２，２２’の露出面に所定の金属材料を成膜してシード層（図示略）を形成した後、図３Ａに示すように、絶縁層２２に対してレジストパターン４２を積層形成するとともに、絶縁層２２’に対してレジストパターン４３を積層形成する。シード層は、後に行う電気めっき法において通電層として利用されるものであり、ビアホール２２ａの内壁上にも形成される。シード層は、例えば銅めっき膜である。レジストパターン４２，４３は、各々、絶縁層２２，２２’上に形成される配線パターンに対応する所定のパターン形状を有する。レジストパターン４２，４３の形成手法は、レジストパターン４１の形成手法と同様である。
次に、図３Ｂに示すように、レジストパターン４２，４３をマスクとして、電気めっき法により、先に形成したシード層（図示略）の上に銅を堆積させる。これにより、ビアホール２２ａには、銅よりなるビア２３が形成され、絶縁層２２，２２’においてレジストパターン４２，４３にマスクされていない部位には、電気銅めっき膜が形成される。
次に、図３Ｃに示すように、レジストパターン４２，４３を剥離する。この後、電気銅めっき膜により覆われていないシード層（図示略）をエッチング除去する。これにより、絶縁層２２上に配線パターン２４が形成されるとともに、絶縁層２２’の上に配線パターン２４’が形成される。
チップ搭載基板Ｘの製造においては、このようなビルドアップ法による絶縁層２２の形成、ビアホール２２ａの形成、並びに、ビア２３および配線パターン２４の形成を含む一連の過程を、コア基板１０の第１面１０ａの側にて所定の回数繰り返すとともに、ビルドアップ法による絶縁層２２’の形成、ビアホール２２ａ’の形成、並びに、ビア２３’および配線パターン２４’の形成を含む一連の過程を、第２面１０ｂの側にて同回数繰り返すことにより、図４Ａに示すようなビルドアップ部２０，２０’を形成する。ビアホール２２ａ’およびビア２３’の形成手法は、ビアホール２２ａおよびビア２３の形成手法と同様である。本実施形態では、配線パターン２４の積層数は５であり、最外の配線パターン２４には、外部接続用の電極パッド２４ａが設けられている。
次に、図４Ｂに示すように、ビルドアップ部２０の表面にオーバーコート層２５を形成する。オーバーコート層２５は、電極パッド２４ａに対応して開口している。オーバーコート層２５の形成においては、まず、印刷技術により、オーバーコート層用の感光性樹脂をビルドアップ部２０の上に成膜する。次に、フォトリソグラフィにより、所定の開口部を形成する。オーバコート層２５を形成した後、電極パッド２４ａの露出面上に、無電解めっき法により、例えばＮｉめっき膜とその上にＡｕめっき膜とを形成してもよい。
チップ搭載基板Ｘの製造においては、次に、図５Ａに示すように、オーバーコート層２５を設けたビルドアップ部２０を保護膜４４で被覆する。保護膜４４は、例えば、ドライフィルムレジストよりなる。
次に、図５Ｂに示すように、ビルドアップ部２０’を、例えば研磨などの機械加工により除去する。これにより、コア基板１０のコア材１１を露出させる。本発明では、これに代えて、ビルドアップ部２０’に対して、後出のチップ実装エリアに相当する箇所のみを、ＮＣ切削やレーザ加工により除去してもよい。
次に、図６Ａに示すように、コア基板１０のコア材１１上にレジストパターン４５を形成する。レジストパターン４５は、電極パッド２１に対応する箇所に開口部を有する。レジストパターン４５の形成手法は、レジストパターン４１の形成手法と同様である。
次に、図６Ｂに示すように、レジストパターン４５をマスクとして、中間層１３が露出するまでコア材１１に対してエッチング処理を行う。本工程では、エッチング液としては、コア材１１の構成材料に応じて、例えば、塩化第二鉄水溶液、フッ酸、または玉水などを使用することができる。エッチング処理の後、レジストパターン４５は剥離する。
次に、図６Ｃに示すように、コア材１１をマスクとして、スペーサ材１２が露出するまで中間層１３に対してエッチング処理を行う。本工程は、ドライエッチングで行う。ドライエッチングとしては、例えば、リアックティブイオンエッチング（ＲＩＥ）やイオンミリングが挙げられる。
次に、図７Ａに示すように、スペーサ材１２上にレジストパターン４６を形成する。レジストパターン４６は、スペーサ材１２において後出のスペーサが形成される箇所をマスクするためのものである。レジストパターン４６の形成においては、まず、感光性を有するインクタイプ（液体）のフォトレジストをスペーサ材１２の露出面に対して塗布し、例えば８０℃で３０分間乾燥する。次に、当該フォトレジスト膜に対する露光処理および現像処理を経て、当該フォトレジスト膜において所定のパターンを形成する。このようにして、レジストパターン４６を形成することができる。
次に、図７Ｂに示すように、レジストパターン４６をマスクとして、電極パッド２１が充分に露出するまでスペーサ材１２に対してエッチング処理を行う。これにより、コア基板１０において、チップ収容用の貫通孔１０ｃが形成されて、ビルドアップ部２０におけるチップ搭載エリア２０ａが露出することとなる。これとともに、チップ搭載エリア２０ａ上にスペーサ１２ａが形成されることとなる。本工程では、エッチング液としては、スペーサ材１２の構成材料に応じて、例えば塩化銅水溶液などを使用することができる。この後、図７Ｃに示すように、レジストパターン４６を剥離する。この後、当該基板を個片すなわちパッケージサイズに分割する。以上のようにして、配線基板Ｘ’が形成される。
次に、図８Ａに示すように、外部接続用のバンプ電極３１を有する半導体チップ３０Ａを、配線基板Ｘ’に搭載する。すなわち、半導体チップ３０Ａを、配線基板Ｘ’にフリップチップ実装する。バンプ電極３１は、その全体がハンダ材料よりなる。或は、バンプ電極３１は、例えば銅などのコアボールと、当該コアボールを覆うハンダ材料よりなる。
チップ搭載工程では、まず、図９Ａに示すように、半導体チップ３０Ａをヒートプレート５１に固定し且つ配線基板Ｘ’をヒートプレート５２に固定した後、吸着コレット５３によりヒートプレート５１を吸着し且つ当該吸着コレット５３を操作することにより、配線基板Ｘ’に対して半導体チップ３０Ａを位置合せする。ヒートプレート５１は温度調節可能な発熱機能を有し、当該ヒートプレート５１により半導体チップ３０Ａを第１温度に加熱する。第１温度は、バンプ電極３１に含まれるハンダ材料の融点より高い。ヒートプレート５２は、温度調節可能な発熱機能を有し、当該ヒートプレート５２により配線基板Ｘ’を第２温度に加熱する。第２温度は、第１温度より低く、且つ、バンプ電極３１に含まれるハンダ材料の融点より低い。また、半導体チップ３０Ａのバンプ電極３１には、ヒートプレート５１により半導体チップ３０Ａを加熱する前に、予め酸化防止剤５４が塗布されている。酸化防止剤５４としては、エチレングリコール、トリエチレングリコール、またはテトラエチレングリコールを使用することができる。
チップ搭載工程では、次に、図９Ｂに示すように、吸着コレット５３を操作することにより、バンプ電極３１および電極パッド２１が当接している状態で、配線基板Ｘ’に対して半導体チップ３０Ａを押圧する。押圧状態において、半導体チップ３０Ａおよびバンプ電極３１は第１温度を経るように温度調節され、これにより、バンプ電極３１のハンダ材料は一旦溶融状態を経る。したがって、本工程を経たバンプ電極３１と電極パッド２１は、ハンダ付けされる。ハンダ付け時において、バンプ電極３１に付着していた酸化防止剤５４は蒸発する。
このようなチップ搭載工程では、半導体チップ３０Ａおよび配線基板Ｘ’は、個別に加熱される。半導体チップ３０Ａしたがってそのバンプ電極３１は、当該バンプ電極３１に含まれるハンダ材料を一旦溶融すべく、当該ハンダ材料の融点以上の第１温度に加熱される。このとき、半導体チップ３０Ａの全体は、第１温度に対応する膨張状態にある。一方、配線基板Ｘ’したがってその電極パッド２１は、第１温度より低い第２温度に加熱される。このとき、配線基板Ｘ’の全体は、第２温度に対応する膨張状態にある。したがって、半導体チップ３０Ａおよび配線基板Ｘ’の昇温の過程においては、半導体チップ３０Ａに対して配線基板Ｘ’が過剰に膨張してしまうことを防止することができる。
チップ搭載工程において、バンプ電極３１と電極パッド２１とを接合する際には、配線基板Ｘ’がこのように適度に膨張している状態で、ハンダ付けを行うことができる。したがって、ハンダ付けの後に常温に冷却された状態にあっては、配線基板Ｘ’における不当な反りやうねりは抑制され、半導体チップ３０Ａおよび配線基板Ｘ’の間におけるバンプ電極３１および電極パッド２１よりなる電気的接続部にて生じ得る応力は抑制される。その結果、当該接続部におけるクラックや剥れの発生を回避して、半導体チップ３０Ａと配線基板Ｘ’との間において、高い接続信頼性を得ることができる。
加えて、チップ搭載工程では、半導体チップ３０Ａおよびビルドアップ部２０の間にはスペーサ１２ａが介在しているので、半導体チップ３０Ａおよびビルドアップ部２０が過度に接近することは防止される。ビルドアップ部２０からのスペーサ１２ａの高さ即ちスペーサ層１２の厚さは、半導体チップ３０Ａのバンプ電極３１のサイズに応じて決定されている。そのため、ハンダ付けの過程において、溶融状態を経るバンプ電極３１に不当な負荷が作用するのを防止して、配線基板Ｘ’に対して半導体チップ３０Ａは適切に搭載される。
チップ搭載基板Ｘの製造においては、次に、図８Ｂに示すように、コア基板１０の貫通孔１０ｃにアンダーフィル剤５５を充填する。アンダーフィル剤５５は、半導体チップ３０Ａとビルドアップ部２０の間を充たすとともに、半導体チップ３０Ａを封止する。このようなアンダーフィル剤５５は、バンプ電極３１および電極パッド２１よりなる電気的接続部に発生し得る応力を緩和する機能を有する。この応力緩和機能により、当該フリップチップ実装における接続信頼性の確保が図られる。
以上のようにして、配線基板Ｘ’および半導体チップ３０Ａよりなるチップ搭載基板Ｘが製造される。
チップ搭載基板Ｘには、図１０に示すように、半導体チップ３０Ｂが搭載される。半導体チップ３０Ｂは、外部接続用のバンプ電極３２を有する。バンプ電極３２は、その全体がハンダ材料よりなる。或は、バンプ電極３２は、例えば銅などのコアボールと、当該コアボールを覆うハンダ材料よりなる。半導体チップ３０Ｂは、半導体チップ３０Ａの搭載手法として上述したのと同様の手法により、チップ搭載基板Ｘに搭載することができる。搭載状態において、バンプ電極３２および電極パッド２４ａは溶融接合ないしハンダ付けされている。
このように、チップ搭載基板Ｘに半導体チップ３０Ｂを搭載すると、半導体チップ３０Ｂと半導体チップ３０Ａとを電気的に接続する場合に両チップ間の配線抵抗を低減することができる。両チップ間の配線長は、ビルドアップ部２０の微細配線構造を介して短く設計することが可能であるからである。例えば、半導体チップ３０ＡがＩＣチップであり、且つ、半導体チップ３０Ｂがキャパシタチップである場合には、両チップ間の配線抵抗の低減により両チップ間の信号ノイズを充分に抑制することが可能である。
チップ搭載基板Ｘには、図１１に示すように、ヒートシンク５６を取り付けてもよい。ヒートシンク５６は、半導体チップ３０Ａにて生ずる熱を放散するためのものであり、所定の接着剤５７を介してコア基板１０および半導体チップ３０Ａに接合されている。チップ搭載基板Ｘがこのようなヒートシンク５６を具備する構成は、半導体チップ３０ＡがＩＣチップである場合に、特に実益が高い。ＩＣチップは、その駆動時における発熱量が多い傾向にある。
本実施形態においては、コア材１１に対するエッチング処理の前にビルドアップ部２０’の全てがダミービルドアップ部として機械研磨により除去されている。本発明では、これに代えて、ビルドアップ部２０’の一部をコア基板１０上に残し、当該残存部に含まれる配線構造を、形成されるチップ搭載基板Ｘの配線構造の一部として利用してもよい。この場合、図５Ｂを参照して上述した工程において、ビルドアップ部２０’の全てを除去せずに、チップ搭載エリア２０ａに相当する一部のみを除去する。ビルドアップ部２０’の部分除去手法としては、例えば、ＮＣ切削やレーザ加工を採用することができる。
次に、図１Ｂに示すように、コア材１１に対して接着剤を介してスペーサ材１２を貼り付ける。接着剤は、コア材１１およびスペーサ材１２の間で硬化して中間層１３を構成する。このようにして、コア材１１、中間層１３、およびスペーサ材１２よりなり、第１面１０ａおよび第２面１０ｂを有するコア基板１０が作製される。スペーサ材１２は、金属製の板材または箔材であり、例えば、銅、ニッケル、またはアルミニウムよりなる。スペーサ材１２の厚さは例えば３０〜１００μｍである。中間層１３は、主用成分として例えばエポキシ樹脂などを含む熱硬化性樹脂材料よりなる。中間層１３の厚さは例えば１０〜３０μｍである。コア基板１０の面広がり方向の熱膨張率においては、コア材１１における面広がり方向の熱膨張率が支配的である。
本発明のチップ搭載基板Ｘの製造においては、次に、図１Ｃに示すように、スペーサ材１２上にレジストパターン４１を形成する。レジストパターン４１は、次の工程で形成される電極パッドの形状に対応する開口部４１ａを有する。レジストパターン４１の形成においては、まず、感光性を有するフィルム状のフォトレジストをスペーサ材１２に対してラミネートする。次に、当該フォトレジスト膜に対する露光処理および現像処理を経て、当該フォトレジスト膜において開口部４１ａを形成する。このようにして、レジストパターン４１を形成することができる。
チップ搭載基板Ｘの製造においては、次に、図１Ｄに示すように、電極パッド２１を形成する。電極パッド２１は、スペーサ材１２を通電層として利用して行う電気めっき法により、開口部４１ａの内部に所定の導電材料を堆積させることにより形成する。例えば、開口部４１ａの内部にＮｉ，Ａｕ，Ｎｉ，Ｃｕを順次堆積させることにより、電極パッド２１を形成することができる。これに代えて、Ａｕ，Ｎｉ，Ｃｕを順次堆積させることにより、電極パッド２１を形成してもよい。この場合、図１Ｃを参照して上述したレジストパターン４１の形成工程の前に、電気めっき法によりスペーサ材１１の露出面にＮｉめっき膜を予め形成しておく。電極パッド２１を形成する際の最下層のＮｉめっき膜は、或は、レジストパターン４１を形成する前に形成されるＮｉめっき膜は、スペーサ材１２と電極パッド２１のＡｕめっき膜と間において金属材料が拡散してしまうのを抑制するバリア層として機能する。電極パッド２１におけるＡｕめっき膜とＣｕめっき膜の間のＮｉめっき膜は、当該Ａｕめっき膜とＣｕめっき膜との間において金属材料（Ａｕ，Ｃｕ）が拡散してしまうのを抑制するバリア層として機能する。
次に、図２Ａに示すように、レジストパターン４１をコア基板１０から除去する。除去に際しては、レジストパターン４１の組成に応じた剥離液を使用する。
次に、図２Ｂに示すように、コア基板１０の第１面１０ａ上に絶縁層２２を積層形成するとともに、第２面１０ｂ上に絶縁層２２’を積層形成する。絶縁層２２の形成においては、フィルム状樹脂組成物を、加熱しつつ、コア基板１０に圧着する。或は、液状樹脂組成物を、スピンコート法によりコア基板１０に塗布し、その後、乾燥する。絶縁層２２’の形成手法は、絶縁層２２の形成手法と同様である。絶縁層２２，２２’の構成材料としては、例えば、エポキシ、ポリサルホン、ポリエーテルサルホン、ポリフェニルサルホン、ポリフタルアミド、ポリアミドイミド、ポリケトン、ポリアセタール、ポリイミド、ポリカーボネート、変性ポリフェニレンエーテル、ポリフェニレンオキサイド、ポリブチレンテレフタレート、ポリアクリレート、ポリスルホン、ポリフェニレンスルフィド、ポリエーテルエーテルケトン、テトラフルオロエチレン、シアネートエステル、ビスマレイミドなどが挙げられる。
次に、図２Ｃに示すように、絶縁層２２における電極パッド２１に対応する箇所にビアホール２２ａを形成する。ビアホール２２ａは、例えば、ＵＶ−ＹＡＧレーザ、炭酸ガスレーザ、エキシマレーザ、または、プラズマを利用するドライエッチングにより、形成することができる。或は、ビアホール２２ａは、絶縁層２２が感光性を有する場合にはフォトリソグラフィにより形成することができる。
次に、無電解めっき法により絶縁層２２，２２’の露出面に所定の金属材料を成膜してシード層（図示略）を形成した後、図３Ａに示すように、絶縁層２２に対してレジストパターン４２を積層形成するとともに、絶縁層２２’に対してレジストパターン４３を積層形成する。シード層は、後に行う電気めっき法において通電層として利用されるものであり、ビアホール２２ａの内壁上にも形成される。シード層は、例えば銅めっき膜である。レジストパターン４２，４３は、各々、絶縁層２２，２２’上に形成される配線パターンに対応する所定のパターン形状を有する。レジストパターン４２，４３の形成手法は、レジストパターン４１の形成手法と同様である。
次に、図３Ｂに示すように、レジストパターン４２，４３をマスクとして、電気めっき法により、先に形成したシード層（図示略）の上に銅を堆積させる。これにより、ビアホール２２ａには、銅よりなるビア２３が形成され、絶縁層２２，２２’においてレジストパターン４２，４３にマスクされていない部位には、電気銅めっき膜が形成される。
次に、図３Ｃに示すように、レジストパターン４２，４３を剥離する。この後、電気銅めっき膜により覆われていないシード層（図示略）をエッチング除去する。これにより、絶縁層２２上に配線パターン２４が形成されるとともに、絶縁層２２’の上に配線パターン２４’が形成される。
チップ搭載基板Ｘの製造においては、このようなビルドアップ法による絶縁層２２の形成、ビアホール２２ａの形成、並びに、ビア２３および配線パターン２４の形成を含む一連の過程を、コア基板１０の第１面１０ａの側にて所定の回数繰り返すとともに、ビルドアップ法による絶縁層２２’の形成、ビアホール２２ａ’の形成、並びに、ビア２３’および配線パターン２４’の形成を含む一連の過程を、第２面１０ｂの側にて同回数繰り返すことにより、図４Ａに示すようなビルドアップ部２０，２０’を形成する。ビアホール２２ａ’およびビア２３’の形成手法は、ビアホール２２ａおよびビア２３の形成手法と同様である。本実施形態では、配線パターン２４の積層数は５であり、最外の配線パターン２４には、外部接続用の電極パッド２４ａが設けられている。
次に、図４Ｂに示すように、ビルドアップ部２０の表面にオーバーコート層２５を形成する。オーバーコート層２５は、電極パッド２４ａに対応して開口している。オーバーコート層２５の形成においては、まず、印刷技術により、オーバーコート層用の感光性樹脂をビルドアップ部２０の上に成膜する。次に、フォトリソグラフィにより、所定の開口部を形成する。オーバコート層２５を形成した後、電極パッド２４ａの露出面上に、無電解めっき法により、例えばＮｉめっき膜とその上にＡｕめっき膜とを形成してもよい。
チップ搭載基板Ｘの製造においては、次に、図５Ａに示すように、オーバーコート層２５を設けたビルドアップ部２０を保護膜４４で被覆する。保護膜４４は、例えば、ドライフィルムレジストよりなる。
次に、図５Ｂに示すように、ビルドアップ部２０’を、例えば研磨などの機械加工により除去する。これにより、コア基板１０のコア材１１を露出させる。本発明では、これに代えて、ビルドアップ部２０’に対して、後出のチップ実装エリアに相当する箇所のみを、ＮＣ切削やレーザ加工により除去してもよい。
次に、図６Ａに示すように、コア基板１０のコア材１１上にレジストパターン４５を形成する。レジストパターン４５は、電極パッド２１に対応する箇所に開口部を有する。レジストパターン４５の形成手法は、レジストパターン４１の形成手法と同様である。
次に、図６Ｂに示すように、レジストパターン４５をマスクとして、中間層１３が露出するまでコア材１１に対してエッチング処理を行う。本工程では、エッチング液としては、コア材１１の構成材料に応じて、例えば、塩化第二鉄水溶液、フッ酸、または玉水などを使用することができる。エッチング処理の後、レジストパターン４５は剥離する。
次に、図６Ｃに示すように、コア材１１をマスクとして、スペーサ材１２が露出するまで中間層１３に対してエッチング処理を行う。本工程は、ドライエッチングで行う。ドライエッチングとしては、例えば、リアックティブイオンエッチング（ＲＩＥ）やイオンミリングが挙げられる。
次に、図７Ａに示すように、スペーサ材１２上にレジストパターン４６を形成する。レジストパターン４６は、スペーサ材１２において後出のスペーサが形成される箇所をマスクするためのものである。レジストパターン４６の形成においては、まず、感光性を有するインクタイプ（液体）のフォトレジストをスペーサ材１２の露出面に対して塗布し、例えば８０℃で３０分間乾燥する。次に、当該フォトレジスト膜に対する露光処理および現像処理を経て、当該フォトレジスト膜において所定のパターンを形成する。このようにして、レジストパターン４６を形成することができる。
次に、図７Ｂに示すように、レジストパターン４６をマスクとして、電極パッド２１が充分に露出するまでスペーサ材１２に対してエッチング処理を行う。これにより、コア基板１０において、チップ収容用の貫通孔１０ｃが形成されて、ビルドアップ部２０におけるチップ搭載エリア２０ａが露出することとなる。これとともに、チップ搭載エリア２０ａ上にスペーサ１２ａが形成されることとなる。本工程では、エッチング液としては、スペーサ材１２の構成材料に応じて、例えば塩化銅水溶液などを使用することができる。この後、図７Ｃに示すように、レジストパターン４６を剥離する。この後、当該基板を個片すなわちパッケージサイズに分割する。以上のようにして、配線基板Ｘ’が形成される。
次に、図８Ａに示すように、外部接続用のバンプ電極３１を有する半導体チップ３０Ａを、配線基板Ｘ’に搭載する。すなわち、半導体チップ３０Ａを、配線基板Ｘ’にフリップチップ実装する。バンプ電極３１は、その全体がハンダ材料よりなる。或は、バンプ電極３１は、例えば銅などのコアボールと、当該コアボールを覆うハンダ材料よりなる。
チップ搭載工程では、まず、図９Ａに示すように、半導体チップ３０Ａをヒートプレート５１に固定し且つ配線基板Ｘ’をヒートプレート５２に固定した後、吸着コレット５３によりヒートプレート５１を吸着し且つ当該吸着コレット５３を操作することにより、配線基板Ｘ’に対して半導体チップ３０Ａを位置合せする。ヒートプレート５１は温度調節可能な発熱機能を有し、当該ヒートプレート５１により半導体チップ３０Ａを第１温度に加熱する。第１温度は、バンプ電極３１に含まれるハンダ材料の融点より高い。ヒートプレート５２は、温度調節可能な発熱機能を有し、当該ヒートプレート５２により配線基板Ｘ’を第２温度に加熱する。第２温度は、第１温度より低く、且つ、バンプ電極３１に含まれるハンダ材料の融点より低い。また、半導体チップ３０Ａのバンプ電極３１には、ヒートプレート５１により半導体チップ３０Ａを加熱する前に、予め酸化防止剤５４が塗布されている。酸化防止剤５４としては、エチレングリコール、トリエチレングリコール、またはテトラエチレングリコールを使用することができる。
チップ搭載工程では、次に、図９Ｂに示すように、吸着コレット５３を操作することにより、バンプ電極３１および電極パッド２１が当接している状態で、配線基板Ｘ’に対して半導体チップ３０Ａを押圧する。押圧状態において、半導体チップ３０Ａおよびバンプ電極３１は第１温度を経るように温度調節され、これにより、バンプ電極３１のハンダ材料は一旦溶融状態を経る。したがって、本工程を経たバンプ電極３１と電極パッド２１は、ハンダ付けされる。ハンダ付け時において、バンプ電極３１に付着していた酸化防止剤５４は蒸発する。
このようなチップ搭載工程では、半導体チップ３０Ａおよび配線基板Ｘ’は、個別に加熱される。半導体チップ３０Ａしたがってそのバンプ電極３１は、当該バンプ電極３１に含まれるハンダ材料を一旦溶融すべく、当該ハンダ材料の融点以上の第１温度に加熱される。このとき、半導体チップ３０Ａの全体は、第１温度に対応する膨張状態にある。一方、配線基板Ｘ’したがってその電極パッド２１は、第１温度より低い第２温度に加熱される。このとき、配線基板Ｘ’の全体は、第２温度に対応する膨張状態にある。したがって、半導体チップ３０Ａおよび配線基板Ｘ’の昇温の過程においては、半導体チップ３０Ａに対して配線基板Ｘ’が過剰に膨張してしまうことを防止することができる。
チップ搭載工程において、バンプ電極３１と電極パッド２１とを接合する際には、配線基板Ｘ’がこのように適度に膨張している状態で、ハンダ付けを行うことができる。したがって、ハンダ付けの後に常温に冷却された状態にあっては、配線基板Ｘ’における不当な反りやうねりは抑制され、半導体チップ３０Ａおよび配線基板Ｘ’の間におけるバンプ電極３１および電極パッド２１よりなる電気的接続部にて生じ得る応力は抑制される。その結果、当該接続部におけるクラックや剥れの発生を回避して、半導体チップ３０Ａと配線基板Ｘ’との間において、高い接続信頼性を得ることができる。
加えて、チップ搭載工程では、半導体チップ３０Ａおよびビルドアップ部２０の間にはスペーサ１２ａが介在しているので、半導体チップ３０Ａおよびビルドアップ部２０が過度に接近することは防止される。ビルドアップ部２０からのスペーサ１２ａの高さ即ちスペーサ層１２の厚さは、半導体チップ３０Ａのバンプ電極３１のサイズに応じて決定されている。そのため、ハンダ付けの過程において、溶融状態を経るバンプ電極３１に不当な負荷が作用するのを防止して、配線基板Ｘ’に対して半導体チップ３０Ａは適切に搭載される。
チップ搭載基板Ｘの製造においては、次に、図８Ｂに示すように、コア基板１０の貫通孔１０ｃにアンダーフィル剤５５を充填する。アンダーフィル剤５５は、半導体チップ３０Ａとビルドアップ部２０の間を充たすとともに、半導体チップ３０Ａを封止する。このようなアンダーフィル剤５５は、バンプ電極３１および電極パッド２１よりなる電気的接続部に発生し得る応力を緩和する機能を有する。この応力緩和機能により、当該フリップチップ実装における接続信頼性の確保が図られる。
以上のようにして、配線基板Ｘ’および半導体チップ３０Ａよりなるチップ搭載基板Ｘが製造される。
チップ搭載基板Ｘには、図１０に示すように、半導体チップ３０Ｂが搭載される。半導体チップ３０Ｂは、外部接続用のバンプ電極３２を有する。バンプ電極３２は、その全体がハンダ材料よりなる。或は、バンプ電極３２は、例えば銅などのコアボールと、当該コアボールを覆うハンダ材料よりなる。半導体チップ３０Ｂは、半導体チップ３０Ａの搭載手法として上述したのと同様の手法により、チップ搭載基板Ｘに搭載することができる。搭載状態において、バンプ電極３２および電極パッド２４ａは溶融接合ないしハンダ付けされている。
このように、チップ搭載基板Ｘに半導体チップ３０Ｂを搭載すると、半導体チップ３０Ｂと半導体チップ３０Ａとを電気的に接続する場合に両チップ間の配線抵抗を低減することができる。両チップ間の配線長は、ビルドアップ部２０の微細配線構造を介して短く設計することが可能であるからである。例えば、半導体チップ３０ＡがＩＣチップであり、且つ、半導体チップ３０Ｂがキャパシタチップである場合には、両チップ間の配線抵抗の低減により両チップ間の信号ノイズを充分に抑制することが可能である。
チップ搭載基板Ｘには、図１１に示すように、ヒートシンク５６を取り付けてもよい。ヒートシンク５６は、半導体チップ３０Ａにて生ずる熱を放散するためのものであり、所定の接着剤５７を介してコア基板１０および半導体チップ３０Ａに接合されている。チップ搭載基板Ｘがこのようなヒートシンク５６を具備する構成は、半導体チップ３０ＡがＩＣチップである場合に、特に実益が高い。ＩＣチップは、その駆動時における発熱量が多い傾向にある。
本実施形態においては、コア材１１に対するエッチング処理の前にビルドアップ部２０’の全てがダミービルドアップ部として機械研磨により除去されている。本発明では、これに代えて、ビルドアップ部２０’の一部をコア基板１０上に残し、当該残存部に含まれる配線構造を、形成されるチップ搭載基板Ｘの配線構造の一部として利用してもよい。この場合、図５Ｂを参照して上述した工程において、ビルドアップ部２０’の全てを除去せずに、チップ搭載エリア２０ａに相当する一部のみを除去する。ビルドアップ部２０’の部分除去手法としては、例えば、ＮＣ切削やレーザ加工を採用することができる。
本実施例のチップ搭載基板の作製においては、まず、コア基板を作製した。コア基板の作製においては、具体的には、コア材である４２アロイ板（平面サイズ：１５０ｍｍ×１５０ｍｍ、厚さ：０．５ｍｍ）に対し、スペーサ材である電解銅箔（厚さ：７０μｍ）を、中間層を構成する接着剤としてのエポキシ樹脂シート（商品名：ＡＢＦ、味の素ファインテクノ製）を介して貼り付けた。４２アロイは、Ｆｅ−４２ｗｔ％Ｎｉの組成を有する。
チップ搭載基板の作製においては、次に、電気めっき法により、電解銅箔上にＮｉめっき膜を形成した。次に、Ｎｉめっき膜を介して電解銅箔上にレジストパターンを形成した。このレジストパターンは、次の工程で形成される電極パッドの形状に対応する複数の開口部を有する。レジストパターンの形成においては、まず、感光性を有するドライフィルムレジスト（商品名：ＮＩＴ−２４０、日合モートン製）を電解銅箔に対して貼り合わせる。次に、当該フォトレジスト膜に対する露光処理および現像処理を経て、当該フォトレジスト膜において開口部を形成する。
チップ搭載基板の製造においては、次に、レジストパターンの各開口部にて電極パッドを形成する。具体的には、電気めっき法により、各開口部の内部にＡｕめっき膜（厚さ：１μｍ）、Ｎｉめっき膜（厚さ：５μｍ）、Ｃｕめっき膜（厚さ：１５μｍ）を順次形成することにより、電極パッドを形成した。電極パッドを形成した後、剥離液としての３ｗｔ％水酸化ナトリウム水溶液を作用させることにより、レジストパターンを電解銅箔から剥離した。以下、コア基板において当該電極パッドを形成した側の面を第１面とし、当該第１面とは反対の側の面を第２面とする。
次に、コア基板の両面に絶縁層を形成した。具体的には、まず、エポキシ樹脂シート（平面サイズ：２００ｍｍ×２００ｍｍ、厚さ：５０μｍ、商品名：ＡＢＦ、味の素ファインテクノ製）を、真空ラミネータを使用して圧着した。圧着温度は１３０℃とし、圧着時間は２分間とした。この後、１７０℃で３０分間加熱することにより、エポキシ樹脂を硬化させた。
次に、第１面側の絶縁層における上述の電極パッドに対応する箇所に対して、各電極パッドの一部が露出するように炭酸ガスレーザにより複数のビアホール（直径：６０μｍ）を形成した。
次に、セミアディティブ法により、両面の絶縁層上に銅配線パターンを形成した。このとき、第１面側の絶縁層におけるビアホールの表面にも銅を堆積させることにより、当該ビアホールにてビアも形成した。具体的には、まず、各絶縁層表面およびビアホール表面にデスミア処理を施した後、無電解めっき法により、絶縁層およびビアホールの表面に無電解銅めっき膜を形成した。デスミア処理には、過マンガン酸塩を含む水溶液を使用した。次に、無電解銅めっき膜上にフォトレジストを成膜した後、これを露光および現像することにより、レジストパターンを形成した。当該レジストパターンは、形成を目的とする配線パターンに対応するパターン形状を有する。次に、電気めっき法により、レジストパターンによりマスクされていない無電解めっき膜上に、無電解銅めっき膜をシード層として利用して電気銅めっきを堆積させた。次に、レジストパターンを除去した後、それまでレジストパターンで被覆されていた無電解銅めっき膜をエッチング除去した。このようなセミアディティブ法により、両側の絶縁層上において配線パターンを形成するとともに、第１面側の絶縁層のビアホールにてビアを形成した。
この後、絶縁層の積層形成から配線パターンおよびビアの形成までの以上のような一連の工程を、コア基板の両面側にて更に４回繰り返すことにより、コア基板の両面において５層配線構造のビルドアップ部を形成した。
次に、スクリーン印刷およびフォトリソグラフィにより、第１面側のビルドアップ部の表面にオーバーコート層を形成した。オーバーコート層の所定箇所には、ビルドアップ部における最上位の配線パターンの一部が電極パッドとして露出するように開口部を設けた。次に、無電解めっき法により、電極パッドの露出面上に、Ｎｉめっき膜（厚さ：５μｍ）およびその上にＡｕめっき膜（厚さ：０．１μｍ）を順次形成した。
次に、保護膜としてのドライフィルムレジストにより第１面側のビルドアップ部を被覆した後、第２面側のビルドアップ部を研磨して除去した。これにより、コア基板のコア材（４２アロイ板）を露出させた。次に、コア材において露出された面の上にレジストパターンを形成した。このレジストパターンは、コア基板に接して形成された上述の電極パッドに対応する箇所、即ちチップ搭載エリアに対応する箇所に開口部を有する。
次に、当該レジストパターンをマスクとして、中間層が露出するまでコア材に対してエッチング処理を行った。エッチング液としては、塩化第二鉄水溶液を使用した。次に、酸素ガスを用いたＲＩＥにより、コア材をマスクとして、スペーサ材（電解銅箔）が露出するまで中間層に対してエッチング処理を行った。次に、スペーサ材において露出された面の上にレジストパターンを形成した。このレジストパターンは、スペーサ材においてスペーサが形成される箇所をマスクするためのものである。
次に、当該レジストパターンをマスクとして、第１面側の最下層の絶縁層および当該絶縁層に埋設されている電極パッドが充分に露出するまでスペーサ材に対してエッチング処理を行う。エッチング液としては、塩化銅水溶液を使用した。これにより、コア基板においてチップ収容用の貫通孔が形成され、ビルドアップ部のコア基板側にチップ搭載エリアが露出した。これとともに、チップ搭載エリア上にスペーサが形成された。次に、スペーサ形成用のレジストパターンを剥離した。この後、当該基板を個片すなわちパッケージサイズに分割した。以上のようにして、チップ搭載用の複数の配線基板を形成した。
次に、別途用意した半導体チップを配線基板に対してフリップチップ実装した。当該半導体チップは、外部接続用のバンプ電極を有する。このバンプ電極は、配線基板の電極パッドに対応して設けられており、ハンダ（組成：Ｓｎ−３ｗｔ％Ａｇ−０．５ｗｔ％Ｃｕ、融点：２２０℃）よりなる。
チップ搭載工程では、まず、半導体チップを第１ヒートプレートに固定した後、吸着コレットにより第１ヒートプレートを吸着し、且つ、当該半導体チップのバンプ電極に、酸化防止剤としてのエチレングリコールを塗布した。一方、配線基板は、第２ヒートプレートに固定しておいた。第１および第２ヒートプレートは温度調節可能な発熱機能を有する。次に、第１ヒートプレートにより半導体チップを２５５℃に加熱し、且つ、第２ヒートプレートにより配線基板を１５０℃に加熱した。次に、吸着コレットを操作することにより、半導体チップのバンプ電極および配線基板の電極パッドが当接している状態で、配線基板に対して半導体チップを押圧した。押圧状態において、第１および第２ヒートプレートによる加熱を停止して、半導体チップおよび配線基板の温度を低下させ、充分に冷却した。これにより、半導体チップのバンプ電極と配線基板の電極パッドとが、ハンダ付けされた。
次に、コア基板の貫通孔にアンダーフィル剤を充填し、半導体チップを封止した。このとき、アンダーフィル剤は、半導体チップとビルドアップ部の間にも充填された。以上のようにして、本実施例のチップ搭載基板を作製した。
チップ搭載基板の作製においては、次に、電気めっき法により、電解銅箔上にＮｉめっき膜を形成した。次に、Ｎｉめっき膜を介して電解銅箔上にレジストパターンを形成した。このレジストパターンは、次の工程で形成される電極パッドの形状に対応する複数の開口部を有する。レジストパターンの形成においては、まず、感光性を有するドライフィルムレジスト（商品名：ＮＩＴ−２４０、日合モートン製）を電解銅箔に対して貼り合わせる。次に、当該フォトレジスト膜に対する露光処理および現像処理を経て、当該フォトレジスト膜において開口部を形成する。
チップ搭載基板の製造においては、次に、レジストパターンの各開口部にて電極パッドを形成する。具体的には、電気めっき法により、各開口部の内部にＡｕめっき膜（厚さ：１μｍ）、Ｎｉめっき膜（厚さ：５μｍ）、Ｃｕめっき膜（厚さ：１５μｍ）を順次形成することにより、電極パッドを形成した。電極パッドを形成した後、剥離液としての３ｗｔ％水酸化ナトリウム水溶液を作用させることにより、レジストパターンを電解銅箔から剥離した。以下、コア基板において当該電極パッドを形成した側の面を第１面とし、当該第１面とは反対の側の面を第２面とする。
次に、コア基板の両面に絶縁層を形成した。具体的には、まず、エポキシ樹脂シート（平面サイズ：２００ｍｍ×２００ｍｍ、厚さ：５０μｍ、商品名：ＡＢＦ、味の素ファインテクノ製）を、真空ラミネータを使用して圧着した。圧着温度は１３０℃とし、圧着時間は２分間とした。この後、１７０℃で３０分間加熱することにより、エポキシ樹脂を硬化させた。
次に、第１面側の絶縁層における上述の電極パッドに対応する箇所に対して、各電極パッドの一部が露出するように炭酸ガスレーザにより複数のビアホール（直径：６０μｍ）を形成した。
次に、セミアディティブ法により、両面の絶縁層上に銅配線パターンを形成した。このとき、第１面側の絶縁層におけるビアホールの表面にも銅を堆積させることにより、当該ビアホールにてビアも形成した。具体的には、まず、各絶縁層表面およびビアホール表面にデスミア処理を施した後、無電解めっき法により、絶縁層およびビアホールの表面に無電解銅めっき膜を形成した。デスミア処理には、過マンガン酸塩を含む水溶液を使用した。次に、無電解銅めっき膜上にフォトレジストを成膜した後、これを露光および現像することにより、レジストパターンを形成した。当該レジストパターンは、形成を目的とする配線パターンに対応するパターン形状を有する。次に、電気めっき法により、レジストパターンによりマスクされていない無電解めっき膜上に、無電解銅めっき膜をシード層として利用して電気銅めっきを堆積させた。次に、レジストパターンを除去した後、それまでレジストパターンで被覆されていた無電解銅めっき膜をエッチング除去した。このようなセミアディティブ法により、両側の絶縁層上において配線パターンを形成するとともに、第１面側の絶縁層のビアホールにてビアを形成した。
この後、絶縁層の積層形成から配線パターンおよびビアの形成までの以上のような一連の工程を、コア基板の両面側にて更に４回繰り返すことにより、コア基板の両面において５層配線構造のビルドアップ部を形成した。
次に、スクリーン印刷およびフォトリソグラフィにより、第１面側のビルドアップ部の表面にオーバーコート層を形成した。オーバーコート層の所定箇所には、ビルドアップ部における最上位の配線パターンの一部が電極パッドとして露出するように開口部を設けた。次に、無電解めっき法により、電極パッドの露出面上に、Ｎｉめっき膜（厚さ：５μｍ）およびその上にＡｕめっき膜（厚さ：０．１μｍ）を順次形成した。
次に、保護膜としてのドライフィルムレジストにより第１面側のビルドアップ部を被覆した後、第２面側のビルドアップ部を研磨して除去した。これにより、コア基板のコア材（４２アロイ板）を露出させた。次に、コア材において露出された面の上にレジストパターンを形成した。このレジストパターンは、コア基板に接して形成された上述の電極パッドに対応する箇所、即ちチップ搭載エリアに対応する箇所に開口部を有する。
次に、当該レジストパターンをマスクとして、中間層が露出するまでコア材に対してエッチング処理を行った。エッチング液としては、塩化第二鉄水溶液を使用した。次に、酸素ガスを用いたＲＩＥにより、コア材をマスクとして、スペーサ材（電解銅箔）が露出するまで中間層に対してエッチング処理を行った。次に、スペーサ材において露出された面の上にレジストパターンを形成した。このレジストパターンは、スペーサ材においてスペーサが形成される箇所をマスクするためのものである。
次に、当該レジストパターンをマスクとして、第１面側の最下層の絶縁層および当該絶縁層に埋設されている電極パッドが充分に露出するまでスペーサ材に対してエッチング処理を行う。エッチング液としては、塩化銅水溶液を使用した。これにより、コア基板においてチップ収容用の貫通孔が形成され、ビルドアップ部のコア基板側にチップ搭載エリアが露出した。これとともに、チップ搭載エリア上にスペーサが形成された。次に、スペーサ形成用のレジストパターンを剥離した。この後、当該基板を個片すなわちパッケージサイズに分割した。以上のようにして、チップ搭載用の複数の配線基板を形成した。
次に、別途用意した半導体チップを配線基板に対してフリップチップ実装した。当該半導体チップは、外部接続用のバンプ電極を有する。このバンプ電極は、配線基板の電極パッドに対応して設けられており、ハンダ（組成：Ｓｎ−３ｗｔ％Ａｇ−０．５ｗｔ％Ｃｕ、融点：２２０℃）よりなる。
チップ搭載工程では、まず、半導体チップを第１ヒートプレートに固定した後、吸着コレットにより第１ヒートプレートを吸着し、且つ、当該半導体チップのバンプ電極に、酸化防止剤としてのエチレングリコールを塗布した。一方、配線基板は、第２ヒートプレートに固定しておいた。第１および第２ヒートプレートは温度調節可能な発熱機能を有する。次に、第１ヒートプレートにより半導体チップを２５５℃に加熱し、且つ、第２ヒートプレートにより配線基板を１５０℃に加熱した。次に、吸着コレットを操作することにより、半導体チップのバンプ電極および配線基板の電極パッドが当接している状態で、配線基板に対して半導体チップを押圧した。押圧状態において、第１および第２ヒートプレートによる加熱を停止して、半導体チップおよび配線基板の温度を低下させ、充分に冷却した。これにより、半導体チップのバンプ電極と配線基板の電極パッドとが、ハンダ付けされた。
次に、コア基板の貫通孔にアンダーフィル剤を充填し、半導体チップを封止した。このとき、アンダーフィル剤は、半導体チップとビルドアップ部の間にも充填された。以上のようにして、本実施例のチップ搭載基板を作製した。
【書類名】 明細書
【特許請求の範囲】
【請求項１】 ハンダ材料を含むハンダバンプ電極を有する電子部品を、前記ハンダ材料の融点より高い第１温度に加熱し、且つ、前記ハンダバンプ電極に対応する電極部を有する配線基板を、前記第１温度より低い第２温度に加熱するための、昇温工程と、
前記ハンダバンプ電極および前記電極部を当接させつつ前記配線基板に対して前記電子部品を押圧することにより、前記ハンダバンプ電極および前記電極部を接合するための接合工程と、を含む、電子部品搭載基板の製造方法。
【請求項２】 前記第２温度は、前記ハンダ材料の融点より低い、請求項１に記載の電子部品搭載基板の製造方法。
【請求項３】 前記昇温工程の前に、前記ハンダバンプ電極に対してエチレングリコール、トリエチレングリコール、またはテトラエチレングリコールを付着させる工程を更に含む、請求項１に記載の電子部品搭載基板の製造方法。
【請求項４】 前記配線基板は、コア基板およびビルドアップ部よりなる積層構造を有し、前記コア基板は、電子部品収容用の貫通孔を有し、前記ビルドアップ部は、配線パターンおよび絶縁層よりなる積層構造を有し且つ前記貫通孔にて露出している前記電極部を有する、請求項１に記載の電子部品搭載基板の製造方法。
【請求項５】 コア層およびスペーサ層を含む積層構造を有するコア基板における前記スペーサ層上に、配線パターンおよび絶縁層よりなる積層構造を有し且つ前記スペーサ層に接する電極部を有するビルドアップ部を形成することにより、配線基板を作製するための工程と、
前記コア層に対して前記ビルドアップ部とは反対の側からエッチング処理を施すことにより、当該コア層における前記電極部に対応する箇所を除去するための工程と、
前記スペーサ層に対して前記ビルドアップ部とは反対の側からエッチング処理を施すことにより、前記電極部を露出させ、且つ、前記ビルドアップ部における電子部品搭載面上にスペーサを残存形成するための工程と、
バンプ電極を有する電子部品を、当該電子部品および前記ビルドアップ部の間に前記スペーサを介在させつつ前記バンプ電極および前記電極部を接合することにより、前記配線基板に搭載するための工程と、を含む、電子部品搭載基板の製造方法。
【発明の詳細な説明】
【０００１】
【技術分野】
本発明は、熱膨張率の異なる配線基板と電子部品とを含む電子部品搭載基板の製造方法に関する。
【０００２】
【背景技術】
近年、電子機器に対する高性能化および小型化などの要求に伴い、電子機器に組み込まれる電子部品の高密度実装化が急速に進んでいる。そのような高密度実装化に対応すべく、半導体チップについては、ベアチップの状態でバンプを介して配線基板に面実装される場合、即ち、フリップチップ実装される場合がある。半導体チップを搭載するための配線基板については、半導体チップの多端子化に伴って、配線の高密度化を達成するうえで好適なビルドアップ多層配線基板が採用される場合がある。このような半導体チップまたはビルドアップ多層配線基板は、例えば、特開昭５８−１５７１４６号公報、および、“High-Performance Flip-Chip BGA based on Multi-Layer Thin-Film Packaging Technology”（Tadanori SHIMOTO et al., Proceedings of the 2002 International Microelectronics and Packaging Society, pp.10-15.）に記載されている。
【０００３】
配線基板に半導体チップをフリップチップ実装するための従来の方法では、まず、チップの所定面上に複数のハンダバンプ電極を形成する。一方、配線基板の有する外部接続用の電極パッドの上には、ハンダペーストを印刷する。次に、配線基板における電極パッド上のハンダペーストとチップのハンダバンプ電極とが当接するように、配線基板上にチップを載置する。次に、リフロー炉にて、半導体チップおよび配線基板を、ハンダ材料の融点以上の温度まで昇温し、その後、冷却する。この冷却過程にてハンダ材料が凝固し、チップと電極パッドがハンダ付けされることとなる。
【０００４】
一般的な半導体母材料よりなる半導体チップにおける面広がり方向の熱膨張率は３〜５ｐｐｍ／℃程度であり、コア基板としてガラスエポキシ基板を採用する一般的な配線基板における面広がり方向の熱膨張率は１０〜２０ｐｐｍ／℃程度であり、両者の熱膨張率の差は比較的大きい。加えて、配線基板がビルドアップ多層配線構造を有する場合、当該ビルドアップ多層配線構造の面広がり方向における熱膨張率は１５〜２５ｐｐｍ／℃であり、当該多層配線構造とチップとの熱膨張率の差は相当程度に大きい。
【０００５】
そのため、チップおよび配線基板が、フリップチップ実装過程において同一ピーク温度を経て常温に至る後には、チップおよび配線基板の熱膨張率の差に起因して、特に配線基板において不当な反りやうねりが生じ、両者の間における電気的接続部には応力が発生しやすい。電気的接続部にて所定以上の応力が発生すると、当該接続部におけるチップのバンプ電極と配線基板の電極パッドとの界面などにて、クラックや剥がれが生じやすくなる。このような不具合は、コア基板を有していないビルドアップ多層配線構造に対して半導体チップをフリップチップ実装する場合、或は、コア基板およびビルドアップ多層配線構造を含む配線基板において、ビルドアップ多層配線構造におけるコア基板に接していない部位に対して半導体チップをフリップチップ実装する場合に、特に顕著に現れる傾向にある。
【０００６】
【発明の開示】
本発明は、このような事情の下で考え出されたものであり、半導体チップなどの電子部品と配線基板の熱膨張率が相違する場合であっても、配線基板に対して電子部品を適切に搭載して電子部品搭載基板を製造する方法を提供することを目的とする。
【０００７】
本発明の第１の側面によると電子部品搭載基板の製造方法が提供される。この方法は、ハンダ材料を含むハンダバンプ電極を有する電子部品を、ハンダ材料の融点より高い第１温度に加熱し、且つ、ハンダバンプ電極に対応する電極部を有する配線基板を、第１温度より低い第２温度に加熱するための、昇温工程と、ハンダバンプ電極および電極部を当接させつつ配線基板に対して電子部品を押圧することにより、ハンダバンプ電極および電極部を接合するための接合工程と、を含む。昇温工程を終えた後に接合工程を行ってもよいし、両工程を並行して行ってもよい。両工程を並行して行う場合、電子部品および配線基板を個別に加熱しながら、バンプ電極および電極部が当接している状態で配線基板に対して電子部品を押圧する。
【０００８】
電子部品の熱膨張率および配線基板の熱膨張率は一般に相違し、その差は、例えば電子部品が半導体チップであり且つ配線基板がビルドアップ多層配線基板である場合のように、配線基板の方が相当程度に大きい場合が多い。電子部品および配線基板の熱膨張率がこのように比較的大きく相違する場合であっても、本発明の第１の側面に係る方法によると、配線基板に対して電子部品を適切に搭載することができる。
【０００９】
本発明の第１の側面における昇温工程では、例えば半導体チップである電子部品、および、例えばビルドアップ多層配線基板である配線基板は、個別に所定の温度に加熱される。電子部品したがってそのハンダバンプ電極は、当該ハンダバンプ電極に含まれるハンダ材料を一旦溶融すべく、当該ハンダ材料の融点以上の第１温度に加熱される。このとき、電子部品の全体は、第１温度に対応する膨張状態にある。一方、配線基板したがってその電極部は、第１温度より低い第２温度に加熱される。このとき、配線基板の全体は、第２温度に対応する膨張状態にある。第２温度における配線基板の膨張の程度は、仮に配線基板が第１温度にある場合における膨張の程度よりも、小さい。したがって、配線基板が電子部品よりも大きな熱膨張率を有する場合であっても、昇温工程においては、電子部品に対して配線基板が過剰に膨張してしまうことが抑制される傾向にある。また、第２温度における配線基板は、配線基板が加熱されずに常温にある状態から、膨張している。第１温度および第２温度を適切に決定することにより、電子部品に対する配線基板の熱膨張の程度は適切に調整することができる。
【００１０】
このような昇温工程を終えた後に行われる接合工程では、或はこのような昇温工程と共に行われる接合工程では、配線基板が適度に膨張している状態で、配線基板の電極部と電子部品のバンプ電極とをハンダ付けすることができる。したがって、ハンダ付けの後に常温に冷却された状態にあっては、配線基板における不当な反りやうねりは抑制され、電子部品および配線基板の間における電気的接続部における応力は抑制される。その結果、当該接続部におけるクラックや剥れの発生を回避することが可能となる。
【００１１】
このように、本発明の第１の側面によると、電子部品および配線基板の熱膨張率が比較的大きく相違する場合であっても、配線基板に対して電子部品を適切に搭載することができ、従って、電子部品搭載基板を適切に製造することが可能である。
【００１２】
本発明の第１の側面において、好ましくは、第２温度は、ハンダ材料の融点より低い。配線基板を不当に膨張させないためには、このような構成は好適である。
【００１３】
好ましくは、昇温工程の前に、ハンダバンプ電極に対してエチレングリコール、トリエチレングリコール、またはテトラエチレングリコールを付着させる工程を更に含む。このような構成は、昇温工程におけるバンプ電極の酸化を防止するうえで好適である。
【００１４】
好ましくは、配線基板は、コア基板およびビルドアップ部よりなる積層構造を有する。当該コア基板は、電子部品収容用の貫通孔を有し、当該ビルドアップ部は、配線パターンおよび絶縁層よりなる積層構造を有し且つ貫通孔にて露出している電極部を有する。本構成の配線基板は、配線パターンおよび絶縁層よりなる例えばビルドアップ多層配線構造を有する。接合工程では、コア基板の貫通孔に電子部品を進入させ、当該貫通孔内に電子部品が存在する状態で、バンプ電極と電極部とのハンダ付けを行う。当該ビルドアップ多層配線構造における当該電子部品が搭載される面は、コア基板により直接には支持されておらず、熱膨張しやすい。本発明の第１の側面によると、このように熱膨張しやすい部位に対しても、適切に電子部品を搭載することが可能である。
【００１５】
本発明の第２の側面によると他の電子部品搭載基板の製造方法が提供される。この方法は、コア層およびスペーサ層を含む積層構造を有するコア基板におけるスペーサ層上に、配線パターンおよび絶縁層よりなる積層構造を有し且つスペーサ層に接する電極部を有するビルドアップ部を形成することにより、配線基板を作製するための工程と、コア層に対してビルドアップ部とは反対の側からエッチング処理を施すことにより、当該コア層における電極部に対応する箇所を除去するための工程と、スペーサ層に対してビルドアップ部とは反対の側からエッチング処理を施すことにより、電極部を露出させ、且つ、ビルドアップ部における電子部品搭載面上にスペーサを残存形成するための工程と、バンプ電極を有する電子部品を、当該電子部品およびビルドアップ部の間にスペーサを介在させつつバンプ電極および電極部を接合することにより、配線基板に搭載するための工程と、を含む。
【００１６】
このような方法によると、所定の電子部品がコア基板内に収容されている電子部品搭載基板を適切に製造することができる。本発明の第２の側面において得られる配線基板は、コア層およびスペーサ層を含むコア基板と、スペーサ層に接合しているビルドアップ部とを有する。コア基板には、ビルドアップ部とは反対の側からの複数のエッチング処理により、ビルドアップ部の電極部が臨む貫通孔が形成される。コア基板におけるコア層、スペーサ層、および、存在する場合には他の層は、各々に応じたエッチング技術によりエッチング処理される。スペーサ層に対するエッチング処理では、ビルドアップ部の電極部が露出され、且つ、スペーサが残存形成される。電子部品の接合工程では、コア基板の貫通孔内に電子部品が存在する状態で、電子部品および配線基板は加熱され且つビルドアップ部に対して電子部品が押圧され、バンプ電極と電極部とがハンダ付けされる。このとき、電子部品およびビルドアップ部の間には先に形成されたスペーサが介在しているので、電子部品およびビルドアップ部が過度に接近することは防止される。ビルドアップ部からのスペーサの高さ即ちスペーサ層の厚さは、電子部品のバンプ電極のサイズに応じて決定されている。そのため、ハンダ付けの過程において、溶融状態を経るバンプ電極に不当な負荷が作用するのを防止して、配線基板に対して電子部品を適切に搭載することが可能となる。
【００１７】
このようにして得られた電子部品搭載基板のビルドアップ部すなわちビルドアップ多層配線構造における、コア基板とは反対側の露出面に対して更に電子部品を搭載すると、当該追加電子部品と貫通孔内の電子部品とを電気的に接続する場合に両電子部品間の配線抵抗を低減することができる。両電子部品間の配線長は、ビルドアップ多層配線構造を介して短く設計することが可能だからである。例えば、貫通孔内の電子部品がＩＣチップであり、且つ、追加電子部品がキャパシタチップである場合には、両チップ間の配線抵抗の低減により、両チップ間の信号ノイズは充分に抑制され得る。
【００１８】
本発明の第２の側面において、好ましくは、コア基板は、コア層およびスペーサ層の間に中間層が介在する積層構造を有する。この場合、好ましくは、コア層およびスペーサ層は金属材料よりなり、中間層は樹脂材料よりなる。このような構成では、コア基板において隣接する２つの層は充分に異なるエッチング特性を有する。したがって、このような構成は、コア基板に対する複数のエッチング処理を適切に行ううえで好適である。具体的には、スペーサ層においてスペーサを残存形成しつつ、コア基板において電子部品収容用の貫通孔を開設するうえで、好適である。
【００１９】
好ましくは、バンプ電極はハンダ材料を含み、搭載工程では、ハンダ材料の融点より高い第１温度に電子部品を加熱し、且つ、第１温度より低い第２温度に配線基板を加熱し、バンプ電極および電極部を当接させつつ配線基板に対して電子部品を押圧する。このような構成によると、本発明の第１の側面に関して上述したのと同様の理由に基づき、配線基板のビルドアップ部に対して電子部品を適切に搭載することができ、従って、電子部品搭載基板を適切に製造することが可能である。
【００２０】
【発明を実施するための最良の形態】
本発明に係るチップ搭載基板Ｘの製造においては、まず、図１Ａに示すようなコア材１１を用意する。コア材１１は、金属製の基板であり、例えば、タングステン、モリブデン、ジルコニウム、クロム、およびタンタルよりなる群より選択される単体金属、若しくは、当該群より選択される金属を含む合金よりなる。或は、コア材１１は、４２アロイ、ステンレス、コバール、インバー、または、銅／インバー／銅の積層構成を有するクラッド材よりなる。コア材１１における面広がり方向の熱膨張率は、搭載される半導体チップなどの電子部品の熱膨張率と近似しているのが好ましく、例えば２〜１０ｐｐｍ／℃である。また、コア材１１の厚さは、例えば０．１〜２．０ｍｍである。
【００２１】
次に、図１Ｂに示すように、コア材１１に対して接着剤を介してスペーサ材１２を貼り付ける。接着剤は、コア材１１およびスペーサ材１２の間で硬化して中間層１３を構成する。このようにして、コア材１１、中間層１３、およびスペーサ材１２よりなり、第１面１０ａおよび第２面１０ｂを有するコア基板１０が作製される。スペーサ材１２は、金属製の板材または箔材であり、例えば、銅、ニッケル、またはアルミニウムよりなる。スペーサ材１２の厚さは例えば３０〜１００μｍである。中間層１３は、主用成分として例えばエポキシ樹脂などを含む熱硬化性樹脂材料よりなる。中間層１３の厚さは例えば１０〜３０μｍである。コア基板１０の面広がり方向の熱膨張率においては、コア材１１における面広がり方向の熱膨張率が支配的である。
【００２２】
本発明のチップ搭載基板Ｘの製造においては、次に、図１Ｃに示すように、スペーサ材１２上にレジストパターン４１を形成する。レジストパターン４１は、次の工程で形成される電極パッドの形状に対応する開口部４１ａを有する。レジストパターン４１の形成においては、まず、感光性を有するフィルム状のフォトレジストをスペーサ材１２に対してラミネートする。次に、当該フォトレジスト膜に対する露光処理および現像処理を経て、当該フォトレジスト膜において開口部４１ａを形成する。このようにして、レジストパターン４１を形成することができる。
【００２３】
チップ搭載基板Ｘの製造においては、次に、図１Ｄに示すように、電極パッド２１を形成する。電極パッド２１は、スペーサ材１２を通電層として利用して行う電気めっき法により、開口部４１ａの内部に所定の導電材料を堆積させることにより形成する。例えば、開口部４１ａの内部にＮｉ，Ａｕ，Ｎｉ，Ｃｕを順次堆積させることにより、電極パッド２１を形成することができる。これに代えて、Ａｕ，Ｎｉ，Ｃｕを順次堆積させることにより、電極パッド２１を形成してもよい。この場合、図１Ｃを参照して上述したレジストパターン４１の形成工程の前に、電気めっき法によりスペーサ材１２の露出面にＮｉめっき膜を予め形成しておく。電極パッド２１を形成する際の最下層のＮｉめっき膜は、或は、レジストパターン４１を形成する前に形成されるＮｉめっき膜は、スペーサ材１２と電極パッド２１のＡｕめっき膜と間において金属材料が拡散してしまうのを抑制するバリア層として機能する。電極パッド２１におけるＡｕめっき膜とＣｕめっき膜の間のＮｉめっき膜は、当該Ａｕめっき膜とＣｕめっき膜との間において金属材料（Ａｕ，Ｃｕ）が拡散してしまうのを抑制するバリア層として機能する。
【００２４】
次に、図２Ａに示すように、レジストパターン４１をコア基板１０から除去する。除去に際しては、レジストパターン４１の組成に応じた剥離液を使用する。
【００２５】
次に、図２Ｂに示すように、コア基板１０の第１面１０ａ上に絶縁層２２を積層形成するとともに、第２面１０ｂ上に絶縁層２２’を積層形成する。絶縁層２２の形成においては、フィルム状樹脂組成物を、加熱しつつ、コア基板１０に圧着する。或は、液状樹脂組成物を、スピンコート法によりコア基板１０に塗布し、その後、乾燥する。絶縁層２２’の形成手法は、絶縁層２２の形成手法と同様である。絶縁層２２，２２’の構成材料としては、例えば、エポキシ、ポリサルホン、ポリエーテルサルホン、ポリフェニルサルホン、ポリフタルアミド、ポリアミドイミド、ポリケトン、ポリアセタール、ポリイミド、ポリカーボネート、変性ポリフェニレンエーテル、ポリフェニレンオキサイド、ポリブチレンテレフタレート、ポリアクリレート、ポリスルホン、ポリフェニレンスルフィド、ポリエーテルエーテルケトン、テトラフルオロエチレン、シアネートエステル、ビスマレイミドなどが挙げられる。
【００２６】
次に、図２Ｃに示すように、絶縁層２２における電極パッド２１に対応する箇所にビアホール２２ａを形成する。ビアホール２２ａは、例えば、ＵＶ−ＹＡＧレーザ、炭酸ガスレーザ、エキシマレーザ、または、プラズマを利用するドライエッチングにより、形成することができる。或は、ビアホール２２ａは、絶縁層２２が感光性を有する場合にはフォトリソグラフィにより形成することができる。
【００２７】
次に、無電解めっき法により絶縁層２２，２２’の露出面に所定の金属材料を成膜してシード層（図示略）を形成した後、図３Ａに示すように、絶縁層２２に対してレジストパターン４２を積層形成するとともに、絶縁層２２’に対してレジストパターン４３を積層形成する。シード層は、後に行う電気めっき法において通電層として利用されるものであり、ビアホール２２ａの内壁上にも形成される。シード層は、例えば銅めっき膜である。レジストパターン４２，４３は、各々、絶縁層２２，２２’上に形成される配線パターンに対応する所定のパターン形状を有する。レジストパターン４２，４３の形成手法は、レジストパターン４１の形成手法と同様である。
【００２８】
次に、図３Ｂに示すように、レジストパターン４２，４３をマスクとして、電気めっき法により、先に形成したシード層（図示略）の上に銅を堆積させる。これにより、ビアホール２２ａには、銅よりなるビア２３が形成され、絶縁層２２，２２’においてレジストパターン４２，４３にマスクされていない部位には、電気銅めっき膜が形成される。
【００２９】
次に、図３Ｃに示すように、レジストパターン４２，４３を剥離する。この後、電気銅めっき膜により覆われていないシード層（図示略）をエッチング除去する。これにより、絶縁層２２上に配線パターン２４が形成されるとともに、絶縁層２２’の上に配線パターン２４’が形成される。
【００３０】
チップ搭載基板Ｘの製造においては、このようなビルドアップ法による絶縁層２２の形成、ビアホール２２ａの形成、並びに、ビア２３および配線パターン２４の形成を含む一連の過程を、コア基板１０の第１面１０ａの側にて所定の回数繰り返すとともに、ビルドアップ法による絶縁層２２’の形成、ビアホール２２ａ’の形成、並びに、ビア２３’および配線パターン２４’の形成を含む一連の過程を、第２面１０ｂの側にて同回数繰り返すことにより、図４Ａに示すようなビルドアップ部２０，２０’を形成する。ビアホール２２ａ’およびビア２３’の形成手法は、ビアホール２２ａおよびビア２３の形成手法と同様である。本実施形態では、配線パターン２４の積層数は５であり、最外の配線パターン２４には、外部接続用の電極パッド２４ａが設けられている。
【００３１】
次に、図４Ｂに示すように、ビルドアップ部２０の表面にオーバーコート層２５を形成する。オーバーコート層２５は、電極パッド２４ａに対応して開口している。オーバーコート層２５の形成においては、まず、印刷技術により、オーバーコート層用の感光性樹脂をビルドアップ部２０の上に成膜する。次に、フォトリソグラフィにより、所定の開口部を形成する。オーバコート層２５を形成した後、電極パッド２４ａの露出面上に、無電解めっき法により、例えばＮｉめっき膜とその上にＡｕめっき膜とを形成してもよい。
【００３２】
チップ搭載基板Ｘの製造においては、次に、図５Ａに示すように、オーバーコート層２５を設けたビルドアップ部２０を保護膜４４で被覆する。保護膜４４は、例えば、ドライフィルムレジストよりなる。
【００３３】
次に、図５Ｂに示すように、ビルドアップ部２０’を、例えば研磨などの機械加工により除去する。これにより、コア基板１０のコア材１１を露出させる。本発明では、これに代えて、ビルドアップ部２０’に対して、後出のチップ実装エリアに相当する箇所のみを、ＮＣ切削やレーザ加工により除去してもよい。
【００３４】
次に、図６Ａに示すように、コア基板１０のコア材１１上にレジストパターン４５を形成する。レジストパターン４５は、電極パッド２１に対応する箇所に開口部を有する。レジストパターン４５の形成手法は、レジストパターン４１の形成手法と同様である。
【００３５】
次に、図６Ｂに示すように、レジストパターン４５をマスクとして、中間層１３が露出するまでコア材１１に対してエッチング処理を行う。本工程では、エッチング液としては、コア材１１の構成材料に応じて、例えば、塩化第二鉄水溶液、フッ酸、または玉水などを使用することができる。エッチング処理の後、レジストパターン４５は剥離する。
【００３６】
次に、図６Ｃに示すように、コア材１１をマスクとして、スペーサ材１２が露出するまで中間層１３に対してエッチング処理を行う。本工程は、ドライエッチングで行う。ドライエッチングとしては、例えば、リアクティブイオンエッチング（ＲＩＥ）やイオンミリングが挙げられる。
【００３７】
次に、図７Ａに示すように、スペーサ材１２上にレジストパターン４６を形成する。レジストパターン４６は、スペーサ材１２において後出のスペーサが形成される箇所をマスクするためのものである。レジストパターン４６の形成においては、まず、感光性を有するインクタイプ（液体）のフォトレジストをスペーサ材１２の露出面に対して塗布し、例えば８０℃で３０分間乾燥する。次に、当該フォトレジスト膜に対する露光処理および現像処理を経て、当該フォトレジスト膜において所定のパターンを形成する。このようにして、レジストパターン４６を形成することができる。
【００３８】
次に、図７Ｂに示すように、レジストパターン４６をマスクとして、電極パッド２１が充分に露出するまでスペーサ材１２に対してエッチング処理を行う。これにより、コア基板１０において、チップ収容用の貫通孔１０ｃが形成されて、ビルドアップ部２０におけるチップ搭載エリア２０ａが露出することとなる。これとともに、チップ搭載エリア２０ａ上にスペーサ１２ａが形成されることとなる。本工程では、エッチング液としては、スペーサ材１２の構成材料に応じて、例えば塩化銅水溶液などを使用することができる。この後、図７Ｃに示すように、レジストパターン４６を剥離する。この後、当該基板を個片すなわちパッケージサイズに分割する。以上のようにして、配線基板Ｘ’が形成される。
【００３９】
次に、図８Ａに示すように、外部接続用のバンプ電極３１を有する半導体チップ３０Ａを、配線基板Ｘ’に搭載する。すなわち、半導体チップ３０Ａを、配線基板Ｘ’にフリップチップ実装する。バンプ電極３１は、その全体がハンダ材料よりなる。或は、バンプ電極３１は、例えば銅などのコアボールと、当該コアボールを覆うハンダ材料よりなる。
【００４０】
チップ搭載工程では、まず、図９Ａに示すように、半導体チップ３０Ａをヒートプレート５１に固定し且つ配線基板Ｘ’をヒートプレート５２に固定した後、吸着コレット５３によりヒートプレート５１を吸着し且つ当該吸着コレット５３を操作することにより、配線基板Ｘ’に対して半導体チップ３０Ａを位置合せする。ヒートプレート５１は温度調節可能な発熱機能を有し、当該ヒートプレート５１により半導体チップ３０Ａを第１温度に加熱する。第１温度は、バンプ電極３１に含まれるハンダ材料の融点より高い。ヒートプレート５２は、温度調節可能な発熱機能を有し、当該ヒートプレート５２により配線基板Ｘ’を第２温度に加熱する。第２温度は、第１温度より低く、且つ、バンプ電極３１に含まれるハンダ材料の融点より低い。また、半導体チップ３０Ａのバンプ電極３１には、ヒートプレート５１により半導体チップ３０Ａを加熱する前に、予め酸化防止剤５４が塗布されている。酸化防止剤５４としては、エチレングリコール、トリエチレングリコール、またはテトラエチレングリコールを使用することができる。
【００４１】
チップ搭載工程では、次に、図９Ｂに示すように、吸着コレット５３を操作することにより、バンプ電極３１および電極パッド２１が当接している状態で、配線基板Ｘ’に対して半導体チップ３０Ａを押圧する。押圧状態において、半導体チップ３０Ａおよびバンプ電極３１は第１温度を経るように温度調節され、これにより、バンプ電極３１のハンダ材料は一旦溶融状態を経る。したがって、本工程を経たバンプ電極３１と電極パッド２１は、ハンダ付けされる。ハンダ付け時において、バンプ電極３１に付着していた酸化防止剤５４は蒸発する。
【００４２】
このようなチップ搭載工程では、半導体チップ３０Ａおよび配線基板Ｘ’は、個別に加熱される。半導体チップ３０Ａしたがってそのバンプ電極３１は、当該バンプ電極３１に含まれるハンダ材料を一旦溶融すべく、当該ハンダ材料の融点以上の第１温度に加熱される。このとき、半導体チップ３０Ａの全体は、第１温度に対応する膨張状態にある。一方、配線基板Ｘ’したがってその電極パッド２１は、第１温度より低い第２温度に加熱される。このとき、配線基板Ｘ’の全体は、第２温度に対応する膨張状態にある。したがって、半導体チップ３０Ａおよび配線基板Ｘ’の昇温の過程においては、半導体チップ３０Ａに対して配線基板Ｘ’が過剰に膨張してしまうことを防止することができる。
【００４３】
チップ搭載工程において、バンプ電極３１と電極パッド２１とを接合する際には、配線基板Ｘ’がこのように適度に膨張している状態で、ハンダ付けを行うことができる。したがって、ハンダ付けの後に常温に冷却された状態にあっては、配線基板Ｘ’における不当な反りやうねりは抑制され、半導体チップ３０Ａおよび配線基板Ｘ’の間におけるバンプ電極３１および電極パッド２１よりなる電気的接続部にて生じ得る応力は抑制される。その結果、当該接続部におけるクラックや剥れの発生を回避して、半導体チップ３０Ａと配線基板Ｘ’との間において、高い接続信頼性を得ることができる。
【００４４】
加えて、チップ搭載工程では、半導体チップ３０Ａおよびビルドアップ部２０の間にはスペーサ１２ａが介在しているので、半導体チップ３０Ａおよびビルドアップ部２０が過度に接近することは防止される。ビルドアップ部２０からのスペーサ１２ａの高さ即ちスペーサ材１２の厚さは、半導体チップ３０Ａのバンプ電極３１のサイズに応じて決定されている。そのため、ハンダ付けの過程において、溶融状態を経るバンプ電極３１に不当な負荷が作用するのを防止して、配線基板Ｘ’に対して半導体チップ３０Ａは適切に搭載される。
【００４５】
チップ搭載基板Ｘの製造においては、次に、図８Ｂに示すように、コア基板１０の貫通孔１０ｃにアンダーフィル剤５５を充填する。アンダーフィル剤５５は、半導体チップ３０Ａとビルドアップ部２０の間を充たすとともに、半導体チップ３０Ａを封止する。このようなアンダーフィル剤５５は、バンプ電極３１および電極パッド２１よりなる電気的接続部に発生し得る応力を緩和する機能を有する。この応力緩和機能により、当該フリップチップ実装における接続信頼性の確保が図られる。
【００４６】
以上のようにして、配線基板Ｘ’および半導体チップ３０Ａよりなるチップ搭載基板Ｘが製造される。
【００４７】
チップ搭載基板Ｘには、図１０に示すように、半導体チップ３０Ｂが搭載される。半導体チップ３０Ｂは、外部接続用のバンプ電極３２を有する。バンプ電極３２は、その全体がハンダ材料よりなる。或は、バンプ電極３２は、例えば銅などのコアボールと、当該コアボールを覆うハンダ材料よりなる。半導体チップ３０Ｂは、半導体チップ３０Ａの搭載手法として上述したのと同様の手法により、チップ搭載基板Ｘに搭載することができる。搭載状態において、バンプ電極３２および電極パッド２４ａは溶融接合ないしハンダ付けされている。
【００４８】
このように、チップ搭載基板Ｘに半導体チップ３０Ｂを搭載すると、半導体チップ３０Ｂと半導体チップ３０Ａとを電気的に接続する場合に両チップ間の配線抵抗を低減することができる。両チップ間の配線長は、ビルドアップ部２０の微細配線構造を介して短く設計することが可能であるからである。例えば、半導体チップ３０ＡがＩＣチップであり、且つ、半導体チップ３０Ｂがキャパシタチップである場合には、両チップ間の配線抵抗の低減により両チップ間の信号ノイズを充分に抑制することが可能である。
【００４９】
チップ搭載基板Ｘには、図１１に示すように、ヒートシンク５６を取り付けてもよい。ヒートシンク５６は、半導体チップ３０Ａにて生ずる熱を放散するためのものであり、所定の接着剤５７を介してコア基板１０および半導体チップ３０Ａに接合されている。チップ搭載基板Ｘがこのようなヒートシンク５６を具備する構成は、半導体チップ３０ＡがＩＣチップである場合に、特に実益が高い。ＩＣチップは、その駆動時における発熱量が多い傾向にある。
【００５０】
本実施形態においては、コア材１１に対するエッチング処理の前にビルドアップ部２０’の全てがダミービルドアップ部として機械研磨により除去されている。本発明では、これに代えて、ビルドアップ部２０’の一部をコア基板１０上に残し、当該残存部に含まれる配線構造を、形成されるチップ搭載基板Ｘの配線構造の一部として利用してもよい。この場合、図５Ｂを参照して上述した工程において、ビルドアップ部２０’の全てを除去せずに、チップ搭載エリア２０ａに相当する一部のみを除去する。ビルドアップ部２０’の部分除去手法としては、例えば、ＮＣ切削やレーザ加工を採用することができる。
【００５１】
〔実施例〕
本実施例のチップ搭載基板の作製においては、まず、コア基板を作製した。コア基板の作製においては、具体的には、コア材である４２アロイ板（平面サイズ：１５０ｍｍ×１５０ｍｍ、厚さ：０．５ｍｍ）に対し、スペーサ材である電解銅箔（厚さ：７０μｍ）を、中間層を構成する接着剤としてのエポキシ樹脂シート（商品名：ＡＢＦ、味の素ファインテクノ製）を介して貼り付けた。４２アロイは、Ｆｅ−４２ｗｔ％Ｎｉの組成を有する。
【００５２】
チップ搭載基板の作製においては、次に、電気めっき法により、電解銅箔上にＮｉめっき膜を形成した。次に、Ｎｉめっき膜を介して電解銅箔上にレジストパターンを形成した。このレジストパターンは、次の工程で形成される電極パッドの形状に対応する複数の開口部を有する。レジストパターンの形成においては、まず、感光性を有するドライフィルムレジスト（商品名：ＮＩＴ−２４０、日合モートン製）を電解銅箔に対して貼り合わせる。次に、当該フォトレジスト膜に対する露光処理および現像処理を経て、当該フォトレジスト膜において開口部を形成する。
【００５３】
チップ搭載基板の製造においては、次に、レジストパターンの各開口部にて電極パッドを形成する。具体的には、電気めっき法により、各開口部の内部にＡｕめっき膜（厚さ：１μｍ）、Ｎｉめっき膜（厚さ：５μｍ）、Ｃｕめっき膜（厚さ：１５μｍ）を順次形成することにより、電極パッドを形成した。電極パッドを形成した後、剥離液としての３ｗｔ％水酸化ナトリウム水溶液を作用させることにより、レジストパターンを電解銅箔から剥離した。以下、コア基板において当該電極パッドを形成した側の面を第１面とし、当該第１面とは反対の側の面を第２面とする。
【００５４】
次に、コア基板の両面に絶縁層を形成した。具体的には、まず、エポキシ樹脂シート（平面サイズ：２００ｍｍ×２００ｍｍ、厚さ：５０μｍ、商品名：ＡＢＦ、味の素ファインテクノ製）を、真空ラミネータを使用して圧着した。圧着温度は１３０℃とし、圧着時間は２分間とした。この後、１７０℃で３０分間加熱することにより、エポキシ樹脂を硬化させた。
【００５５】
次に、第１面側の絶縁層における上述の電極パッドに対応する箇所に対して、各電極パッドの一部が露出するように炭酸ガスレーザにより複数のビアホール（直径：６０μｍ）を形成した。
【００５６】
次に、セミアディティブ法により、両面の絶縁層上に銅配線パターンを形成した。このとき、第１面側の絶縁層におけるビアホールの表面にも銅を堆積させることにより、当該ビアホールにてビアも形成した。具体的には、まず、各絶縁層表面およびビアホール表面にデスミア処理を施した後、無電解めっき法により、絶縁層およびビアホールの表面に無電解銅めっき膜を形成した。デスミア処理には、過マンガン酸塩を含む水溶液を使用した。次に、無電解銅めっき膜上にフォトレジストを成膜した後、これを露光および現像することにより、レジストパターンを形成した。当該レジストパターンは、形成を目的とする配線パターンに対応するパターン形状を有する。次に、電気めっき法により、レジストパターンによりマスクされていない無電解めっき膜上に、無電解銅めっき膜をシード層として利用して電気銅めっきを堆積させた。次に、レジストパターンを除去した後、それまでレジストパターンで被覆されていた無電解銅めっき膜をエッチング除去した。このようなセミアディティブ法により、両側の絶縁層上において配線パターンを形成するとともに、第１面側の絶縁層のビアホールにてビアを形成した。
【００５７】
この後、絶縁層の積層形成から配線パターンおよびビアの形成までの以上のような一連の工程を、コア基板の両面側にて更に４回繰り返すことにより、コア基板の両面において５層配線構造のビルドアップ部を形成した。
【００５８】
次に、スクリーン印刷およびフォトリソグラフィにより、第１面側のビルドアップ部の表面にオーバーコート層を形成した。オーバーコート層の所定箇所には、ビルドアップ部における最上位の配線パターンの一部が電極パッドとして露出するように開口部を設けた。次に、無電解めっき法により、電極パッドの露出面上に、Ｎｉめっき膜（厚さ：５μｍ）およびその上にＡｕめっき膜（厚さ：０．１μｍ）を順次形成した。
【００５９】
次に、保護膜としてのドライフィルムレジストにより第１面側のビルドアップ部を被覆した後、第２面側のビルドアップ部を研磨して除去した。これにより、コア基板のコア材（４２アロイ板）を露出させた。次に、コア材において露出された面の上にレジストパターンを形成した。このレジストパターンは、コア基板に接して形成された上述の電極パッドに対応する箇所、即ちチップ搭載エリアに対応する箇所に開口部を有する。
【００６０】
次に、当該レジストパターンをマスクとして、中間層が露出するまでコア材に対してエッチング処理を行った。エッチング液としては、塩化第二鉄水溶液を使用した。次に、酸素ガスを用いたＲＩＥにより、コア材をマスクとして、スペーサ材（電解銅箔）が露出するまで中間層に対してエッチング処理を行った。次に、スペーサ材において露出された面の上にレジストパターンを形成した。このレジストパターンは、スペーサ材においてスペーサが形成される箇所をマスクするためのものである。
【００６１】
次に、当該レジストパターンをマスクとして、第１面側の最下層の絶縁層および当該絶縁層に埋設されている電極パッドが充分に露出するまでスペーサ材に対してエッチング処理を行う。エッチング液としては、塩化銅水溶液を使用した。これにより、コア基板においてチップ収容用の貫通孔が形成され、ビルドアップ部のコア基板側にチップ搭載エリアが露出した。これとともに、チップ搭載エリア上にスペーサが形成された。次に、スペーサ形成用のレジストパターンを剥離した。この後、当該基板を個片すなわちパッケージサイズに分割した。以上のようにして、チップ搭載用の複数の配線基板を形成した。
【００６２】
次に、別途用意した半導体チップを配線基板に対してフリップチップ実装した。当該半導体チップは、外部接続用のバンプ電極を有する。このバンプ電極は、配線基板の電極パッドに対応して設けられており、ハンダ（組成：Ｓｎ−３ｗｔ％Ａｇ−０．５ｗｔ％Ｃｕ、融点：２２０℃）よりなる。
【００６３】
チップ搭載工程では、まず、半導体チップを第１ヒートプレートに固定した後、吸着コレットにより第１ヒートプレートを吸着し、且つ、当該半導体チップのバンプ電極に、酸化防止剤としてのエチレングリコールを塗布した。一方、配線基板は、第２ヒートプレートに固定しておいた。第１および第２ヒートプレートは温度調節可能な発熱機能を有する。次に、第１ヒートプレートにより半導体チップを２５５℃に加熱し、且つ、第２ヒートプレートにより配線基板を１５０℃に加熱した。次に、吸着コレットを操作することにより、半導体チップのバンプ電極および配線基板の電極パッドが当接している状態で、配線基板に対して半導体チップを押圧した。押圧状態において、第１および第２ヒートプレートによる加熱を停止して、半導体チップおよび配線基板の温度を低下させ、充分に冷却した。これにより、半導体チップのバンプ電極と配線基板の電極パッドとが、ハンダ付けされた。
【００６４】
次に、コア基板の貫通孔にアンダーフィル剤を充填し、半導体チップを封止した。このとき、アンダーフィル剤は、半導体チップとビルドアップ部の間にも充填された。以上のようにして、本実施例のチップ搭載基板を作製した。
【図面の簡単な説明】
【図１】
図１Ａから図１Ｄは、本発明に係るチップ搭載基板製造方法における一部の工程を表す。
【図２】
図２Ａから図２Ｃは、図１Ｄの後に続く工程を表す。
【図３】
図３Ａから図３Ｃは、図２Ｃの後に続く工程を表す。
【図４】
図４Ａおよび図４Ｂは、図３Ｃの後に続く工程を表す。
【図５】
図５Ａおよび図５Ｂは、図４Ｂの後に続く工程を表す。
【図６】
図６Ａから図６Ｃは、図５Ｂの後に続く工程を表す。
【図７】
図７Ａから図７Ｃは、図６Ｃの後に続く工程を表す。
【図８】
図８Ａおよび図８Ｂは、図７Ｃの後に続く工程を表す。
【図９】
図９Ａおよび図９Ｂは、配線基板に対してチップが搭載される過程を表す。
【図１０】
図１０は、本発明に係るチップ搭載基板に電子部品を更に搭載した状態を表す。
【図１１】
図１１は、本発明に係るチップ搭載基板がヒートシンクを具備する状態を表す。
【特許請求の範囲】
【請求項１】 ハンダ材料を含むハンダバンプ電極を有する電子部品を、前記ハンダ材料の融点より高い第１温度に加熱し、且つ、前記ハンダバンプ電極に対応する電極部を有する配線基板を、前記第１温度より低い第２温度に加熱するための、昇温工程と、
前記ハンダバンプ電極および前記電極部を当接させつつ前記配線基板に対して前記電子部品を押圧することにより、前記ハンダバンプ電極および前記電極部を接合するための接合工程と、を含む、電子部品搭載基板の製造方法。
【請求項２】 前記第２温度は、前記ハンダ材料の融点より低い、請求項１に記載の電子部品搭載基板の製造方法。
【請求項３】 前記昇温工程の前に、前記ハンダバンプ電極に対してエチレングリコール、トリエチレングリコール、またはテトラエチレングリコールを付着させる工程を更に含む、請求項１に記載の電子部品搭載基板の製造方法。
【請求項４】 前記配線基板は、コア基板およびビルドアップ部よりなる積層構造を有し、前記コア基板は、電子部品収容用の貫通孔を有し、前記ビルドアップ部は、配線パターンおよび絶縁層よりなる積層構造を有し且つ前記貫通孔にて露出している前記電極部を有する、請求項１に記載の電子部品搭載基板の製造方法。
【請求項５】 コア層およびスペーサ層を含む積層構造を有するコア基板における前記スペーサ層上に、配線パターンおよび絶縁層よりなる積層構造を有し且つ前記スペーサ層に接する電極部を有するビルドアップ部を形成することにより、配線基板を作製するための工程と、
前記コア層に対して前記ビルドアップ部とは反対の側からエッチング処理を施すことにより、当該コア層における前記電極部に対応する箇所を除去するための工程と、
前記スペーサ層に対して前記ビルドアップ部とは反対の側からエッチング処理を施すことにより、前記電極部を露出させ、且つ、前記ビルドアップ部における電子部品搭載面上にスペーサを残存形成するための工程と、
バンプ電極を有する電子部品を、当該電子部品および前記ビルドアップ部の間に前記スペーサを介在させつつ前記バンプ電極および前記電極部を接合することにより、前記配線基板に搭載するための工程と、を含む、電子部品搭載基板の製造方法。
【発明の詳細な説明】
【０００１】
【技術分野】
本発明は、熱膨張率の異なる配線基板と電子部品とを含む電子部品搭載基板の製造方法に関する。
【０００２】
【背景技術】
近年、電子機器に対する高性能化および小型化などの要求に伴い、電子機器に組み込まれる電子部品の高密度実装化が急速に進んでいる。そのような高密度実装化に対応すべく、半導体チップについては、ベアチップの状態でバンプを介して配線基板に面実装される場合、即ち、フリップチップ実装される場合がある。半導体チップを搭載するための配線基板については、半導体チップの多端子化に伴って、配線の高密度化を達成するうえで好適なビルドアップ多層配線基板が採用される場合がある。このような半導体チップまたはビルドアップ多層配線基板は、例えば、特開昭５８−１５７１４６号公報、および、“High-Performance Flip-Chip BGA based on Multi-Layer Thin-Film Packaging Technology”（Tadanori SHIMOTO et al., Proceedings of the 2002 International Microelectronics and Packaging Society, pp.10-15.）に記載されている。
【０００３】
配線基板に半導体チップをフリップチップ実装するための従来の方法では、まず、チップの所定面上に複数のハンダバンプ電極を形成する。一方、配線基板の有する外部接続用の電極パッドの上には、ハンダペーストを印刷する。次に、配線基板における電極パッド上のハンダペーストとチップのハンダバンプ電極とが当接するように、配線基板上にチップを載置する。次に、リフロー炉にて、半導体チップおよび配線基板を、ハンダ材料の融点以上の温度まで昇温し、その後、冷却する。この冷却過程にてハンダ材料が凝固し、チップと電極パッドがハンダ付けされることとなる。
【０００４】
一般的な半導体母材料よりなる半導体チップにおける面広がり方向の熱膨張率は３〜５ｐｐｍ／℃程度であり、コア基板としてガラスエポキシ基板を採用する一般的な配線基板における面広がり方向の熱膨張率は１０〜２０ｐｐｍ／℃程度であり、両者の熱膨張率の差は比較的大きい。加えて、配線基板がビルドアップ多層配線構造を有する場合、当該ビルドアップ多層配線構造の面広がり方向における熱膨張率は１５〜２５ｐｐｍ／℃であり、当該多層配線構造とチップとの熱膨張率の差は相当程度に大きい。
【０００５】
そのため、チップおよび配線基板が、フリップチップ実装過程において同一ピーク温度を経て常温に至る後には、チップおよび配線基板の熱膨張率の差に起因して、特に配線基板において不当な反りやうねりが生じ、両者の間における電気的接続部には応力が発生しやすい。電気的接続部にて所定以上の応力が発生すると、当該接続部におけるチップのバンプ電極と配線基板の電極パッドとの界面などにて、クラックや剥がれが生じやすくなる。このような不具合は、コア基板を有していないビルドアップ多層配線構造に対して半導体チップをフリップチップ実装する場合、或は、コア基板およびビルドアップ多層配線構造を含む配線基板において、ビルドアップ多層配線構造におけるコア基板に接していない部位に対して半導体チップをフリップチップ実装する場合に、特に顕著に現れる傾向にある。
【０００６】
【発明の開示】
本発明は、このような事情の下で考え出されたものであり、半導体チップなどの電子部品と配線基板の熱膨張率が相違する場合であっても、配線基板に対して電子部品を適切に搭載して電子部品搭載基板を製造する方法を提供することを目的とする。
【０００７】
本発明の第１の側面によると電子部品搭載基板の製造方法が提供される。この方法は、ハンダ材料を含むハンダバンプ電極を有する電子部品を、ハンダ材料の融点より高い第１温度に加熱し、且つ、ハンダバンプ電極に対応する電極部を有する配線基板を、第１温度より低い第２温度に加熱するための、昇温工程と、ハンダバンプ電極および電極部を当接させつつ配線基板に対して電子部品を押圧することにより、ハンダバンプ電極および電極部を接合するための接合工程と、を含む。昇温工程を終えた後に接合工程を行ってもよいし、両工程を並行して行ってもよい。両工程を並行して行う場合、電子部品および配線基板を個別に加熱しながら、バンプ電極および電極部が当接している状態で配線基板に対して電子部品を押圧する。
【０００８】
電子部品の熱膨張率および配線基板の熱膨張率は一般に相違し、その差は、例えば電子部品が半導体チップであり且つ配線基板がビルドアップ多層配線基板である場合のように、配線基板の方が相当程度に大きい場合が多い。電子部品および配線基板の熱膨張率がこのように比較的大きく相違する場合であっても、本発明の第１の側面に係る方法によると、配線基板に対して電子部品を適切に搭載することができる。
【０００９】
本発明の第１の側面における昇温工程では、例えば半導体チップである電子部品、および、例えばビルドアップ多層配線基板である配線基板は、個別に所定の温度に加熱される。電子部品したがってそのハンダバンプ電極は、当該ハンダバンプ電極に含まれるハンダ材料を一旦溶融すべく、当該ハンダ材料の融点以上の第１温度に加熱される。このとき、電子部品の全体は、第１温度に対応する膨張状態にある。一方、配線基板したがってその電極部は、第１温度より低い第２温度に加熱される。このとき、配線基板の全体は、第２温度に対応する膨張状態にある。第２温度における配線基板の膨張の程度は、仮に配線基板が第１温度にある場合における膨張の程度よりも、小さい。したがって、配線基板が電子部品よりも大きな熱膨張率を有する場合であっても、昇温工程においては、電子部品に対して配線基板が過剰に膨張してしまうことが抑制される傾向にある。また、第２温度における配線基板は、配線基板が加熱されずに常温にある状態から、膨張している。第１温度および第２温度を適切に決定することにより、電子部品に対する配線基板の熱膨張の程度は適切に調整することができる。
【００１０】
このような昇温工程を終えた後に行われる接合工程では、或はこのような昇温工程と共に行われる接合工程では、配線基板が適度に膨張している状態で、配線基板の電極部と電子部品のバンプ電極とをハンダ付けすることができる。したがって、ハンダ付けの後に常温に冷却された状態にあっては、配線基板における不当な反りやうねりは抑制され、電子部品および配線基板の間における電気的接続部における応力は抑制される。その結果、当該接続部におけるクラックや剥れの発生を回避することが可能となる。
【００１１】
このように、本発明の第１の側面によると、電子部品および配線基板の熱膨張率が比較的大きく相違する場合であっても、配線基板に対して電子部品を適切に搭載することができ、従って、電子部品搭載基板を適切に製造することが可能である。
【００１２】
本発明の第１の側面において、好ましくは、第２温度は、ハンダ材料の融点より低い。配線基板を不当に膨張させないためには、このような構成は好適である。
【００１３】
好ましくは、昇温工程の前に、ハンダバンプ電極に対してエチレングリコール、トリエチレングリコール、またはテトラエチレングリコールを付着させる工程を更に含む。このような構成は、昇温工程におけるバンプ電極の酸化を防止するうえで好適である。
【００１４】
好ましくは、配線基板は、コア基板およびビルドアップ部よりなる積層構造を有する。当該コア基板は、電子部品収容用の貫通孔を有し、当該ビルドアップ部は、配線パターンおよび絶縁層よりなる積層構造を有し且つ貫通孔にて露出している電極部を有する。本構成の配線基板は、配線パターンおよび絶縁層よりなる例えばビルドアップ多層配線構造を有する。接合工程では、コア基板の貫通孔に電子部品を進入させ、当該貫通孔内に電子部品が存在する状態で、バンプ電極と電極部とのハンダ付けを行う。当該ビルドアップ多層配線構造における当該電子部品が搭載される面は、コア基板により直接には支持されておらず、熱膨張しやすい。本発明の第１の側面によると、このように熱膨張しやすい部位に対しても、適切に電子部品を搭載することが可能である。
【００１５】
本発明の第２の側面によると他の電子部品搭載基板の製造方法が提供される。この方法は、コア層およびスペーサ層を含む積層構造を有するコア基板におけるスペーサ層上に、配線パターンおよび絶縁層よりなる積層構造を有し且つスペーサ層に接する電極部を有するビルドアップ部を形成することにより、配線基板を作製するための工程と、コア層に対してビルドアップ部とは反対の側からエッチング処理を施すことにより、当該コア層における電極部に対応する箇所を除去するための工程と、スペーサ層に対してビルドアップ部とは反対の側からエッチング処理を施すことにより、電極部を露出させ、且つ、ビルドアップ部における電子部品搭載面上にスペーサを残存形成するための工程と、バンプ電極を有する電子部品を、当該電子部品およびビルドアップ部の間にスペーサを介在させつつバンプ電極および電極部を接合することにより、配線基板に搭載するための工程と、を含む。
【００１６】
このような方法によると、所定の電子部品がコア基板内に収容されている電子部品搭載基板を適切に製造することができる。本発明の第２の側面において得られる配線基板は、コア層およびスペーサ層を含むコア基板と、スペーサ層に接合しているビルドアップ部とを有する。コア基板には、ビルドアップ部とは反対の側からの複数のエッチング処理により、ビルドアップ部の電極部が臨む貫通孔が形成される。コア基板におけるコア層、スペーサ層、および、存在する場合には他の層は、各々に応じたエッチング技術によりエッチング処理される。スペーサ層に対するエッチング処理では、ビルドアップ部の電極部が露出され、且つ、スペーサが残存形成される。電子部品の接合工程では、コア基板の貫通孔内に電子部品が存在する状態で、電子部品および配線基板は加熱され且つビルドアップ部に対して電子部品が押圧され、バンプ電極と電極部とがハンダ付けされる。このとき、電子部品およびビルドアップ部の間には先に形成されたスペーサが介在しているので、電子部品およびビルドアップ部が過度に接近することは防止される。ビルドアップ部からのスペーサの高さ即ちスペーサ層の厚さは、電子部品のバンプ電極のサイズに応じて決定されている。そのため、ハンダ付けの過程において、溶融状態を経るバンプ電極に不当な負荷が作用するのを防止して、配線基板に対して電子部品を適切に搭載することが可能となる。
【００１７】
このようにして得られた電子部品搭載基板のビルドアップ部すなわちビルドアップ多層配線構造における、コア基板とは反対側の露出面に対して更に電子部品を搭載すると、当該追加電子部品と貫通孔内の電子部品とを電気的に接続する場合に両電子部品間の配線抵抗を低減することができる。両電子部品間の配線長は、ビルドアップ多層配線構造を介して短く設計することが可能だからである。例えば、貫通孔内の電子部品がＩＣチップであり、且つ、追加電子部品がキャパシタチップである場合には、両チップ間の配線抵抗の低減により、両チップ間の信号ノイズは充分に抑制され得る。
【００１８】
本発明の第２の側面において、好ましくは、コア基板は、コア層およびスペーサ層の間に中間層が介在する積層構造を有する。この場合、好ましくは、コア層およびスペーサ層は金属材料よりなり、中間層は樹脂材料よりなる。このような構成では、コア基板において隣接する２つの層は充分に異なるエッチング特性を有する。したがって、このような構成は、コア基板に対する複数のエッチング処理を適切に行ううえで好適である。具体的には、スペーサ層においてスペーサを残存形成しつつ、コア基板において電子部品収容用の貫通孔を開設するうえで、好適である。
【００１９】
好ましくは、バンプ電極はハンダ材料を含み、搭載工程では、ハンダ材料の融点より高い第１温度に電子部品を加熱し、且つ、第１温度より低い第２温度に配線基板を加熱し、バンプ電極および電極部を当接させつつ配線基板に対して電子部品を押圧する。このような構成によると、本発明の第１の側面に関して上述したのと同様の理由に基づき、配線基板のビルドアップ部に対して電子部品を適切に搭載することができ、従って、電子部品搭載基板を適切に製造することが可能である。
【００２０】
【発明を実施するための最良の形態】
本発明に係るチップ搭載基板Ｘの製造においては、まず、図１Ａに示すようなコア材１１を用意する。コア材１１は、金属製の基板であり、例えば、タングステン、モリブデン、ジルコニウム、クロム、およびタンタルよりなる群より選択される単体金属、若しくは、当該群より選択される金属を含む合金よりなる。或は、コア材１１は、４２アロイ、ステンレス、コバール、インバー、または、銅／インバー／銅の積層構成を有するクラッド材よりなる。コア材１１における面広がり方向の熱膨張率は、搭載される半導体チップなどの電子部品の熱膨張率と近似しているのが好ましく、例えば２〜１０ｐｐｍ／℃である。また、コア材１１の厚さは、例えば０．１〜２．０ｍｍである。
【００２１】
次に、図１Ｂに示すように、コア材１１に対して接着剤を介してスペーサ材１２を貼り付ける。接着剤は、コア材１１およびスペーサ材１２の間で硬化して中間層１３を構成する。このようにして、コア材１１、中間層１３、およびスペーサ材１２よりなり、第１面１０ａおよび第２面１０ｂを有するコア基板１０が作製される。スペーサ材１２は、金属製の板材または箔材であり、例えば、銅、ニッケル、またはアルミニウムよりなる。スペーサ材１２の厚さは例えば３０〜１００μｍである。中間層１３は、主用成分として例えばエポキシ樹脂などを含む熱硬化性樹脂材料よりなる。中間層１３の厚さは例えば１０〜３０μｍである。コア基板１０の面広がり方向の熱膨張率においては、コア材１１における面広がり方向の熱膨張率が支配的である。
【００２２】
本発明のチップ搭載基板Ｘの製造においては、次に、図１Ｃに示すように、スペーサ材１２上にレジストパターン４１を形成する。レジストパターン４１は、次の工程で形成される電極パッドの形状に対応する開口部４１ａを有する。レジストパターン４１の形成においては、まず、感光性を有するフィルム状のフォトレジストをスペーサ材１２に対してラミネートする。次に、当該フォトレジスト膜に対する露光処理および現像処理を経て、当該フォトレジスト膜において開口部４１ａを形成する。このようにして、レジストパターン４１を形成することができる。
【００２３】
チップ搭載基板Ｘの製造においては、次に、図１Ｄに示すように、電極パッド２１を形成する。電極パッド２１は、スペーサ材１２を通電層として利用して行う電気めっき法により、開口部４１ａの内部に所定の導電材料を堆積させることにより形成する。例えば、開口部４１ａの内部にＮｉ，Ａｕ，Ｎｉ，Ｃｕを順次堆積させることにより、電極パッド２１を形成することができる。これに代えて、Ａｕ，Ｎｉ，Ｃｕを順次堆積させることにより、電極パッド２１を形成してもよい。この場合、図１Ｃを参照して上述したレジストパターン４１の形成工程の前に、電気めっき法によりスペーサ材１２の露出面にＮｉめっき膜を予め形成しておく。電極パッド２１を形成する際の最下層のＮｉめっき膜は、或は、レジストパターン４１を形成する前に形成されるＮｉめっき膜は、スペーサ材１２と電極パッド２１のＡｕめっき膜と間において金属材料が拡散してしまうのを抑制するバリア層として機能する。電極パッド２１におけるＡｕめっき膜とＣｕめっき膜の間のＮｉめっき膜は、当該Ａｕめっき膜とＣｕめっき膜との間において金属材料（Ａｕ，Ｃｕ）が拡散してしまうのを抑制するバリア層として機能する。
【００２４】
次に、図２Ａに示すように、レジストパターン４１をコア基板１０から除去する。除去に際しては、レジストパターン４１の組成に応じた剥離液を使用する。
【００２５】
次に、図２Ｂに示すように、コア基板１０の第１面１０ａ上に絶縁層２２を積層形成するとともに、第２面１０ｂ上に絶縁層２２’を積層形成する。絶縁層２２の形成においては、フィルム状樹脂組成物を、加熱しつつ、コア基板１０に圧着する。或は、液状樹脂組成物を、スピンコート法によりコア基板１０に塗布し、その後、乾燥する。絶縁層２２’の形成手法は、絶縁層２２の形成手法と同様である。絶縁層２２，２２’の構成材料としては、例えば、エポキシ、ポリサルホン、ポリエーテルサルホン、ポリフェニルサルホン、ポリフタルアミド、ポリアミドイミド、ポリケトン、ポリアセタール、ポリイミド、ポリカーボネート、変性ポリフェニレンエーテル、ポリフェニレンオキサイド、ポリブチレンテレフタレート、ポリアクリレート、ポリスルホン、ポリフェニレンスルフィド、ポリエーテルエーテルケトン、テトラフルオロエチレン、シアネートエステル、ビスマレイミドなどが挙げられる。
【００２６】
次に、図２Ｃに示すように、絶縁層２２における電極パッド２１に対応する箇所にビアホール２２ａを形成する。ビアホール２２ａは、例えば、ＵＶ−ＹＡＧレーザ、炭酸ガスレーザ、エキシマレーザ、または、プラズマを利用するドライエッチングにより、形成することができる。或は、ビアホール２２ａは、絶縁層２２が感光性を有する場合にはフォトリソグラフィにより形成することができる。
【００２７】
次に、無電解めっき法により絶縁層２２，２２’の露出面に所定の金属材料を成膜してシード層（図示略）を形成した後、図３Ａに示すように、絶縁層２２に対してレジストパターン４２を積層形成するとともに、絶縁層２２’に対してレジストパターン４３を積層形成する。シード層は、後に行う電気めっき法において通電層として利用されるものであり、ビアホール２２ａの内壁上にも形成される。シード層は、例えば銅めっき膜である。レジストパターン４２，４３は、各々、絶縁層２２，２２’上に形成される配線パターンに対応する所定のパターン形状を有する。レジストパターン４２，４３の形成手法は、レジストパターン４１の形成手法と同様である。
【００２８】
次に、図３Ｂに示すように、レジストパターン４２，４３をマスクとして、電気めっき法により、先に形成したシード層（図示略）の上に銅を堆積させる。これにより、ビアホール２２ａには、銅よりなるビア２３が形成され、絶縁層２２，２２’においてレジストパターン４２，４３にマスクされていない部位には、電気銅めっき膜が形成される。
【００２９】
次に、図３Ｃに示すように、レジストパターン４２，４３を剥離する。この後、電気銅めっき膜により覆われていないシード層（図示略）をエッチング除去する。これにより、絶縁層２２上に配線パターン２４が形成されるとともに、絶縁層２２’の上に配線パターン２４’が形成される。
【００３０】
チップ搭載基板Ｘの製造においては、このようなビルドアップ法による絶縁層２２の形成、ビアホール２２ａの形成、並びに、ビア２３および配線パターン２４の形成を含む一連の過程を、コア基板１０の第１面１０ａの側にて所定の回数繰り返すとともに、ビルドアップ法による絶縁層２２’の形成、ビアホール２２ａ’の形成、並びに、ビア２３’および配線パターン２４’の形成を含む一連の過程を、第２面１０ｂの側にて同回数繰り返すことにより、図４Ａに示すようなビルドアップ部２０，２０’を形成する。ビアホール２２ａ’およびビア２３’の形成手法は、ビアホール２２ａおよびビア２３の形成手法と同様である。本実施形態では、配線パターン２４の積層数は５であり、最外の配線パターン２４には、外部接続用の電極パッド２４ａが設けられている。
【００３１】
次に、図４Ｂに示すように、ビルドアップ部２０の表面にオーバーコート層２５を形成する。オーバーコート層２５は、電極パッド２４ａに対応して開口している。オーバーコート層２５の形成においては、まず、印刷技術により、オーバーコート層用の感光性樹脂をビルドアップ部２０の上に成膜する。次に、フォトリソグラフィにより、所定の開口部を形成する。オーバコート層２５を形成した後、電極パッド２４ａの露出面上に、無電解めっき法により、例えばＮｉめっき膜とその上にＡｕめっき膜とを形成してもよい。
【００３２】
チップ搭載基板Ｘの製造においては、次に、図５Ａに示すように、オーバーコート層２５を設けたビルドアップ部２０を保護膜４４で被覆する。保護膜４４は、例えば、ドライフィルムレジストよりなる。
【００３３】
次に、図５Ｂに示すように、ビルドアップ部２０’を、例えば研磨などの機械加工により除去する。これにより、コア基板１０のコア材１１を露出させる。本発明では、これに代えて、ビルドアップ部２０’に対して、後出のチップ実装エリアに相当する箇所のみを、ＮＣ切削やレーザ加工により除去してもよい。
【００３４】
次に、図６Ａに示すように、コア基板１０のコア材１１上にレジストパターン４５を形成する。レジストパターン４５は、電極パッド２１に対応する箇所に開口部を有する。レジストパターン４５の形成手法は、レジストパターン４１の形成手法と同様である。
【００３５】
次に、図６Ｂに示すように、レジストパターン４５をマスクとして、中間層１３が露出するまでコア材１１に対してエッチング処理を行う。本工程では、エッチング液としては、コア材１１の構成材料に応じて、例えば、塩化第二鉄水溶液、フッ酸、または玉水などを使用することができる。エッチング処理の後、レジストパターン４５は剥離する。
【００３６】
次に、図６Ｃに示すように、コア材１１をマスクとして、スペーサ材１２が露出するまで中間層１３に対してエッチング処理を行う。本工程は、ドライエッチングで行う。ドライエッチングとしては、例えば、リアクティブイオンエッチング（ＲＩＥ）やイオンミリングが挙げられる。
【００３７】
次に、図７Ａに示すように、スペーサ材１２上にレジストパターン４６を形成する。レジストパターン４６は、スペーサ材１２において後出のスペーサが形成される箇所をマスクするためのものである。レジストパターン４６の形成においては、まず、感光性を有するインクタイプ（液体）のフォトレジストをスペーサ材１２の露出面に対して塗布し、例えば８０℃で３０分間乾燥する。次に、当該フォトレジスト膜に対する露光処理および現像処理を経て、当該フォトレジスト膜において所定のパターンを形成する。このようにして、レジストパターン４６を形成することができる。
【００３８】
次に、図７Ｂに示すように、レジストパターン４６をマスクとして、電極パッド２１が充分に露出するまでスペーサ材１２に対してエッチング処理を行う。これにより、コア基板１０において、チップ収容用の貫通孔１０ｃが形成されて、ビルドアップ部２０におけるチップ搭載エリア２０ａが露出することとなる。これとともに、チップ搭載エリア２０ａ上にスペーサ１２ａが形成されることとなる。本工程では、エッチング液としては、スペーサ材１２の構成材料に応じて、例えば塩化銅水溶液などを使用することができる。この後、図７Ｃに示すように、レジストパターン４６を剥離する。この後、当該基板を個片すなわちパッケージサイズに分割する。以上のようにして、配線基板Ｘ’が形成される。
【００３９】
次に、図８Ａに示すように、外部接続用のバンプ電極３１を有する半導体チップ３０Ａを、配線基板Ｘ’に搭載する。すなわち、半導体チップ３０Ａを、配線基板Ｘ’にフリップチップ実装する。バンプ電極３１は、その全体がハンダ材料よりなる。或は、バンプ電極３１は、例えば銅などのコアボールと、当該コアボールを覆うハンダ材料よりなる。
【００４０】
チップ搭載工程では、まず、図９Ａに示すように、半導体チップ３０Ａをヒートプレート５１に固定し且つ配線基板Ｘ’をヒートプレート５２に固定した後、吸着コレット５３によりヒートプレート５１を吸着し且つ当該吸着コレット５３を操作することにより、配線基板Ｘ’に対して半導体チップ３０Ａを位置合せする。ヒートプレート５１は温度調節可能な発熱機能を有し、当該ヒートプレート５１により半導体チップ３０Ａを第１温度に加熱する。第１温度は、バンプ電極３１に含まれるハンダ材料の融点より高い。ヒートプレート５２は、温度調節可能な発熱機能を有し、当該ヒートプレート５２により配線基板Ｘ’を第２温度に加熱する。第２温度は、第１温度より低く、且つ、バンプ電極３１に含まれるハンダ材料の融点より低い。また、半導体チップ３０Ａのバンプ電極３１には、ヒートプレート５１により半導体チップ３０Ａを加熱する前に、予め酸化防止剤５４が塗布されている。酸化防止剤５４としては、エチレングリコール、トリエチレングリコール、またはテトラエチレングリコールを使用することができる。
【００４１】
チップ搭載工程では、次に、図９Ｂに示すように、吸着コレット５３を操作することにより、バンプ電極３１および電極パッド２１が当接している状態で、配線基板Ｘ’に対して半導体チップ３０Ａを押圧する。押圧状態において、半導体チップ３０Ａおよびバンプ電極３１は第１温度を経るように温度調節され、これにより、バンプ電極３１のハンダ材料は一旦溶融状態を経る。したがって、本工程を経たバンプ電極３１と電極パッド２１は、ハンダ付けされる。ハンダ付け時において、バンプ電極３１に付着していた酸化防止剤５４は蒸発する。
【００４２】
このようなチップ搭載工程では、半導体チップ３０Ａおよび配線基板Ｘ’は、個別に加熱される。半導体チップ３０Ａしたがってそのバンプ電極３１は、当該バンプ電極３１に含まれるハンダ材料を一旦溶融すべく、当該ハンダ材料の融点以上の第１温度に加熱される。このとき、半導体チップ３０Ａの全体は、第１温度に対応する膨張状態にある。一方、配線基板Ｘ’したがってその電極パッド２１は、第１温度より低い第２温度に加熱される。このとき、配線基板Ｘ’の全体は、第２温度に対応する膨張状態にある。したがって、半導体チップ３０Ａおよび配線基板Ｘ’の昇温の過程においては、半導体チップ３０Ａに対して配線基板Ｘ’が過剰に膨張してしまうことを防止することができる。
【００４３】
チップ搭載工程において、バンプ電極３１と電極パッド２１とを接合する際には、配線基板Ｘ’がこのように適度に膨張している状態で、ハンダ付けを行うことができる。したがって、ハンダ付けの後に常温に冷却された状態にあっては、配線基板Ｘ’における不当な反りやうねりは抑制され、半導体チップ３０Ａおよび配線基板Ｘ’の間におけるバンプ電極３１および電極パッド２１よりなる電気的接続部にて生じ得る応力は抑制される。その結果、当該接続部におけるクラックや剥れの発生を回避して、半導体チップ３０Ａと配線基板Ｘ’との間において、高い接続信頼性を得ることができる。
【００４４】
加えて、チップ搭載工程では、半導体チップ３０Ａおよびビルドアップ部２０の間にはスペーサ１２ａが介在しているので、半導体チップ３０Ａおよびビルドアップ部２０が過度に接近することは防止される。ビルドアップ部２０からのスペーサ１２ａの高さ即ちスペーサ材１２の厚さは、半導体チップ３０Ａのバンプ電極３１のサイズに応じて決定されている。そのため、ハンダ付けの過程において、溶融状態を経るバンプ電極３１に不当な負荷が作用するのを防止して、配線基板Ｘ’に対して半導体チップ３０Ａは適切に搭載される。
【００４５】
チップ搭載基板Ｘの製造においては、次に、図８Ｂに示すように、コア基板１０の貫通孔１０ｃにアンダーフィル剤５５を充填する。アンダーフィル剤５５は、半導体チップ３０Ａとビルドアップ部２０の間を充たすとともに、半導体チップ３０Ａを封止する。このようなアンダーフィル剤５５は、バンプ電極３１および電極パッド２１よりなる電気的接続部に発生し得る応力を緩和する機能を有する。この応力緩和機能により、当該フリップチップ実装における接続信頼性の確保が図られる。
【００４６】
以上のようにして、配線基板Ｘ’および半導体チップ３０Ａよりなるチップ搭載基板Ｘが製造される。
【００４７】
チップ搭載基板Ｘには、図１０に示すように、半導体チップ３０Ｂが搭載される。半導体チップ３０Ｂは、外部接続用のバンプ電極３２を有する。バンプ電極３２は、その全体がハンダ材料よりなる。或は、バンプ電極３２は、例えば銅などのコアボールと、当該コアボールを覆うハンダ材料よりなる。半導体チップ３０Ｂは、半導体チップ３０Ａの搭載手法として上述したのと同様の手法により、チップ搭載基板Ｘに搭載することができる。搭載状態において、バンプ電極３２および電極パッド２４ａは溶融接合ないしハンダ付けされている。
【００４８】
このように、チップ搭載基板Ｘに半導体チップ３０Ｂを搭載すると、半導体チップ３０Ｂと半導体チップ３０Ａとを電気的に接続する場合に両チップ間の配線抵抗を低減することができる。両チップ間の配線長は、ビルドアップ部２０の微細配線構造を介して短く設計することが可能であるからである。例えば、半導体チップ３０ＡがＩＣチップであり、且つ、半導体チップ３０Ｂがキャパシタチップである場合には、両チップ間の配線抵抗の低減により両チップ間の信号ノイズを充分に抑制することが可能である。
【００４９】
チップ搭載基板Ｘには、図１１に示すように、ヒートシンク５６を取り付けてもよい。ヒートシンク５６は、半導体チップ３０Ａにて生ずる熱を放散するためのものであり、所定の接着剤５７を介してコア基板１０および半導体チップ３０Ａに接合されている。チップ搭載基板Ｘがこのようなヒートシンク５６を具備する構成は、半導体チップ３０ＡがＩＣチップである場合に、特に実益が高い。ＩＣチップは、その駆動時における発熱量が多い傾向にある。
【００５０】
本実施形態においては、コア材１１に対するエッチング処理の前にビルドアップ部２０’の全てがダミービルドアップ部として機械研磨により除去されている。本発明では、これに代えて、ビルドアップ部２０’の一部をコア基板１０上に残し、当該残存部に含まれる配線構造を、形成されるチップ搭載基板Ｘの配線構造の一部として利用してもよい。この場合、図５Ｂを参照して上述した工程において、ビルドアップ部２０’の全てを除去せずに、チップ搭載エリア２０ａに相当する一部のみを除去する。ビルドアップ部２０’の部分除去手法としては、例えば、ＮＣ切削やレーザ加工を採用することができる。
【００５１】
〔実施例〕
本実施例のチップ搭載基板の作製においては、まず、コア基板を作製した。コア基板の作製においては、具体的には、コア材である４２アロイ板（平面サイズ：１５０ｍｍ×１５０ｍｍ、厚さ：０．５ｍｍ）に対し、スペーサ材である電解銅箔（厚さ：７０μｍ）を、中間層を構成する接着剤としてのエポキシ樹脂シート（商品名：ＡＢＦ、味の素ファインテクノ製）を介して貼り付けた。４２アロイは、Ｆｅ−４２ｗｔ％Ｎｉの組成を有する。
【００５２】
チップ搭載基板の作製においては、次に、電気めっき法により、電解銅箔上にＮｉめっき膜を形成した。次に、Ｎｉめっき膜を介して電解銅箔上にレジストパターンを形成した。このレジストパターンは、次の工程で形成される電極パッドの形状に対応する複数の開口部を有する。レジストパターンの形成においては、まず、感光性を有するドライフィルムレジスト（商品名：ＮＩＴ−２４０、日合モートン製）を電解銅箔に対して貼り合わせる。次に、当該フォトレジスト膜に対する露光処理および現像処理を経て、当該フォトレジスト膜において開口部を形成する。
【００５３】
チップ搭載基板の製造においては、次に、レジストパターンの各開口部にて電極パッドを形成する。具体的には、電気めっき法により、各開口部の内部にＡｕめっき膜（厚さ：１μｍ）、Ｎｉめっき膜（厚さ：５μｍ）、Ｃｕめっき膜（厚さ：１５μｍ）を順次形成することにより、電極パッドを形成した。電極パッドを形成した後、剥離液としての３ｗｔ％水酸化ナトリウム水溶液を作用させることにより、レジストパターンを電解銅箔から剥離した。以下、コア基板において当該電極パッドを形成した側の面を第１面とし、当該第１面とは反対の側の面を第２面とする。
【００５４】
次に、コア基板の両面に絶縁層を形成した。具体的には、まず、エポキシ樹脂シート（平面サイズ：２００ｍｍ×２００ｍｍ、厚さ：５０μｍ、商品名：ＡＢＦ、味の素ファインテクノ製）を、真空ラミネータを使用して圧着した。圧着温度は１３０℃とし、圧着時間は２分間とした。この後、１７０℃で３０分間加熱することにより、エポキシ樹脂を硬化させた。
【００５５】
次に、第１面側の絶縁層における上述の電極パッドに対応する箇所に対して、各電極パッドの一部が露出するように炭酸ガスレーザにより複数のビアホール（直径：６０μｍ）を形成した。
【００５６】
次に、セミアディティブ法により、両面の絶縁層上に銅配線パターンを形成した。このとき、第１面側の絶縁層におけるビアホールの表面にも銅を堆積させることにより、当該ビアホールにてビアも形成した。具体的には、まず、各絶縁層表面およびビアホール表面にデスミア処理を施した後、無電解めっき法により、絶縁層およびビアホールの表面に無電解銅めっき膜を形成した。デスミア処理には、過マンガン酸塩を含む水溶液を使用した。次に、無電解銅めっき膜上にフォトレジストを成膜した後、これを露光および現像することにより、レジストパターンを形成した。当該レジストパターンは、形成を目的とする配線パターンに対応するパターン形状を有する。次に、電気めっき法により、レジストパターンによりマスクされていない無電解めっき膜上に、無電解銅めっき膜をシード層として利用して電気銅めっきを堆積させた。次に、レジストパターンを除去した後、それまでレジストパターンで被覆されていた無電解銅めっき膜をエッチング除去した。このようなセミアディティブ法により、両側の絶縁層上において配線パターンを形成するとともに、第１面側の絶縁層のビアホールにてビアを形成した。
【００５７】
この後、絶縁層の積層形成から配線パターンおよびビアの形成までの以上のような一連の工程を、コア基板の両面側にて更に４回繰り返すことにより、コア基板の両面において５層配線構造のビルドアップ部を形成した。
【００５８】
次に、スクリーン印刷およびフォトリソグラフィにより、第１面側のビルドアップ部の表面にオーバーコート層を形成した。オーバーコート層の所定箇所には、ビルドアップ部における最上位の配線パターンの一部が電極パッドとして露出するように開口部を設けた。次に、無電解めっき法により、電極パッドの露出面上に、Ｎｉめっき膜（厚さ：５μｍ）およびその上にＡｕめっき膜（厚さ：０．１μｍ）を順次形成した。
【００５９】
次に、保護膜としてのドライフィルムレジストにより第１面側のビルドアップ部を被覆した後、第２面側のビルドアップ部を研磨して除去した。これにより、コア基板のコア材（４２アロイ板）を露出させた。次に、コア材において露出された面の上にレジストパターンを形成した。このレジストパターンは、コア基板に接して形成された上述の電極パッドに対応する箇所、即ちチップ搭載エリアに対応する箇所に開口部を有する。
【００６０】
次に、当該レジストパターンをマスクとして、中間層が露出するまでコア材に対してエッチング処理を行った。エッチング液としては、塩化第二鉄水溶液を使用した。次に、酸素ガスを用いたＲＩＥにより、コア材をマスクとして、スペーサ材（電解銅箔）が露出するまで中間層に対してエッチング処理を行った。次に、スペーサ材において露出された面の上にレジストパターンを形成した。このレジストパターンは、スペーサ材においてスペーサが形成される箇所をマスクするためのものである。
【００６１】
次に、当該レジストパターンをマスクとして、第１面側の最下層の絶縁層および当該絶縁層に埋設されている電極パッドが充分に露出するまでスペーサ材に対してエッチング処理を行う。エッチング液としては、塩化銅水溶液を使用した。これにより、コア基板においてチップ収容用の貫通孔が形成され、ビルドアップ部のコア基板側にチップ搭載エリアが露出した。これとともに、チップ搭載エリア上にスペーサが形成された。次に、スペーサ形成用のレジストパターンを剥離した。この後、当該基板を個片すなわちパッケージサイズに分割した。以上のようにして、チップ搭載用の複数の配線基板を形成した。
【００６２】
次に、別途用意した半導体チップを配線基板に対してフリップチップ実装した。当該半導体チップは、外部接続用のバンプ電極を有する。このバンプ電極は、配線基板の電極パッドに対応して設けられており、ハンダ（組成：Ｓｎ−３ｗｔ％Ａｇ−０．５ｗｔ％Ｃｕ、融点：２２０℃）よりなる。
【００６３】
チップ搭載工程では、まず、半導体チップを第１ヒートプレートに固定した後、吸着コレットにより第１ヒートプレートを吸着し、且つ、当該半導体チップのバンプ電極に、酸化防止剤としてのエチレングリコールを塗布した。一方、配線基板は、第２ヒートプレートに固定しておいた。第１および第２ヒートプレートは温度調節可能な発熱機能を有する。次に、第１ヒートプレートにより半導体チップを２５５℃に加熱し、且つ、第２ヒートプレートにより配線基板を１５０℃に加熱した。次に、吸着コレットを操作することにより、半導体チップのバンプ電極および配線基板の電極パッドが当接している状態で、配線基板に対して半導体チップを押圧した。押圧状態において、第１および第２ヒートプレートによる加熱を停止して、半導体チップおよび配線基板の温度を低下させ、充分に冷却した。これにより、半導体チップのバンプ電極と配線基板の電極パッドとが、ハンダ付けされた。
【００６４】
次に、コア基板の貫通孔にアンダーフィル剤を充填し、半導体チップを封止した。このとき、アンダーフィル剤は、半導体チップとビルドアップ部の間にも充填された。以上のようにして、本実施例のチップ搭載基板を作製した。
【図面の簡単な説明】
【図１】
図１Ａから図１Ｄは、本発明に係るチップ搭載基板製造方法における一部の工程を表す。
【図２】
図２Ａから図２Ｃは、図１Ｄの後に続く工程を表す。
【図３】
図３Ａから図３Ｃは、図２Ｃの後に続く工程を表す。
【図４】
図４Ａおよび図４Ｂは、図３Ｃの後に続く工程を表す。
【図５】
図５Ａおよび図５Ｂは、図４Ｂの後に続く工程を表す。
【図６】
図６Ａから図６Ｃは、図５Ｂの後に続く工程を表す。
【図７】
図７Ａから図７Ｃは、図６Ｃの後に続く工程を表す。
【図８】
図８Ａおよび図８Ｂは、図７Ｃの後に続く工程を表す。
【図９】
図９Ａおよび図９Ｂは、配線基板に対してチップが搭載される過程を表す。
【図１０】
図１０は、本発明に係るチップ搭載基板に電子部品を更に搭載した状態を表す。
【図１１】
図１１は、本発明に係るチップ搭載基板がヒートシンクを具備する状態を表す。
本発明は、熱膨張率の異なる配線基板と電子部品とを含む電子部品搭載基板の製造方法に関する。
近年、電子機器に対する高性能化および小型化などの要求に伴い、電子機器に組み込まれる電子部品の高密度実装化が急速に進んでいる。そのような高密度実装化に対応すべく、半導体チップについては、ベアチップの状態でバンプを介して配線基板に面実装される場合、即ち、フリップチップ実装される場合がある。半導体チップを搭載するための配線基板については、半導体チップの多端子化に伴って、配線の高密度化を達成するうえで好適なビルドアップ多層配線基板が採用される場合がある。このような半導体チップまたはビルドアップ多層配線基板は、例えば、特開昭５８−１５７１４６号公報、および、“High-Performance Flip-Chip BGA based on Multi-Layer Thin-Film Packaging Technology”（Tadanori SHIMOTO et al., Proceedings of the 2002 International Microelectronics and Packaging Society, pp.10-15.）に記載されている。
配線基板に半導体チップをフリップチップ実装するための従来の方法では、まず、チップの所定面上に複数のハンダバンプ電極を形成する。一方、配線基板の有する外部接続用の電極パッドの上には、ハンダペーストを印刷する。次に、配線基板における電極パッド上のハンダペーストとチップのハンダバンプ電極とが当接するように、配線基板上にチップを載置する。次に、リフロー炉にて、半導体チップおよび配線基板を、ハンダ材料の融点以上の温度まで昇温し、その後、冷却する。この冷却過程にてハンダ材料が凝固し、チップと電極パッドがハンダ付けされることとなる。
一般的な半導体母材料よりなる半導体チップにおける面広がり方向の熱膨張率は３〜５ｐｐｍ／℃程度であり、コア基板としてガラスエポキシ基板を採用する一般的な配線基板における面広がり方向の熱膨張率は１０〜２０ｐｐｍ／℃程度であり、両者の熱膨張率の差は比較的大きい。加えて、配線基板がビルドアップ多層配線構造を有する場合、当該ビルドアップ多層配線構造の面広がり方向における熱膨張率は１５〜２５ｐｐｍ／℃であり、当該多層配線構造とチップとの熱膨張率の差は相当程度に大きい。
そのため、チップおよび配線基板が、フリップチップ実装過程において同一ピーク温度を経て常温に至る後には、チップおよび配線基板の熱膨張率の差に起因して、特に配線基板において不当な反りやうねりが生じ、両者の間における電気的接続部には応力が発生しやすい。電気的接続部にて所定以上の応力が発生すると、当該接続部におけるチップのバンプ電極と配線基板の電極パッドとの界面などにて、クラックや剥がれが生じやすくなる。このような不具合は、コア基板を有していないビルドアップ多層配線構造に対して半導体チップをフリップチップ実装する場合、或は、コア基板およびビルドアップ多層配線構造を含む配線基板において、ビルドアップ多層配線構造におけるコア基板に接していない部位に対して半導体チップをフリップチップ実装する場合に、特に顕著に現れる傾向にある。
本発明は、このような事情の下で考え出されたものであり、半導体チップなどの電子部品と配線基板の熱膨張率が相違する場合であっても、配線基板に対して電子部品を適切に搭載して電子部品搭載基板を製造する方法を提供することを目的とする。
本発明の第１の側面によると電子部品搭載基板の製造方法が提供される。この方法は、ハンダ材料を含むハンダバンプ電極を有する電子部品を、ハンダ材料の融点より高い第１温度に加熱し、且つ、ハンダバンプ電極に対応する電極部を有する配線基板を、第１温度より低い第２温度に加熱するための、昇温工程と、ハンダバンプ電極および電極部を当接させつつ配線基板に対して電子部品を押圧することにより、ハンダバンプ電極および電極部を接合するための接合工程と、を含む。昇温工程を終えた後に接合工程を行ってもよいし、両工程を並行して行ってもよい。両工程を並行して行う場合、電子部品および配線基板を個別に加熱しながら、バンプ電極および電極部が当接している状態で配線基板に対して電子部品を押圧する。
電子部品の熱膨張率および配線基板の熱膨張率は一般に相違し、その差は、例えば電子部品が半導体チップであり且つ配線基板がビルドアップ多層配線基板である場合のように、配線基板の方が相当程度に大きい場合が多い。電子部品および配線基板の熱膨張率がこのように比較的大きく相違する場合であっても、本発明の第１の側面に係る方法によると、配線基板に対して電子部品を適切に搭載することができる。
本発明の第１の側面における昇温工程では、例えば半導体チップである電子部品、および、例えばビルドアップ多層配線基板である配線基板は、個別に所定の温度に加熱される。電子部品したがってそのハンダバンプ電極は、当該ハンダバンプ電極に含まれるハンダ材料を一旦溶融すべく、当該ハンダ材料の融点以上の第１温度に加熱される。このとき、電子部品の全体は、第１温度に対応する膨張状態にある。一方、配線基板したがってその電極部は、第１温度より低い第２温度に加熱される。このとき、配線基板の全体は、第２温度に対応する膨張状態にある。第２温度における配線基板の膨張の程度は、仮に配線基板が第１温度にある場合における膨張の程度よりも、小さい。したがって、配線基板が電子部品よりも大きな熱膨張率を有する場合であっても、昇温工程においては、電子部品に対して配線基板が過剰に膨張してしまうことが抑制される傾向にある。また、第２温度における配線基板は、配線基板が加熱されずに常温にある状態から、膨張している。第１温度および第２温度を適切に決定することにより、電子部品に対する配線基板の熱膨張の程度は適切に調整することができる。
このような昇温工程を終えた後に行われる接合工程では、或はこのような昇温工程と共に行われる接合工程では、配線基板が適度に膨張している状態で、配線基板の電極部と電子部品のバンプ電極とをハンダ付けすることができる。したがって、ハンダ付けの後に常温に冷却された状態にあっては、配線基板における不当な反りやうねりは抑制され、電子部品および配線基板の間における電気的接続部における応力は抑制される。その結果、当該接続部におけるクラックや剥れの発生を回避することが可能となる。
このように、本発明の第１の側面によると、電子部品および配線基板の熱膨張率が比較的大きく相違する場合であっても、配線基板に対して電子部品を適切に搭載することができ、従って、電子部品搭載基板を適切に製造することが可能である。
本発明の第１の側面において、好ましくは、第２温度は、ハンダ材料の融点より低い。配線基板を不当に膨張させないためには、このような構成は好適である。
好ましくは、昇温工程の前に、ハンダバンプ電極に対してエチレングリコール、トリエチレングリコール、またはテトラエチレングリコールを付着させる工程を更に含む。このような構成は、昇温工程におけるバンプ電極の酸化を防止するうえで好適である。
好ましくは、配線基板は、コア基板およびビルドアップ部よりなる積層構造を有する。当該コア基板は、電子部品収容用の貫通孔を有し、当該ビルドアップ部は、配線パターンおよび絶縁層よりなる積層構造を有し且つ貫通孔にて露出している電極部を有する。本構成の配線基板は、配線パターンおよび絶縁層よりなる例えばビルドアップ多層配線構造を有する。接合工程では、コア基板の貫通孔に電子部品を進入させ、当該貫通孔内に電子部品が存在する状態で、バンプ電極と電極部とのハンダ付けを行う。当該ビルドアップ多層配線構造における当該電子部品が搭載される面は、コア基板により直接には支持されておらず、熱膨張しやすい。本発明の第１の側面によると、このように熱膨張しやすい部位に対しても、適切に電子部品を搭載することが可能である。
本発明の第２の側面によると他の電子部品搭載基板の製造方法が提供される。この方法は、コア層およびスペーサ層を含む積層構造を有するコア基板におけるスペーサ層上に、配線パターンおよび絶縁層よりなる積層構造を有し且つスペーサ層に接する電極部を有するビルドアップ部を形成することにより、配線基板を作製するための工程と、コア層に対してビルドアップ部とは反対の側からエッチング処理を施すことにより、当該コア層における電極部に対応する箇所を除去するための工程と、スペーサ層に対してビルドアップ部とは反対の側からエッチング処理を施すことにより、電極部を露出させ、且つ、ビルドアップ部における電子部品搭載面上にスペーサを残存形成するための工程と、バンプ電極を有する電子部品を、当該電子部品およびビルドアップ部の間にスペーサを介在させつつバンプ電極および電極部を接合することにより、配線基板に搭載するための工程と、を含む。
このような方法によると、所定の電子部品がコア基板内に収容されている電子部品搭載基板を適切に製造することができる。本発明の第２の側面において得られる配線基板は、コア層およびスペーサ層を含むコア基板と、スペーサ層に接合しているビルドアップ部とを有する。コア基板には、ビルドアップ部とは反対の側からの複数のエッチング処理により、ビルドアップ部の電極部が臨む貫通孔が形成される。コア基板におけるコア層、スペーサ層、および、存在する場合には他の層は、各々に応じたエッチング技術によりエッチング処理される。スペーサ層に対するエッチング処理では、ビルドアップ部の電極部が露出され、且つ、スペーサが残存形成される。電子部品の接合工程では、コア基板の貫通孔内に電子部品が存在する状態で、電子部品および配線基板は加熱され且つビルドアップ部に対して電子部品が押圧され、バンプ電極と電極部とがハンダ付けされる。このとき、電子部品およびビルドアップ部の間には先に形成されたスペーサが介在しているので、電子部品およびビルドアップ部が過度に接近することは防止される。ビルドアップ部からのスペーサの高さ即ちスペーサ層の厚さは、電子部品のバンプ電極のサイズに応じて決定されている。そのため、ハンダ付けの過程において、溶融状態を経るバンプ電極に不当な負荷が作用するのを防止して、配線基板に対して電子部品を適切に搭載することが可能となる。
このようにして得られた電子部品搭載基板のビルドアップ部すなわちビルドアップ多層配線構造における、コア基板とは反対側の露出面に対して更に電子部品を搭載すると、当該追加電子部品と貫通孔内の電子部品とを電気的に接続する場合に両電子部品間の配線抵抗を低減することができる。両電子部品間の配線長は、ビルドアップ多層配線構造を介して短く設計することが可能だからである。例えば、貫通孔内の電子部品がＩＣチップであり、且つ、追加電子部品がキャパシタチップである場合には、両チップ間の配線抵抗の低減により、両チップ間の信号ノイズは充分に抑制され得る。
本発明の第２の側面において、好ましくは、コア基板は、コア層およびスペーサ層の間に中間層が介在する積層構造を有する。この場合、好ましくは、コア層およびスペーサ層は金属材料よりなり、中間層は樹脂材料よりなる。このような構成では、コア基板において隣接する２つの層は充分に異なるエッチング特性を有する。したがって、このような構成は、コア基板に対する複数のエッチング処理を適切に行ううえで好適である。具体的には、スペーサ層においてスペーサを残存形成しつつ、コア基板において電子部品収容用の貫通孔を開設するうえで、好適である。
好ましくは、バンプ電極はハンダ材料を含み、搭載工程では、ハンダ材料の融点より高い第１温度に電子部品を加熱し、且つ、第１温度より低い第２温度に配線基板を加熱し、バンプ電極および電極部を当接させつつ配線基板に対して電子部品を押圧する。このような構成によると、本発明の第１の側面に関して上述したのと同様の理由に基づき、配線基板のビルドアップ部に対して電子部品を適切に搭載することができ、従って、電子部品搭載基板を適切に製造することが可能である。
本発明に係るチップ搭載基板Ｘの製造においては、まず、図１Ａに示すようなコア材１１を用意する。コア材１１は、金属製の基板であり、例えば、タングステン、モリブデン、ジルコニウム、クロム、およびタンタルよりなる群より選択される単体金属、若しくは、当該群より選択される金属を含む合金よりなる。或は、コア材１１は、４２アロイ、ステンレス、コバール、インバー、または、銅／インバー／銅の積層構成を有するクラッド材よりなる。コア材１１における面広がり方向の熱膨張率は、搭載される半導体チップなどの電子部品の熱膨張率と近似しているのが好ましく、例えば２〜１０ｐｐｍ／℃である。また、コア材１１の厚さは、例えば０．１〜２．０ｍｍである。
次に、図１Ｂに示すように、コア材１１に対して接着剤を介してスペーサ材１２を貼り付ける。接着剤は、コア材１１およびスペーサ材１２の間で硬化して中間層１３を構成する。このようにして、コア材１１、中間層１３、およびスペーサ材１２よりなり、第１面１０ａおよび第２面１０ｂを有するコア基板１０が作製される。スペーサ材１２は、金属製の板材または箔材であり、例えば、銅、ニッケル、またはアルミニウムよりなる。スペーサ材１２の厚さは例えば３０〜１００μｍである。中間層１３は、主用成分として例えばエポキシ樹脂などを含む熱硬化性樹脂材料よりなる。中間層１３の厚さは例えば１０〜３０μｍである。コア基板１０の面広がり方向の熱膨張率においては、コア材１１における面広がり方向の熱膨張率が支配的である。
本発明のチップ搭載基板Ｘの製造においては、次に、図１Ｃに示すように、スペーサ材１２上にレジストパターン４１を形成する。レジストパターン４１は、次の工程で形成される電極パッドの形状に対応する開口部４１ａを有する。レジストパターン４１の形成においては、まず、感光性を有するフィルム状のフォトレジストをスペーサ材１２に対してラミネートする。次に、当該フォトレジスト膜に対する露光処理および現像処理を経て、当該フォトレジスト膜において開口部４１ａを形成する。このようにして、レジストパターン４１を形成することができる。
チップ搭載基板Ｘの製造においては、次に、図１Ｄに示すように、電極パッド２１を形成する。電極パッド２１は、スペーサ材１２を通電層として利用して行う電気めっき法により、開口部４１ａの内部に所定の導電材料を堆積させることにより形成する。例えば、開口部４１ａの内部にＮｉ，Ａｕ，Ｎｉ，Ｃｕを順次堆積させることにより、電極パッド２１を形成することができる。これに代えて、Ａｕ，Ｎｉ，Ｃｕを順次堆積させることにより、電極パッド２１を形成してもよい。この場合、図１Ｃを参照して上述したレジストパターン４１の形成工程の前に、電気めっき法によりスペーサ材１２の露出面にＮｉめっき膜を予め形成しておく。電極パッド２１を形成する際の最下層のＮｉめっき膜は、或は、レジストパターン４１を形成する前に形成されるＮｉめっき膜は、スペーサ材１２と電極パッド２１のＡｕめっき膜と間において金属材料が拡散してしまうのを抑制するバリア層として機能する。電極パッド２１におけるＡｕめっき膜とＣｕめっき膜の間のＮｉめっき膜は、当該Ａｕめっき膜とＣｕめっき膜との間において金属材料（Ａｕ，Ｃｕ）が拡散してしまうのを抑制するバリア層として機能する。
次に、図２Ａに示すように、レジストパターン４１をコア基板１０から除去する。除去に際しては、レジストパターン４１の組成に応じた剥離液を使用する。
次に、図２Ｂに示すように、コア基板１０の第１面１０ａ上に絶縁層２２を積層形成するとともに、第２面１０ｂ上に絶縁層２２’を積層形成する。絶縁層２２の形成においては、フィルム状樹脂組成物を、加熱しつつ、コア基板１０に圧着する。或は、液状樹脂組成物を、スピンコート法によりコア基板１０に塗布し、その後、乾燥する。絶縁層２２’の形成手法は、絶縁層２２の形成手法と同様である。絶縁層２２，２２’の構成材料としては、例えば、エポキシ、ポリサルホン、ポリエーテルサルホン、ポリフェニルサルホン、ポリフタルアミド、ポリアミドイミド、ポリケトン、ポリアセタール、ポリイミド、ポリカーボネート、変性ポリフェニレンエーテル、ポリフェニレンオキサイド、ポリブチレンテレフタレート、ポリアクリレート、ポリスルホン、ポリフェニレンスルフィド、ポリエーテルエーテルケトン、テトラフルオロエチレン、シアネートエステル、ビスマレイミドなどが挙げられる。
次に、図２Ｃに示すように、絶縁層２２における電極パッド２１に対応する箇所にビアホール２２ａを形成する。ビアホール２２ａは、例えば、ＵＶ−ＹＡＧレーザ、炭酸ガスレーザ、エキシマレーザ、または、プラズマを利用するドライエッチングにより、形成することができる。或は、ビアホール２２ａは、絶縁層２２が感光性を有する場合にはフォトリソグラフィにより形成することができる。
次に、無電解めっき法により絶縁層２２，２２’の露出面に所定の金属材料を成膜してシード層（図示略）を形成した後、図３Ａに示すように、絶縁層２２に対してレジストパターン４２を積層形成するとともに、絶縁層２２’に対してレジストパターン４３を積層形成する。シード層は、後に行う電気めっき法において通電層として利用されるものであり、ビアホール２２ａの内壁上にも形成される。シード層は、例えば銅めっき膜である。レジストパターン４２，４３は、各々、絶縁層２２，２２’上に形成される配線パターンに対応する所定のパターン形状を有する。レジストパターン４２，４３の形成手法は、レジストパターン４１の形成手法と同様である。
次に、図３Ｂに示すように、レジストパターン４２，４３をマスクとして、電気めっき法により、先に形成したシード層（図示略）の上に銅を堆積させる。これにより、ビアホール２２ａには、銅よりなるビア２３が形成され、絶縁層２２，２２’においてレジストパターン４２，４３にマスクされていない部位には、電気銅めっき膜が形成される。
次に、図３Ｃに示すように、レジストパターン４２，４３を剥離する。この後、電気銅めっき膜により覆われていないシード層（図示略）をエッチング除去する。これにより、絶縁層２２上に配線パターン２４が形成されるとともに、絶縁層２２’の上に配線パターン２４’が形成される。
チップ搭載基板Ｘの製造においては、このようなビルドアップ法による絶縁層２２の形成、ビアホール２２ａの形成、並びに、ビア２３および配線パターン２４の形成を含む一連の過程を、コア基板１０の第１面１０ａの側にて所定の回数繰り返すとともに、ビルドアップ法による絶縁層２２’の形成、ビアホール２２ａ’の形成、並びに、ビア２３’および配線パターン２４’の形成を含む一連の過程を、第２面１０ｂの側にて同回数繰り返すことにより、図４Ａに示すようなビルドアップ部２０，２０’を形成する。ビアホール２２ａ’およびビア２３’の形成手法は、ビアホール２２ａおよびビア２３の形成手法と同様である。本実施形態では、配線パターン２４の積層数は５であり、最外の配線パターン２４には、外部接続用の電極パッド２４ａが設けられている。
次に、図４Ｂに示すように、ビルドアップ部２０の表面にオーバーコート層２５を形成する。オーバーコート層２５は、電極パッド２４ａに対応して開口している。オーバーコート層２５の形成においては、まず、印刷技術により、オーバーコート層用の感光性樹脂をビルドアップ部２０の上に成膜する。次に、フォトリソグラフィにより、所定の開口部を形成する。オーバコート層２５を形成した後、電極パッド２４ａの露出面上に、無電解めっき法により、例えばＮｉめっき膜とその上にＡｕめっき膜とを形成してもよい。
チップ搭載基板Ｘの製造においては、次に、図５Ａに示すように、オーバーコート層２５を設けたビルドアップ部２０を保護膜４４で被覆する。保護膜４４は、例えば、ドライフィルムレジストよりなる。
次に、図５Ｂに示すように、ビルドアップ部２０’を、例えば研磨などの機械加工により除去する。これにより、コア基板１０のコア材１１を露出させる。本発明では、これに代えて、ビルドアップ部２０’に対して、後出のチップ実装エリアに相当する箇所のみを、ＮＣ切削やレーザ加工により除去してもよい。
次に、図６Ａに示すように、コア基板１０のコア材１１上にレジストパターン４５を形成する。レジストパターン４５は、電極パッド２１に対応する箇所に開口部を有する。レジストパターン４５の形成手法は、レジストパターン４１の形成手法と同様である。
次に、図６Ｂに示すように、レジストパターン４５をマスクとして、中間層１３が露出するまでコア材１１に対してエッチング処理を行う。本工程では、エッチング液としては、コア材１１の構成材料に応じて、例えば、塩化第二鉄水溶液、フッ酸、または玉水などを使用することができる。エッチング処理の後、レジストパターン４５は剥離する。
次に、図６Ｃに示すように、コア材１１をマスクとして、スペーサ材１２が露出するまで中間層１３に対してエッチング処理を行う。本工程は、ドライエッチングで行う。ドライエッチングとしては、例えば、リアクティブイオンエッチング（ＲＩＥ）やイオンミリングが挙げられる。
次に、図７Ａに示すように、スペーサ材１２上にレジストパターン４６を形成する。レジストパターン４６は、スペーサ材１２において後出のスペーサが形成される箇所をマスクするためのものである。レジストパターン４６の形成においては、まず、感光性を有するインクタイプ（液体）のフォトレジストをスペーサ材１２の露出面に対して塗布し、例えば８０℃で３０分間乾燥する。次に、当該フォトレジスト膜に対する露光処理および現像処理を経て、当該フォトレジスト膜において所定のパターンを形成する。このようにして、レジストパターン４６を形成することができる。
次に、図７Ｂに示すように、レジストパターン４６をマスクとして、電極パッド２１が充分に露出するまでスペーサ材１２に対してエッチング処理を行う。これにより、コア基板１０において、チップ収容用の貫通孔１０ｃが形成されて、ビルドアップ部２０におけるチップ搭載エリア２０ａが露出することとなる。これとともに、チップ搭載エリア２０ａ上にスペーサ１２ａが形成されることとなる。本工程では、エッチング液としては、スペーサ材１２の構成材料に応じて、例えば塩化銅水溶液などを使用することができる。この後、図７Ｃに示すように、レジストパターン４６を剥離する。この後、当該基板を個片すなわちパッケージサイズに分割する。以上のようにして、配線基板Ｘ’が形成される。
次に、図８Ａに示すように、外部接続用のバンプ電極３１を有する半導体チップ３０Ａを、配線基板Ｘ’に搭載する。すなわち、半導体チップ３０Ａを、配線基板Ｘ’にフリップチップ実装する。バンプ電極３１は、その全体がハンダ材料よりなる。或は、バンプ電極３１は、例えば銅などのコアボールと、当該コアボールを覆うハンダ材料よりなる。
チップ搭載工程では、まず、図９Ａに示すように、半導体チップ３０Ａをヒートプレート５１に固定し且つ配線基板Ｘ’をヒートプレート５２に固定した後、吸着コレット５３によりヒートプレート５１を吸着し且つ当該吸着コレット５３を操作することにより、配線基板Ｘ’に対して半導体チップ３０Ａを位置合せする。ヒートプレート５１は温度調節可能な発熱機能を有し、当該ヒートプレート５１により半導体チップ３０Ａを第１温度に加熱する。第１温度は、バンプ電極３１に含まれるハンダ材料の融点より高い。ヒートプレート５２は、温度調節可能な発熱機能を有し、当該ヒートプレート５２により配線基板Ｘ’を第２温度に加熱する。第２温度は、第１温度より低く、且つ、バンプ電極３１に含まれるハンダ材料の融点より低い。また、半導体チップ３０Ａのバンプ電極３１には、ヒートプレート５１により半導体チップ３０Ａを加熱する前に、予め酸化防止剤５４が塗布されている。酸化防止剤５４としては、エチレングリコール、トリエチレングリコール、またはテトラエチレングリコールを使用することができる。
チップ搭載工程では、次に、図９Ｂに示すように、吸着コレット５３を操作することにより、バンプ電極３１および電極パッド２１が当接している状態で、配線基板Ｘ’に対して半導体チップ３０Ａを押圧する。押圧状態において、半導体チップ３０Ａおよびバンプ電極３１は第１温度を経るように温度調節され、これにより、バンプ電極３１のハンダ材料は一旦溶融状態を経る。したがって、本工程を経たバンプ電極３１と電極パッド２１は、ハンダ付けされる。ハンダ付け時において、バンプ電極３１に付着していた酸化防止剤５４は蒸発する。
このようなチップ搭載工程では、半導体チップ３０Ａおよび配線基板Ｘ’は、個別に加熱される。半導体チップ３０Ａしたがってそのバンプ電極３１は、当該バンプ電極３１に含まれるハンダ材料を一旦溶融すべく、当該ハンダ材料の融点以上の第１温度に加熱される。このとき、半導体チップ３０Ａの全体は、第１温度に対応する膨張状態にある。一方、配線基板Ｘ’したがってその電極パッド２１は、第１温度より低い第２温度に加熱される。このとき、配線基板Ｘ’の全体は、第２温度に対応する膨張状態にある。したがって、半導体チップ３０Ａおよび配線基板Ｘ’の昇温の過程においては、半導体チップ３０Ａに対して配線基板Ｘ’が過剰に膨張してしまうことを防止することができる。
チップ搭載工程において、バンプ電極３１と電極パッド２１とを接合する際には、配線基板Ｘ’がこのように適度に膨張している状態で、ハンダ付けを行うことができる。したがって、ハンダ付けの後に常温に冷却された状態にあっては、配線基板Ｘ’における不当な反りやうねりは抑制され、半導体チップ３０Ａおよび配線基板Ｘ’の間におけるバンプ電極３１および電極パッド２１よりなる電気的接続部にて生じ得る応力は抑制される。その結果、当該接続部におけるクラックや剥れの発生を回避して、半導体チップ３０Ａと配線基板Ｘ’との間において、高い接続信頼性を得ることができる。
加えて、チップ搭載工程では、半導体チップ３０Ａおよびビルドアップ部２０の間にはスペーサ１２ａが介在しているので、半導体チップ３０Ａおよびビルドアップ部２０が過度に接近することは防止される。ビルドアップ部２０からのスペーサ１２ａの高さ即ちスペーサ材１２の厚さは、半導体チップ３０Ａのバンプ電極３１のサイズに応じて決定されている。そのため、ハンダ付けの過程において、溶融状態を経るバンプ電極３１に不当な負荷が作用するのを防止して、配線基板Ｘ’に対して半導体チップ３０Ａは適切に搭載される。
チップ搭載基板Ｘの製造においては、次に、図８Ｂに示すように、コア基板１０の貫通孔１０ｃにアンダーフィル剤５５を充填する。アンダーフィル剤５５は、半導体チップ３０Ａとビルドアップ部２０の間を充たすとともに、半導体チップ３０Ａを封止する。このようなアンダーフィル剤５５は、バンプ電極３１および電極パッド２１よりなる電気的接続部に発生し得る応力を緩和する機能を有する。この応力緩和機能により、当該フリップチップ実装における接続信頼性の確保が図られる。
以上のようにして、配線基板Ｘ’および半導体チップ３０Ａよりなるチップ搭載基板Ｘが製造される。
チップ搭載基板Ｘには、図１０に示すように、半導体チップ３０Ｂが搭載される。半導体チップ３０Ｂは、外部接続用のバンプ電極３２を有する。バンプ電極３２は、その全体がハンダ材料よりなる。或は、バンプ電極３２は、例えば銅などのコアボールと、当該コアボールを覆うハンダ材料よりなる。半導体チップ３０Ｂは、半導体チップ３０Ａの搭載手法として上述したのと同様の手法により、チップ搭載基板Ｘに搭載することができる。搭載状態において、バンプ電極３２および電極パッド２４ａは溶融接合ないしハンダ付けされている。
このように、チップ搭載基板Ｘに半導体チップ３０Ｂを搭載すると、半導体チップ３０Ｂと半導体チップ３０Ａとを電気的に接続する場合に両チップ間の配線抵抗を低減することができる。両チップ間の配線長は、ビルドアップ部２０の微細配線構造を介して短く設計することが可能であるからである。例えば、半導体チップ３０ＡがＩＣチップであり、且つ、半導体チップ３０Ｂがキャパシタチップである場合には、両チップ間の配線抵抗の低減により両チップ間の信号ノイズを充分に抑制することが可能である。
チップ搭載基板Ｘには、図１１に示すように、ヒートシンク５６を取り付けてもよい。ヒートシンク５６は、半導体チップ３０Ａにて生ずる熱を放散するためのものであり、所定の接着剤５７を介してコア基板１０および半導体チップ３０Ａに接合されている。チップ搭載基板Ｘがこのようなヒートシンク５６を具備する構成は、半導体チップ３０ＡがＩＣチップである場合に、特に実益が高い。ＩＣチップは、その駆動時における発熱量が多い傾向にある。
本実施形態においては、コア材１１に対するエッチング処理の前にビルドアップ部２０’の全てがダミービルドアップ部として機械研磨により除去されている。本発明では、これに代えて、ビルドアップ部２０’の一部をコア基板１０上に残し、当該残存部に含まれる配線構造を、形成されるチップ搭載基板Ｘの配線構造の一部として利用してもよい。この場合、図５Ｂを参照して上述した工程において、ビルドアップ部２０’の全てを除去せずに、チップ搭載エリア２０ａに相当する一部のみを除去する。ビルドアップ部２０’の部分除去手法としては、例えば、ＮＣ切削やレーザ加工を採用することができる。
〔実施例〕
本実施例のチップ搭載基板の作製においては、まず、コア基板を作製した。コア基板の作製においては、具体的には、コア材である４２アロイ板（平面サイズ：１５０ｍｍ×１５０ｍｍ、厚さ：０．５ｍｍ）に対し、スペーサ材である電解銅箔（厚さ：７０μｍ）を、中間層を構成する接着剤としてのエポキシ樹脂シート（商品名：ＡＢＦ、味の素ファインテクノ製）を介して貼り付けた。４２アロイは、Ｆｅ−４２ｗｔ％Ｎｉの組成を有する。
本実施例のチップ搭載基板の作製においては、まず、コア基板を作製した。コア基板の作製においては、具体的には、コア材である４２アロイ板（平面サイズ：１５０ｍｍ×１５０ｍｍ、厚さ：０．５ｍｍ）に対し、スペーサ材である電解銅箔（厚さ：７０μｍ）を、中間層を構成する接着剤としてのエポキシ樹脂シート（商品名：ＡＢＦ、味の素ファインテクノ製）を介して貼り付けた。４２アロイは、Ｆｅ−４２ｗｔ％Ｎｉの組成を有する。
チップ搭載基板の作製においては、次に、電気めっき法により、電解銅箔上にＮｉめっき膜を形成した。次に、Ｎｉめっき膜を介して電解銅箔上にレジストパターンを形成した。このレジストパターンは、次の工程で形成される電極パッドの形状に対応する複数の開口部を有する。レジストパターンの形成においては、まず、感光性を有するドライフィルムレジスト（商品名：ＮＩＴ−２４０、日合モートン製）を電解銅箔に対して貼り合わせる。次に、当該フォトレジスト膜に対する露光処理および現像処理を経て、当該フォトレジスト膜において開口部を形成する。
チップ搭載基板の製造においては、次に、レジストパターンの各開口部にて電極パッドを形成する。具体的には、電気めっき法により、各開口部の内部にＡｕめっき膜（厚さ：１μｍ）、Ｎｉめっき膜（厚さ：５μｍ）、Ｃｕめっき膜（厚さ：１５μｍ）を順次形成することにより、電極パッドを形成した。電極パッドを形成した後、剥離液としての３ｗｔ％水酸化ナトリウム水溶液を作用させることにより、レジストパターンを電解銅箔から剥離した。以下、コア基板において当該電極パッドを形成した側の面を第１面とし、当該第１面とは反対の側の面を第２面とする。
次に、コア基板の両面に絶縁層を形成した。具体的には、まず、エポキシ樹脂シート（平面サイズ：２００ｍｍ×２００ｍｍ、厚さ：５０μｍ、商品名：ＡＢＦ、味の素ファインテクノ製）を、真空ラミネータを使用して圧着した。圧着温度は１３０℃とし、圧着時間は２分間とした。この後、１７０℃で３０分間加熱することにより、エポキシ樹脂を硬化させた。
次に、第１面側の絶縁層における上述の電極パッドに対応する箇所に対して、各電極パッドの一部が露出するように炭酸ガスレーザにより複数のビアホール（直径：６０μｍ）を形成した。
次に、セミアディティブ法により、両面の絶縁層上に銅配線パターンを形成した。このとき、第１面側の絶縁層におけるビアホールの表面にも銅を堆積させることにより、当該ビアホールにてビアも形成した。具体的には、まず、各絶縁層表面およびビアホール表面にデスミア処理を施した後、無電解めっき法により、絶縁層およびビアホールの表面に無電解銅めっき膜を形成した。デスミア処理には、過マンガン酸塩を含む水溶液を使用した。次に、無電解銅めっき膜上にフォトレジストを成膜した後、これを露光および現像することにより、レジストパターンを形成した。当該レジストパターンは、形成を目的とする配線パターンに対応するパターン形状を有する。次に、電気めっき法により、レジストパターンによりマスクされていない無電解めっき膜上に、無電解銅めっき膜をシード層として利用して電気銅めっきを堆積させた。次に、レジストパターンを除去した後、それまでレジストパターンで被覆されていた無電解銅めっき膜をエッチング除去した。このようなセミアディティブ法により、両側の絶縁層上において配線パターンを形成するとともに、第１面側の絶縁層のビアホールにてビアを形成した。
この後、絶縁層の積層形成から配線パターンおよびビアの形成までの以上のような一連の工程を、コア基板の両面側にて更に４回繰り返すことにより、コア基板の両面において５層配線構造のビルドアップ部を形成した。
次に、スクリーン印刷およびフォトリソグラフィにより、第１面側のビルドアップ部の表面にオーバーコート層を形成した。オーバーコート層の所定箇所には、ビルドアップ部における最上位の配線パターンの一部が電極パッドとして露出するように開口部を設けた。次に、無電解めっき法により、電極パッドの露出面上に、Ｎｉめっき膜（厚さ：５μｍ）およびその上にＡｕめっき膜（厚さ：０．１μｍ）を順次形成した。
次に、保護膜としてのドライフィルムレジストにより第１面側のビルドアップ部を被覆した後、第２面側のビルドアップ部を研磨して除去した。これにより、コア基板のコア材（４２アロイ板）を露出させた。次に、コア材において露出された面の上にレジストパターンを形成した。このレジストパターンは、コア基板に接して形成された上述の電極パッドに対応する箇所、即ちチップ搭載エリアに対応する箇所に開口部を有する。
次に、当該レジストパターンをマスクとして、中間層が露出するまでコア材に対してエッチング処理を行った。エッチング液としては、塩化第二鉄水溶液を使用した。次に、酸素ガスを用いたＲＩＥにより、コア材をマスクとして、スペーサ材（電解銅箔）が露出するまで中間層に対してエッチング処理を行った。次に、スペーサ材において露出された面の上にレジストパターンを形成した。このレジストパターンは、スペーサ材においてスペーサが形成される箇所をマスクするためのものである。
次に、当該レジストパターンをマスクとして、第１面側の最下層の絶縁層および当該絶縁層に埋設されている電極パッドが充分に露出するまでスペーサ材に対してエッチング処理を行う。エッチング液としては、塩化銅水溶液を使用した。これにより、コア基板においてチップ収容用の貫通孔が形成され、ビルドアップ部のコア基板側にチップ搭載エリアが露出した。これとともに、チップ搭載エリア上にスペーサが形成された。次に、スペーサ形成用のレジストパターンを剥離した。この後、当該基板を個片すなわちパッケージサイズに分割した。以上のようにして、チップ搭載用の複数の配線基板を形成した。
次に、別途用意した半導体チップを配線基板に対してフリップチップ実装した。当該半導体チップは、外部接続用のバンプ電極を有する。このバンプ電極は、配線基板の電極パッドに対応して設けられており、ハンダ（組成：Ｓｎ−３ｗｔ％Ａｇ−０．５ｗｔ％Ｃｕ、融点：２２０℃）よりなる。
チップ搭載工程では、まず、半導体チップを第１ヒートプレートに固定した後、吸着コレットにより第１ヒートプレートを吸着し、且つ、当該半導体チップのバンプ電極に、酸化防止剤としてのエチレングリコールを塗布した。一方、配線基板は、第２ヒートプレートに固定しておいた。第１および第２ヒートプレートは温度調節可能な発熱機能を有する。次に、第１ヒートプレートにより半導体チップを２５５℃に加熱し、且つ、第２ヒートプレートにより配線基板を１５０℃に加熱した。次に、吸着コレットを操作することにより、半導体チップのバンプ電極および配線基板の電極パッドが当接している状態で、配線基板に対して半導体チップを押圧した。押圧状態において、第１および第２ヒートプレートによる加熱を停止して、半導体チップおよび配線基板の温度を低下させ、充分に冷却した。これにより、半導体チップのバンプ電極と配線基板の電極パッドとが、ハンダ付けされた。
次に、コア基板の貫通孔にアンダーフィル剤を充填し、半導体チップを封止した。このとき、アンダーフィル剤は、半導体チップとビルドアップ部の間にも充填された。以上のようにして、本実施例のチップ搭載基板を作製した。
Claims (5)
- ハンダ材料を含むハンダバンプ電極を有する電子部品を、前記ハンダ材料の融点より高い第１温度に加熱し、且つ、前記ハンダバンプ電極に対応する電極部を有する配線基板を、前記第１温度より低い第２温度に加熱するための、昇温工程と、
前記ハンダバンプ電極および前記電極部を当接させつつ前記配線基板に対して前記電子部品を押圧することにより、前記ハンダバンプ電極および前記電極部を接合するための接合工程と、を含む、電子部品搭載基板の製造方法。 - 前記第２温度は、前記ハンダ材料の融点より低い、請求項１に記載の電子部品搭載基板の製造方法。
- 前記昇温工程の前に、前記ハンダバンプ電極に対してエチレングリコール、トリエチレングリコール、またはテトラエチレングリコールを付着させる工程を更に含む、請求項１に記載の電子部品搭載基板の製造方法。
- 前記配線基板は、コア基板およびビルドアップ部よりなる積層構造を有し、前記コア基板は、電子部品収容用の貫通孔を有し、前記ビルドアップ部は、配線パターンおよび絶縁層よりなる積層構造を有し且つ前記貫通孔にて露出している前記電極部を有する、請求項１に記載の電子部品搭載基板の製造方法。
- コア層およびスペーサ層を含む積層構造を有するコア基板における前記スペーサ層上に、配線パターンおよび絶縁層よりなる積層構造を有し且つ前記スペーサ層に接する電極部を有するビルドアップ部を形成することにより、配線基板を作製するための工程と、
前記コア層に対して前記ビルドアップ部とは反対の側からエッチング処理を施すことにより、当該コア層における前記電極部に対応する箇所を除去するための工程と、
前記スペーサ層に対して前記ビルドアップ部とは反対の側からエッチング処理を施すことにより、前記電極部を露出させ、且つ、前記ビルドアップ部における電子部品搭載面上にスペーサを残存形成するための工程と、
バンプ電極を有する電子部品を、当該電子部品および前記ビルドアップ部の間に前記スペーサを介在させつつ前記バンプ電極および前記電極部を接合することにより、前記配線基板に搭載するための工程と、を含む、電子部品搭載基板の製造方法。
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