JP4696368B2 - 半導体パッケージ用基板とその製造方法および半導体パッケージとその製造方法 - Google Patents

半導体パッケージ用基板とその製造方法および半導体パッケージとその製造方法 Download PDF

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Description

【0001】
【発明が属する技術分野】
本発明は、半導体パッケージ用基板とその製造方法および半導体パッケージとその製造方法に関する。
【0002】
【従来の技術】
半導体の集積度が向上するに従い、入出力端子数が増加している。従って、多くの入出力端子数を有する半導体パッケージが必要になった。一般に、入出力端子は半導体パッケージの周辺に一列配置するタイプと、周辺だけでなく内部まで多列に配置するタイプがある。前者には、QFP(Quad Flat Package )が代表的である。これを多端子化する場合は、端子ピッチを縮小することが必要であるが、0.5mmピッチ以下の領域では、配線板との接続に高度な技術が必要になる。後者のアレイタイプは比較的大きなピッチで端子配列が可能なため、多ピン化に適している。従来、アレイタイプは接続ピンを有するPGA(Pin Grid Array)が一般的であるが、配線板との接続は挿入型となり、表面実装には適していない。このため、表面実装可能なBGA(Ball Grid Array )と称するパッケージが開発されている。
【0003】
一方、電子機器の小型化に伴って、パッケージサイズの更なる小型化の要求が強くなってきた。この小型化に対応するものとして、半導体チップとほぼ同等サイズの、いわゆるチップサイズパッケージ(CSP;Chip Size Package )が提案されている。これは、半導体チップの周辺部でなく、実装領域内に外部配線基板との接続部を有するパッケージである。具体例としては、バンプ付きポリイミドフィルムを半導体チップの表面に接着し、チップと金リード線により電気的接続を図った後、エポキシ樹脂などをポッティングして封止したもの(NIKKEI MATERIALS & TECHNOLOGY 94.4、No.140、p18-19)や、仮基板上に半導体チップ及び外部配線基板との接続部に相当する位置に金属バンプを形成し、半導体チップをフェースダウンボンティング後、仮基板上でトランスファーモールドしたもの(Smallest Flip-Chip-Like Package CSP;The Second VLSI Packaging Workshop of Japan 、P46-50、1994)などがある。
【0004】
また、本発明者らは、鋭意検討の結果、特開平10−189820号に開示するように、絶縁性支持基板の一表面には複数の配線が形成されており、前記配線は少なくとも半導体チップ電極と接続するインナー接続部および半導体チップ搭載領域部を有し、前記絶縁性支持基板には、前記絶縁性支持基板の前記配線が形成されている箇所であって、前記インナー接続部と導通するアウター接続部が設けられる箇所に、開口が設けられており、前記絶縁性支持基板の前記半導体チップ搭載領域内における前記配線相互間に、少なくとも1個の貫通穴(以下、ベントホールという。)が設けられており、前記配線の半導体チップ搭載領域部を含めて、前記半導体チップが搭載される箇所に、絶縁性フィルムが載置形成されており、前記絶縁性フィルムは、前記ベントホール周辺部で前記絶縁性支持基板との間に中空箇所を形成するように構成されている半導体パッケージ用チップ支持基板とその製造方法を提案している。この提案によって、パッケージクラックを防止し信頼性に優れる小型の半導体パッケージの製造を可能としている。
【0005】
【発明が解決しようとする課題】
ところが、この半導体パッケージについて、ベントホールを設けたにもかかわらず、絶縁基材の半導体チップを搭載するエリアの外側で、パッケージクラックが発生するという課題が生じた。絶縁基材の半導体チップを搭載するエリアの外側は、ベントホールのような貫通穴を形成すると、封止樹脂により封止するとき樹脂が染み出して装置を汚染し、また導体パターンが外部に露出して、腐食やショートの原因となることからベントホールを設けることができなかった。
【0006】
本発明は、小型化、高密度化に優れ、かつ、パッケージクラックを防止し信頼性に優れる小型の半導体パッケージに用いることのできる半導体パッケージ用基板とその製造方法および半導体パッケージとその製造方法を提供することを目的とする。
【0007】
【課題を解決するための手段】
本発明は、以下のことを特徴とする。
(1)少なくとも半導体チップと接続される導体パターンとその導体パターンを支持する絶縁基材からなり、絶縁基材のうち半導体チップを搭載するエリアの外側であり、絶縁基材の導体パターンと反対面に、導体パターンを形成した面に達しない止まり穴を有する導体パッケージ用基板。
(2)絶縁基材の厚みをt1 、止まり穴の底から絶縁基材の導体パターンを形成した側の表面までの厚みをt2 、絶縁基材の透湿率をd(g・m/m2 ・24h)としたときに、t1 >t2 かつd/t2 ≧1(g/m2 ・24h)となる関係を満足する(1)に記載の半導体パッケージ用基板。
(3)絶縁基材の半導体チップを搭載するエリア内にも、止まり穴を有する(1)または(2)に記載の半導体パッケージ用基板。
(4)絶縁基材の半導体チップを搭載するエリア内に、貫通穴を有する(1)〜(3)のうちいずれかに記載の半導体パッケージ用基板。
【0008】
(5)絶縁基材の半導体チップを搭載するエリアの外側であり、絶縁基材の導体パターンと反対面に、導体パターンを形成した面に達しない止まり穴を形成する工程を有する(1)〜(4)のうちいずれかに記載の半導体パッケージ用基板の製造方法。
(6)絶縁基材の半導体チップを搭載するエリア内にも、止まり穴を形成する工程を有する(5)に記載の半導体パッケージ用基板の製造方法。
(7)止まり穴の形成が、樹脂のエッチング液によって選択的に行われる工程を有する(5)または(6)に記載の半導体パッケージ用基板の製造方法。
(8)選択的にエッチングするためのマスクを形成する工程を有する(7)に記載の半導体パッケージ用基板の製造方法。
(9)止まり穴の形成が、ドリルによって行われる工程を有する(5)または(6)に記載の半導体パッケージ用基板の製造方法。
(10)止まり穴の形成が、レーザによって行われる工程を有する(5)または(6)に記載の半導体パッケージ用基板の製造方法。
(11)止まり穴の形成が、ドライエッチングにより行われる工程を有する(5)または(6)に記載の半導体パッケージ用基板の製造方法。
(12)止まり穴の形成が、貫通孔を有する絶縁基材と、べたの絶縁フィルムの貼り合わせによる工程を有する(5)または(6)に記載の半導体パッケージ用基板の製造方法。
(13)絶縁基材の半導体チップを搭載するエリア内に、貫通穴を形成する工程を有する(5)〜(12)のうちいずれかに記載の半導体パッケージ用基板の製造方法。
(14)絶縁基材の少なくとも一表面に、導体パターンを形成する工程を有する(5)〜(13)のうちいずれかに記載の半導体パッケージ用基板の製造方法。
(15)導体パターンの形成が、金属箔を絶縁基材に貼り合わせ、その金属箔の不要な箇所をエッチング除去することによって行われる工程を有する(14)に記載の半導体パッケージ用基板の製造方法。
(16)導体パターンの形成が、めっきによって行われる工程を有する(14)に記載の半導体パッケージ用基板の製造方法。
(17)導体パターンの形成が、絶縁基材に金属を蒸着またはめっきした後に、不要な金属部分をエッチング除去する工程を有する(14)に記載の半導体パッケージ用基板の製造方法。
【0009】
(18)少なくとも半導体チップと接続される導体パターンとその導体パターンを支持する絶縁基材からなる半導体パッケージ用基板と、その半導体パッケージ用基板に搭載した半導体チップと、半導体チップと導体パターンとを封止する封止樹脂からなり、絶縁基材のうち半導体チップを搭載するエリアの外側であり、絶縁基材の導体パターンと反対面に、導体パターンを形成した側に達しない止まり穴を有する半導体パッケージ。
(19)絶縁基材の厚みをt1 、止まり穴の底から絶縁基材の導体パターンを形成した側の表面までの厚みをt2 、絶縁基材の透湿率をd(g・m/m2 ・24h)としたときに、t1 >t2 かつd/t2 ≧1(g/m2 ・24h)となる関係を満足する(18)に記載の半導体パッケージ。
(20)絶縁基材の半導体チップを搭載するエリア内にも、止まり穴を有する(18)または(19)に記載の半導体パッケージ。
(21)絶縁基材の半導体チップを搭載するエリア内に、貫通穴を有する(18)〜(20)のうちいずれかに記載の半導体パッケージ。
(22)半導体チップが、ダイボンドフィルムにより搭載された(18)〜(21)のうちいずれかに記載の半導体パッケージ。
(23)半導体チップと導体パターンとの接続が、ボンディングワイヤである(18)〜(22)のうちいずれかに記載の半導体パッケージ。
(24)半導体チップが、異方導電性接着剤で搭載された(18)〜(21)のうちいずれかに記載の半導体パッケージ。
【0010】
(25)絶縁基材のうち半導体チップを搭載するエリアの外側であり、絶縁基材の導体パターンと反対面に、導体パターンを形成した側に達しない止まり穴を形成する工程を有する(18)〜(24)のうちいずれかに記載の半導体パッケージの製造方法。
(26)絶縁基材の半導体チップを搭載するエリア内にも、止まり穴を形成する工程を有する(25)に記載の半導体パッケージの製造方法。
(27)止まり穴の形成が、樹脂のエッチング液によって選択的に行われる工程を有する(25)または(26)に記載の半導体パッケージの製造方法。
(28)選択的にエッチングするためのマスクを形成する工程を有する(27)に記載の半導体パッケージの製造方法。
(29)止まり穴の形成が、ドリルによって行われる工程を有する(25)または(26)に記載の半導体パッケージの製造方法。
(30)止まり穴の形成が、レーザによって行われる工程を有する(25)または(26)に記載の半導体パッケージの製造方法。
(31)止まり穴の形成が、ドライエッチングにより行われる工程を有する(25)または(26)に記載の半導体パッケージの製造方法。
(32)止まり穴の形成が、貫通孔を有する絶縁基材と、べたの絶縁フィルムの貼り合わせによる工程を有する(25)または(26)に記載の半導体パッケージの製造方法。
(33)絶縁基材の半導体チップを搭載するエリア内に、貫通穴を形成する工程を有する(25)〜(32)のうちいずれかに記載の半導体パッケージの製造方法。
(34)半導体チップを、ダイボンドフィルムにより搭載する工程を有する(25)〜(33)のうちいずれかに記載の半導体パッケージの製造方法。
(35)半導体チップと導体パターンとの接続を、ボンディングワイヤで行う工程を有する(25)〜(34)のうちいずれかに記載の半導体パッケージの製造方法。
(36)半導体チップを、異方導電性接着剤により搭載する工程を有する(25)〜(33)のうちいずれかに記載の半導体パッケージの製造方法。
【0011】
本発明者らは、鋭意検討の結果、パッケージクラックがベントホール付近ではなく半導体チップを搭載しない箇所で発生しており、絶縁基材と封止樹脂との部分に残留した水分が高温で蒸気化し、そのためにパッケージクラックが発生していることが分かった。
そこで、封止樹脂と接する絶縁基材に止まり穴を形成することで、この現象を回避できるという知見を得て、本発明を成すに至った。止まり穴とした理由は、ベントホールのような貫通穴にすると、樹脂を封止するときに、その貫通穴から樹脂が染み出し、また導体パターンが外部に露出し腐食やショートを起こしてしまうことと、部分的に絶縁基材の厚みを減らして、水蒸気の透過性を高めることで、発生した水蒸気が放出できるという知見を得たためである。水蒸気の透過性の高い絶縁基材または薄い絶縁基材を用いても同様の効果が期待できるが、そのような絶縁基材は、強度が不足し、反りが発生しやすいなど、半導体パッケージ用基板および半導体パッケージの製造工程で問題が生じるため、適用は困難である。したがって、既存の絶縁基材に止まり穴を設けることが効果的である。
【0012】
本発明では、水蒸気の透過性を、透湿度(測定方法:JIS Z0208)によって示す。この透湿度とは、絶縁基材の材質や構造に依存する透湿率と、絶縁基材の厚みに依存する値である。同一材質・同一構造の絶縁基材は、厚みを薄くすることによって透湿度は大きくなり、逆に厚みを厚くすることによって、透湿度が小さくなる。例えば、透湿率が1×10-3(g・m/m2 ・24h)であり、厚みが100μmの絶縁基材と、透湿率が1×10-4(g・m/m2 ・24h)、厚みが10μmの絶縁基材は、同等の透湿度を有すると考えられる。
本発明者らは、止まり穴の底から導体パターンを形成する側の表面までの透湿度が、1(g/m2 ・24h)以上、好ましくは10(g/m2 ・24h)以上であれば、リフロー時の熱によって発生した水蒸気を、半導体パッケージの外に放出することが可能であり、パッケージクラックを防止できるという知見を得て、本発明を成すことが出来た。
【0013】
【発明の実施の形態】
導体パターンを支持する絶縁基材としては、可とう性の絶縁基材を用いることができる。例えば、可とう性の絶縁基材の材質については、イミド基、アミド基、フェノール基、フェニレン基、エステル基、エーテル基、サルホン基、カーボネート基、カルボニル基、シリコーン結合を少なくとも1つ以上含む樹脂、または液晶ポリマ、含フッ素樹脂、エポキシ樹脂のいずれかを用いることができる。
この絶縁基材には、吸水性の低いものであることが好ましく、JIS K7209による吸水率が、0.5wt%未満であることが好ましく、この吸水率が0.5wt%を超えると、吸水した水分が基材中に残り、リフロー時の熱によって一瞬に蒸気化してその圧力でパッケージクラックを発生する恐れがある。
【0014】
このような樹脂のうち、イミド基を少なくとも1つ以上含む樹脂としては、ポリイミドやポリアミドイミドがあり、アミド基を少なくとも1つ以上含む樹脂としては、ポリアミドやアラミドがあり、フェニレン基を少なくとも1つ以上含む樹脂としては、ポリフェニレンサルファイドがあり、エステル基を少なくとも1つ以上含む樹脂としては、ポリエチレンナフタレートやポリアリレートがあり、エーテル基を少なくとも1つ以上含む樹脂としては、ポリエーテルエーテルケトンやポリエーテルイミドがあり、サルホン基を少なくとも1つ以上含む樹脂としては、ポリサルホンやポリエーテルサルホンがあり、カーボネート基を少なくとも1つ以上含む樹脂としては、ポリカーボネートがあり、シリコーン結合を少なくとも1つ以上含む樹脂としては、シロキサン変性ポリアミドイミドがある。
これらの樹脂を絶縁基材とするには、絶縁樹脂ワニスを支持フィルムや支持金属にキスコータ、ロールコータ、コンマコータなどを用いて塗布し、120〜350℃で20〜180分間程度加熱し、完全に硬化させて形成する方法がある。加熱は、使用する樹脂によって、それぞれ適切な条件で行うことが好ましい。また、絶縁基材として、接着剤層などを含む多層材を用いることも出来る。
【0015】
(止まり穴の形成)
止まり穴は、穴となる箇所の樹脂のみを化学的にエッチング除去する方法、ドリルによる穴あけを絶縁基材の途中で停止する方法、レーザにより絶縁基材を貫通しないように穴加工する方法、ドライエッチングにより穴となる箇所の樹脂を除去する方法、止まり穴となる箇所に貫通穴を設けた絶縁基材と穴のない絶縁基材とを重ねる方法などによって形成することができる。止まり穴の深さは、止まり穴の底から導体パターンを形成する側の表面までの透湿度が、1(g/m2 ・24h)以上、好ましくは10(g/m2 ・24h)以上となるように加工する。穴径は特に問わないが、径が大きいほどパッケージ内に残留した水分が逃げやすく好ましい。しかし、止まり穴を形成した後の絶縁基材の強度も考慮して、例えば、0.01mm以上かつ1.00mm以下がより好ましい。また、止まり穴の形状も特に問わないが、加工性の面から円筒形であることが好ましい。配置も、外部接続端子用開口と重ならない部分であれば特に問わないが、なるべく外部接続端子用開口の面心位置であり、かつ均等に複数個配置されていることが好ましい。しかし、止まり穴を形成した後の絶縁基材の強度を考慮して選択しなければならない。
【0016】
(エッチング液による方法)
穴となる箇所の樹脂のみを化学的にエッチング除去する方法では、絶縁基材の表面にマスクを形成し、不要な箇所のみをマスクから露出させ、そこにエッチング液をスプレー噴霧したり、あるいは化学エッチング液に浸漬して、化学エッチング液に接触させ、エッチング除去する。
このようなエッチング液は、前記の絶縁基材に応じて、適切なものを選択すれば良い。例えば、ポリイミド系絶縁基材をエッチングするとき、ポリイミドエッチング液TPE−3000(東レエンジニアリング株式会社製、商品名)を用いることができる。エッチングは、TPE−3000を60〜90℃にし、絶縁基材を浸漬、あるいはTPE−3000をスプレー噴霧して、止まり穴の底から配線パターンを形成する表面までの透湿度が、上記の条件を満たす厚さになる時間を実験的に求めることが好ましい。
【0017】
エッチングに樹脂材料や金属箔のマスクを用いることで、穴加工の位置およびサイズを規定することができる。この樹脂材料のマスクには、通常の配線板で用いられる材料を用いることができ、レジストインクをシルクスクリーン印刷して形成したり、ドライフィルム状の感光性レジストをラミネートし、穴あけ箇所を露光し、現像することで形成できる。金属箔のマスク材料としては、銅などを用いることができ、通常の配線板で用いるエッチング工程により、穴あけ箇所をエッチング除去し、マスクとすることができる。
【0018】
(ドリルによる方法)
ドリル加工による止まり穴は、一般的なドリル加工による穴あけを絶縁基材の途中で停止することにより形成することができる。絶縁基材の途中での停止は、深さ方向のドリル稼働距離を調節して行うことができる。ドリルの稼働距離は、絶縁基材の種類やドリルの材質によりドリル先端の摩耗速度が異なり深さが変化するため、実験的に求めるのが好ましい。
【0019】
(レーザによる方法)
レーザにより止まり穴の加工を行う場合、炭酸ガスレーザ、UV−YAGレーザ、エキシマレーザ等、特に制限されない、中でもエキシマレーザは止まり穴の深さを精度よく調整できるため好ましい。穴あけ条件は、レーザの種類、絶縁基材の種類および絶縁基材の厚さにより調整しなければならず、実験的に求めるのが好ましい。例えば、エキシマレーザを用いて絶縁基材を加工する場合、加工箇所に開口を設けた金属製のマスクにレーザをパルス状に照射することで、穴径0.01〜1.00mmの複数個の止まり穴を形成することができる。ショット(パルス)数としては、例えば1〜1000ショットの範囲内であり、止まり穴の底から配線パターンを形成する表面までの透湿度が、上記条件を満たす厚さのところまで加工できるようにするショット数を実験的に求めればよい。
【0020】
(ドライエッチングによる方法)
プラズマを用いたドライエッチングにより止まり穴を形成する場合、Ar、Xe、CF4、O2といった反応ガスを少なくとも1種類以上用いることができる。プラズマの発生源としては、平行平板の電極間に高周波電力を印加する方法、電子サイクロトロン共鳴を用いる方法など公知の装置を用いることができる。また、マスクとして樹脂材料であるレジストインクや感光性のドライフィルムレジストまたは金属箔を用いることができる。
【0021】
(貼り合わせによる方法)
止まり穴となる箇所に貫通穴を設けた絶縁基材と穴のないべたの絶縁基材とを貼り合わせることで、止まり穴を形成することができる。この場合は、その貫通穴にドリル加工、パンチプレス加工、レーザ加工、エッチング液によるウエット加工、プラズマなどを用いるドライエッチング加工などを用いることができる。また、導体パターンを形成する金属箔に接着剤を塗布したものと、止まり穴となる箇所に貫通穴を設けた絶縁基材とを、ラミネートあるいは積層して止まり穴とすることもできる。接着剤としては、透湿性の高いものを用いることが好ましいが、止まり穴の底から導体パターンを形成する表面までの透湿度が1(g/m2・24h)以上であることが好ましく、さらに10(g/m2・24h)以上であることがより好ましい。また、接着剤は、接着力、特に熱衝撃下での接着力が重要であり、この値が300(gf/cm)以下であると接着力が弱く実用的でない。
【0022】
(ベントホールの形成)
ベントホールは、ベントホールとなる箇所の樹脂のみを化学的にエッチング除去する方法、ドリルによる方法、パンチプレスによる方法、レーザによる方法、ドライエッチングによる方法などによって形成することができる。穴径は特に問わないが、例えば、0.01mm以上かつ1.00mm以下が好ましい。配置は、絶縁基材の半導体チップを搭載するエリア内であり、導体パターンを形成していない箇所であれば特に問わないが、なるべく均等に複数個配置されていることが好ましい。しかし、ベントホールを形成した後の絶縁基材の強度を考慮して選択しなければならない。また、止まり穴と同時に形成すると、効率的で好ましい。
【0023】
(半導体パッケージ用基板の製造)
半導体パッケージ用基板は、絶縁基材に止まり穴を形成する工程と導体パターンを形成する工程により製造できる。止まり穴を形成する工程と導体パターンを形成する工程は、どちらを先に行っても良く、その形成方法により効率的な順序を選択することが好ましい。
導体パターンの形成方法としては、絶縁基材層と金属層を有する積層材の不要な箇所の金属層をエッチング除去する方法、絶縁基材の必要な箇所にのみ、めっきにより導体パターンを形成する方法がある。
【0024】
(積層材の形成)
導体パターンとなる金属層と絶縁基材層からなる積層材は、接着機能を持つ絶縁基材と金属箔を貼り合わせる方法、金属箔に絶縁基材となる絶縁ワニスをキャスティングする方法、絶縁基材に蒸着またはめっきして形成する方法がある。
【0025】
(貼り合わせによる方法)
貼り合わせによる積層材の形成方法には、金属箔を接着剤で貼り合わせる方法や、半硬化した絶縁基材を直接金属箔と貼り合わせる方法がある。接着剤を使用する場合は、透湿性の高いものを用いるのが好ましいが、止まり穴の底から導体パターンを形成する表面までの透湿度が1(g/m2・24h)以上であることが好ましく、さらに10(g/m2・24h)以上であることがより好ましい。また、接着剤は、接着力、特に熱衝撃下での接着力が重要であり、この値が300(gf/cm)以下であると、導体パターンを接着する力が弱く、実用的でない。
また、前述した透湿度の高い接着剤としては、イミド基、アミド基、フェノール基、フェニレン基、エステル基、エーテル基、サルホン基、カーボネート基、カルボニル基、シリコーン結合を少なくとも1つ以上含む樹脂、または液晶ポリマ、含フッ素樹脂、エポキシ樹脂のいずれかを含む接着剤を用いることができる。中でも、ポリイミド系接着剤は、耐熱性が高く、好ましい。例えば、厚さ5〜15μmのポリイミド系接着剤であるN4(日立化成工業株式会社製、商品名)は、この透湿度がが150〜600(g/m2・24h)を示し、また、Q,が高いなど、配線板としての他の特性にも優れるので好ましい。さらにまた、この接着剤にも、吸水性の低いものであることが好ましく、JIS K7209による吸水率が、0.5wt%未満であることが好ましく、この吸水率が0.5wt%を超えると、吸水した水分が絶縁基材中に残り、リフロー時の熱によって一瞬に蒸気化してその圧力でパッケージにクラックを発生する恐れがある。
【0026】
上記樹脂を接着剤層とするには、樹脂ワニスを直接絶縁基材に塗布する方法、支持フィルムや支持金属に塗布し、半硬化させた接着フィルムを積層する方法がある。いずれの方法でも、接着剤層は、絶縁基材の少なくとも一方の面に、半硬化状態で形成することが好ましい。このようにすれば、金属箔を貼り合わせるのに、半硬化状の接着剤層の上に金属箔を重ね、加熱・加圧して積層一体化することができ、効率的に行うことができる。半硬化状の接着剤は、キスコータ、ロールコータ、コンマコータなどを用いて、絶縁基材もしくは支持フィルムや支持金属に塗布し、50〜200℃で10〜100分間加熱・乾燥して形成できる。加熱は使用する樹脂によって、それぞれ適切な条件で行うことが好ましい。
【0027】
前述の接着機能を有する絶縁基材の上に貼り合わせる金属箔としては、厚みが5〜50μmの範囲であることが好ましく、5μm未満の金属箔は貼り合わせることが困難で、50μmを超えると導体パターンをエッチング形成する時に、微細な形状に形成することが困難になる恐れがある。この金属箔としては、導電性の高いものが好ましく、例えば、銅を用いることができる。
【0028】
(キャステングによる方法)
また、絶縁基材層と金属層を有する積層材は、金属箔に絶縁基材となる絶縁ワニスをキャスティングして製造することもできる。この場合、金属箔の表面が適切な粗さを持つように調整されていれば、接着剤を用いる必要がなく、経済的である。例えば、銅箔に、絶縁ワニスとして、ポリイミドをキャスティングする場合、銅箔の表面粗さは、2〜15μmであることが好ましく、そのような粗さに調整するには、一般に知られている酸化剤による表面処理があり、亜塩素ナトリウム、過硫酸アルカリ、塩素酸カリウム、過塩素酸カリウム、又はペルオキソ硫酸アルカリのアルカリ性水溶液などの酸化剤を含む処理液に浸漬、又はその処理液を吹き付けて行う。また、この後に、酸化銅を還元して凹凸を残したまま粗化された表面を有する金属銅を得ることもできる。
このようにして表面を粗化した銅箔に、樹脂ワニスをキャスティングする。キャスティングの条件は、使用する樹脂ワニスによって異なるが、反り等が発生しないような条件を選択する必要がある。
【0029】
(蒸着またはめっきによる方法)
また、絶縁基材に蒸着またはめっきによって金属層を形成して、積層材としてもよい。例えば、ポリイミド樹脂フィルムの場合、銅を蒸着するには、まず、接着金属となるニッケルやクロムを50〜1000 蒸着し、その上に銅を100〜6000 蒸着する。さらに銅を電気めっきすることによって、総厚み5〜50μmの銅層を形成することができる。
また、絶縁基材に銅を0.5〜3μm無電解めっきし、さらに銅を電気めっきすることによって、総厚み5〜50μmの銅層を形成することもできる。
【0030】
(エッチングによる導体パターンの形成)
このようにして作製した積層材の、金属層の導体パターンとなる箇所にエッチングレジストを形成し、エッチングレジストから露出した箇所に、化学エッチング液をスプレー噴霧して、不要な銅箔をエッチング除去し、導体パターンを形成することができる。エッチングレジストは、通常の配線板に用いることのできるエッチングレジスト材料を用いることができ、レジストインクをシルクスクリーン印刷して形成したり、エッチングレジスト用感光性ドライフィルムを銅箔の上にラミネートして、その上に導体パターンの形状に光を透過するフォトマスクを重ね、紫外線を露光し、露光しなかった箇所を現像液で除去して形成する。化学エッチング液には、塩化第二銅と塩酸の溶液、塩化第二鉄溶液、硫酸と過酸化水素の溶液、過硫酸アンモニウム溶液など、通常の配線板に用いる化学エッチング液を用いることができる。
【0031】
(めっきによる導体パターンの形成)
また、導体パターンは、絶縁基材の必要な箇所にのみめっきを行うことで形成することもでき、通常のめっきによる導体パターンの形成技術を用いることができる。
例えば、絶縁基材に無電解めっき用触媒を付着させた後、めっきが行われない表面部分にめっきレジストを形成して、無電解めっき液に浸漬し、めっきレジストに覆われていない箇所にのみ無電解めっきを行う。その後、必要があればめっきレジストを除去して半導体パッケージ用基板とする。このときの無電解めっき用触媒は、通常パラジウムを用いることが多く、絶縁基材に無電解めっき用触媒を付着させるには、パラジウムを錯体の状態で水溶液に含ませ、絶縁基材を浸漬して表面にパラジウム錯体を付着させ、そのまま、還元剤を用いて、金属パラジウムに還元することによって、絶縁基材表面にめっきを開始するための核を形成することができる。通常は、このような操作をするために、被めっき物を、アルコールや酸で洗浄し、表面に付着した人体の指からの脂肪分や加工機械からの油分を除去し、絶縁基材表面にめっき用触媒を付着させやすくするクリーナーコンナディショナー工程、絶縁基材表面に金属パラジウムを付着させる増感工程、めっき金属の密着力を高め或いはめっきを促進する密着促進工程、めっき金属を析出させる無電解めっき工程、そして、必要な場合に、中和などの後処理工程を行う。
さらに、電気めっきにより、高さ5〜50μmの導体パターンを形成することもできる。
【0032】
前記した方法で形成した導体パターン表面の必要な部分にニッケル、金めっきを順次施すことができる。これらのめっきは、半導体チップと電気的に接続される1次接続端子(ワイヤボンド端子等)と、マザーボードと電気的に接続される2次接続端子(はんだボール等が搭載される外部接続端子)に施されるのが一般的である。このめっきは、無電解めっき、または電解めっきのどちらを用いてもよい。
【0033】
このようにして、半導体チップと接続される導体パターンとその導体パターンを支持する絶縁基材からなり、絶縁基材のうち半導体チップを搭載するエリアの外側であり、絶縁基材の導体パターンと反対面に、導体パターンを形成した面に達しない止まり穴を有する半導体パッケージ用基板、絶縁基材の半導体チップを搭載するエリア内にも止まり穴を有する半導体パッケージ用基板、絶縁基材の半導体チップを搭載するエリア内に貫通穴を有する半導体パッケージ用基板を製造することができる。
【0034】
(半導体パッケージの製造)
半導体パッケージは、上記半導体パッケージ用基板を用いる方法、止まり穴のない半導体パッケージ用基板を用いて、半導体パッケージの組立て工程中あるいは組立て後に、前述の方法から最適なものを選択し、止まり穴を形成することにより製造することができる。
【0035】
(半導体チップの搭載)
半導体チップは、接着剤により半導体パッケージ用基板にフェイスアップで固定し、導体パターンとボンディングワイヤで電気的に接続する方法や、異方導電性接着剤やバンプを用いたフリップチップ接続による方法で、半導体パッケージ用基板に搭載できる。
【0036】
(フェイスアップによる半導体チップの搭載)
半導体チップを半導体パッケージ用基板に固定する接着剤としては、ダイボンド用接着剤を用いることができる。ダイボンド用接着剤は、特にどんなものを用いてもよいが、絶縁性で接着力の強いものであることが好ましく、例えば、DF−100(日立化成工業株式会社製、商品名)のような、ダイボンドフィルムを用いるのがより好ましい。また、ダイボンド用接着剤も高透湿性で、透湿度が1(g/m2 ・24h)以上のものを用いるのが好ましく、さらに、10(g/m2 ・24h)以上のものがより好ましい。
半導体チップと金めっきを施した導体パッケージとの電気的な接続は、ボンディングワイヤで行うことができる。ボンディングワイヤとしては、金線を用いるのが一般的である。
【0037】
(フリップチップ接続による半導体チップの搭載)
半導体チップと半導体パッケージ用基板の導体パターンは、異方導電性接着剤やバンプを用いて、フリップチップ接続することが出来る。異方導電性接着剤としては、フィルム状のものを適当な条件で加熱・加圧して用いると、膜厚が均一であり、接続信頼性が高く、かつ効率的であり好ましい。また、半導体チップまたは導体パターン上に形成したバンプと併用することで、高い接続信頼性を得ることが出来る。
【0038】
(封止樹脂による半導体チップの封止)
半導体チップは、封止樹脂によって封止されていることが耐湿性の点で好ましく、このような封止樹脂としては、フェノール樹脂、メラミン樹脂、エポキシ樹脂、あるいはポリエステル樹脂などの熱硬化性樹脂を用いることができ、封止方法としては、半導体チップを包み込むように樹脂ワニスで固めるポッテングやコンパウンドによるトランスファ成型などを用いることができる。また、フリップチップ接続の場合は、半導体チップと半導体パッケージ用基板の間にアンダーフィル材などを用いて封止することもできる。
【0039】
このようにして、半導体チップと接続される導体パターンとその導体パターンを支持する絶縁基材からなる半導体パッケージ用基板と、その半導体パッケージ用基板に搭載した半導体チップと、半導体チップと導体パターンとを封止する封止樹脂からなり、絶縁基材のうち半導体チップを搭載するエリアの外側であり、絶縁基材の導体パターンと反対面に、導体パターンを形成した側に達しない止まり穴を有する半導体パッケージ、絶縁基材の半導体チップを搭載するエリア内にも止まり穴を有する半導体パッケージ、絶縁基材の半導体チップを搭載するエリア内に貫通穴を有する半導体パッケージ、半導体チップがダイボンドフィルムにより搭載された半導体パッケージ、半導体チップと導体パターンとの接続がボンディングワイヤである半導体パッケージ、半導体チップが異方導電性接着剤で搭載された半導体パッケージを製造することができる。
【0040】
【実施例】
実施例1
図1(a)に示すように、厚さ18μmの銅箔2に、絶縁ワニスとして、ポリイミド樹脂をキャスティングし加熱・乾燥を行い、厚さ50μmの絶縁基材1を形成した。次に、図1(b)に示すように、エキシマレーザを用いて、外部接続端子となる箇所に、直径0.4mmの開口3をチップ搭載領域に直径0.1mmのベントホール4を形成した。さらに、図1(c)に示すように、エキシマレーザを用いて、チップ搭載領域の外側のエリアに、絶縁基材1の厚さが10μm残る、直径0.2mmの止まり穴5を形成した。最後に、図1(d)に示すように、不要な箇所の銅箔をエッチング除去して導体パターン6を形成し、導体パターン表面に無電解のニッケル、金めっきを施した。
この止まり穴の底から導体パターンを形成した表面まで透湿度は3.0(g/m2 ・24h)であった。
【0041】
このようにして製造した半導体パッケージ用基板の、導体パターンの上に、図1(e)に示すような、半導体チップ7の裏面にダイボンドフィルム8を貼ったものを、図1(f)に示すように、フェイスアップで固定した。使用したダイボンドフィルムの透湿度は、150(g/m2 ・24h)であった。次に、図1(g)に示すように、ワイヤボンダUTC230(株式会社新川製、商品名)で、半導体チップ上の端子と半導体パターン用基板の導体パターンとを、直径25μmの金ワイヤ9でワイヤボンドして接続し、さらに、図1(h)に示すように、半導体チップを封止樹脂10であるCEL9200(日立化成工業株式会社製、商品名)を用いて、圧力10MPaでトランスファモールドして封止し、最後に、外部接続端子用開口に鉛・錫の共晶はんだボール11の一部を溶融して導体パターンに融着した。
このようにして作製した半導体パッケージを、吸湿処理を行った後、到達温度240℃、長さ2mのリフロー炉に0.5m/分の条件で流し、サンプル数22をリフローし、クラックの発生を調べた。結果を表1に示す。
【0042】
実施例2
厚さ50μmのアラミドフィルム12に、図2(a)に示すように、その一方の面に、ポリアミドイミド系接着剤13を10μmの厚さに塗布し、200℃で10分間、加熱・乾燥して半硬化状にした。次に、図2(b)に示すように、ドリルを用いて、止まり穴となる箇所に直径0.4mmの貫通穴14をあけ、図2(c)に示すように、穴のない厚さ25μmのアラミドフィルムを重ね、250℃で、2MPaのもとで加熱・加圧して、60分間保持することで積層一体化した。さらに、図2(d)に示すように、止まり穴と反対面にポリアミドイミド系接着剤13を10μmの厚さに塗布し、200℃で10分間、加熱・乾燥して半硬化状にした。そして、図2(e)に示すように、外部接続端子となる箇所に直径0.4mmの開口3をドリル加工し、図2(f)に示すように、厚さ18μmの銅箔2を重ね、250℃で、2MPaのもとで加熱・加圧して、60分間保持することで積層一体化した。次に、不要な箇所の銅箔をエッチング除去して導体パターン6を形成し、導体パターン表面に無電解のニッケル、金めっきを施した。
この止まり穴の底から導体パターンを形成した表面までの透湿度は、1.6(g/m2 ・24h)であった。
このようにして製造した半導体パッケージ用基板を用いた以外は、実施例1と同様にして、半導体パッケージを作成し、試験を行った。結果を表1に示す。
【0043】
実施例3
絶縁基材1として、図3(a)に示すように、厚さ75μmのポリイミドフィルム12の一方の表面面に、ポリイミド系接着剤13を10μmの厚さに塗布し、200℃で10分間、加熱・乾燥して半硬化状にしたものを用いた。次に、図3(b)に示すように、厚さ18μmの銅箔2を重ね、250℃で、2MPaのもとで加熱・加圧して、60分間保持することで積層一体化した。次に、図3(c)に示すように、感光性樹脂材料からなるドライフィルムレジストを真空ラミネートして、止まり穴とする箇所を露光・現像してエッチングマスク15を形成した。さらに、図3(d)に示すように、ポリイミドエッチング液TPE−3000(東レエンジニアリング製、商品名)を用いて、絶縁基材の厚みが25μm残る、止まり穴5を形成し、エッチングマスクを除去した。そして、図3(e)に示すように、炭酸ガスレーザを用いて、外部接続端子となる箇所に、銅箔に達する直径0.4mmの開口3を設け、図3(f)に示すように、不要な箇所の銅箔をエッチング除去して導体パターン6を形成し、導体パターン表面に無電解のニッケル、金めっきを施した。
【0044】
このようにして製造した半導体パッケージ用基板の、導体パターンの上に、図3(g)に示すように、フィルム状の異方導電性接着剤16を加熱・加圧して仮固定した。次に、図3(h)に示すような、金属バンプ17を形成した半導体チップ7を、図3(i)に示すように、導体パターンと金属バンプが対向するように加熱・加圧してフリップチップ接続した。使用した異方導電性接着剤の透湿度は、130(g/m2 ・24h)であった。次に、図3(j)に示すように、半導体チップを封止樹脂10であるCEL9200(日立化成工業株式会社製、商品名)を用いて、圧力10MPaでトランスファモールドして封止し、最後に、外部接続端子用の開口に鉛・錫の共晶はんだボール11の一部を溶融して導体パターンに融着した。
この時、止まり穴の底から導体パターンを形成した表面までの透湿度は、2.0(g/m2 ・24h)であった。
このようにして作製した半導体パッケージを、実施例1と同様に試験を行った。結果を表1に示す。
【0045】
実施例4
ガラス布にエポキシ樹脂を含浸し、加熱・加圧して硬化した厚さ200μmの絶縁基材1に、図4(b)に示すように、無電解めっきにより、必要な箇所にのみ銅めっきを行い、さらに、電解めっきにより、高さ12μmの導体パターン6を形成した。次に、図4(c)に示すように、炭酸ガスレーザを用いて、外部端子接続端子となる箇所に、直径0.4mmの開口3を形成した。さらに、導体パターン表面に無電解のニッケル、金めっきを施した。
【0046】
このようにして製造した半導体パッケージ用基板に、図4(d)に示すような、金属バンプ17を形成した半導体チップ7を、図4(e)に示すように、導体パターンと金属バンプが対向するように配置し、加熱・加圧してフリップチップ接続した。次に、図4(f)に示すように、半導体チップをアンダーフィル材10により樹脂封止した。さらに、図4(g)に示すように、外部接続端子用の開口に鉛・錫の共晶はんだボール11の一部を溶融して導体パターンに融着した。最後に、図4(h)に示すように、エキシマレーザを用いて、絶縁基材の厚みが5μm残るような直径0.3mmの止まり穴5を形成した。
この時、止まり穴の底から導体パターンを形成した表面までの透湿度は、38(g/m2 ・24h)であった。
このようにして作製した半導体パッケージを、実施例1と同様に試験を行った。結果を表1に示す。
【0047】
比較例
絶縁基材1として、図5(a)に示すように、厚さ75μmのポリイミドフィルム12の一表面に、ポリイミド系接着剤13を10μmのの厚さに塗布し、200℃で10分間、加熱・乾燥して半硬化状にしたものを用いた。次に、図5(b)に示すように、ドリルを用いて、外部接続端子となる箇所に、直径0.4mmの開口3を、チップ搭載領域に直径0.2mmのベントホール4を形成した。次に、図5(c)に示すように、厚さ18μmの銅箔2を重ね、250℃で、2MPaのもとで加熱・加圧して、60分間保持することで積層一体化した。更に、図5(d)に示すように、不要な箇所の銅箔をエッチング除去して導体パターン6を形成し、導体パターン表面に無電解のニッケル、金めっきを施した。
この半導体パッケージ用基板の絶縁基材1の透湿度は、0.4(g/m2 ・24h)であった。
このようにして製造した半導体パッケージ用基板を用いた以外は、実施例1と同様にして、半導体パッケージを作成し、試験を行った。結果を表1に示す。
【0048】
【表1】
Figure 0004696368
【0049】
【発明の効果】
以上に説明したとおり、本発明によって、小型化、高密度化に優れ、かつ、パッケージクラックを防止し信頼性に優れる小型の半導体パッケージに用いることのできる半導体パッケージ用基板とその製造方法および半導体パッケージとその製造方法を提供することができる。
【図面の簡単な説明】
【図1】本発明の第1の実施例を説明するための各工程における断面図である。
【図2】本発明の第2の実施例を説明するための各工程における断面図である。
【図3】本発明の第3の実施例を説明するための各工程における断面図である。
【図4】本発明の第4の実施例を説明するための各工程における断面図である。
【図5】本発明の比較例を説明するための各工程における断面図である。
【符号の説明】
1 絶縁基材
2 銅箔
3 外部接続端子用開口
4 ベントホール
5 止まり穴
6 導体パターン
7 半導体チップ
8 ダイボンドフィルム
9 金ワイヤ
10 封止樹脂
11 外部接続端子
12 樹脂フィルム
13 接着剤
14 止まり穴形成用貫通穴
15 エッチングマスク
16 異方導電性接着剤
17 金属バンプ

Claims (34)

  1. 少なくとも半導体チップと接続される導体パターンと前記導体パターンを支持する絶縁基材からなる半導体パッケージ用基板において半導体チップを搭載するエリアの外側で、後に封止樹脂と接する箇所の前記絶縁基材に、前記導体パターンと反対面から前記導体パターンを備える面に達しない止まり穴を有する半導体パッケージ用基板。
  2. 半導体チップを搭載するエリア内の前記絶縁基材にも、前記止まり穴を有する請求項に記載の半導体パッケージ用基板。
  3. 半導体チップを搭載するエリア内の前記絶縁基材に、貫通穴を有する請求項1または2に記載の半導体パッケージ用基板。
  4. 半導体チップと接続される導体パターンと前記導体パターンを支持する絶縁基材からなる半導体パッケージ用基板の製造方法において、前記絶縁基材の半導体チップを搭載するエリアの外側で、後に封止樹脂と接する箇所の前記絶縁基材に、前記導体パターンと反対面から前記導体パターンを備える面に達しない止まり穴を形成する工程を有する半導体パッケージ用基板の製造方法。
  5. 半導体チップを搭載するエリア内の前記絶縁基材にも、前記止まり穴を形成する工程を有する請求項に記載の半導体パッケージ用基板の製造方法。
  6. 前記止まり穴の形成が、樹脂のエッチング液によって選択的に行われる工程を有する請求項またはに記載の半導体パッケージ用基板の製造方法。
  7. 選択的にエッチングするためのマスクを形成する工程を有する請求項に記載の半導体パッケージ用基板の製造方法。
  8. 前記止まり穴の形成が、ドリルによって行われる工程を有する請求項またはに記載の半導体パッケージ用基板の製造方法。
  9. 前記止まり穴の形成が、レーザによって行われる工程を有する請求項またはに記載の半導体パッケージ用基板の製造方法。
  10. 前記止まり穴の形成が、ドライエッチングにより行われる工程を有する請求項またはに記載の半導体パッケージ用基板の製造方法。
  11. 前記止まり穴の形成が、貫通孔を有する絶縁基材と、べたの絶縁フィルムの貼り合わせによる工程を有する請求項またはに記載の半導体パッケージ用基板の製造方法。
  12. 半導体チップを搭載するエリア内の前記絶縁基材に、貫通穴を形成する工程を有する請求項11のうちいずれかに記載の半導体パッケージ用基板の製造方法。
  13. 絶縁基材の少なくとも一表面に、導体パターンを形成する工程を有する請求項12のうちいずれかに記載の半導体パッケージ用基板の製造方法。
  14. 導体パターンの形成が、金属箔を絶縁基材に貼り合わせ、その金属箔の不要な箇所をエッチング除去することによって行われる工程を有する請求項13に記載の半導体パッケージ用基板の製造方法。
  15. 導体パターンの形成が、めっきによって行われる工程を有する請求項13に記載の半導体パッケージ用基板の製造方法。
  16. 導体パターンの形成が、絶縁基材に金属を蒸着またはめっきした後に、不要な金属部分をエッチング除去する工程を有する請求項13に記載の半導体パッケージ用基板の製造方法。
  17. 少なくとも半導体チップと接続される導体パターンと前記導体パターンを支持する絶縁基材からなる半導体パッケージ用基板と、前記半導体パッケージ用基板に搭載した半導体チップと、前記半導体チップと前記導体パターンとを封止する封止樹脂からなり、前記半導体チップを搭載するエリアの外側で、前記封止樹脂と接する箇所の前記絶縁基材に、前記導体パターンと反対面から前記導体パターンを備える側に達しない止まり穴を有する半導体パッケージ。
  18. 前記半導体チップを搭載するエリア内の絶縁基材にも、前記止まり穴を有する請求項17に記載の半導体パッケージ。
  19. 半導体チップを搭載するエリア内の前記絶縁基材に、貫通穴を有する請求項17または18に記載の半導体パッケージ。
  20. 半導体チップが、ダイボンドフィルムにより搭載された請求項1719のうちいずれかに記載の半導体パッケージ。
  21. 半導体チップと導体パターンとの接続が、ボンディングワイヤである請求項1719のうちいずれかに記載の半導体パッケージ。
  22. 半導体チップが、異方導電性接着剤で搭載された請求項1719のうちいずれかに記載の半導体パッケージ。
  23. 半導体チップと接続される導体パターンと前記導体パターンを支持する絶縁基材からなる半導体パッケージ用基板と、前記半導体パッケージ用基板に搭載した半導体チップと、前記半導体チップと前記導体パターンとを封止する封止樹脂からなり、半導体チップを搭載するエリアの外側で、前記封止樹脂と接する箇所の前記絶縁基材に、前記導体パターンと反対面から前記導体パターンを形成した側に達しない止まり穴を形成する工程を有する半導体パッケージの製造方法。
  24. 前記半導体チップを搭載するエリア内の絶縁基材にも、前記止まり穴を形成する工程を有する請求項23に記載の半導体パッケージの製造方法。
  25. 止まり穴の形成が、樹脂のエッチング液によって選択的に行われる工程を有する請求項23または24に記載の半導体パッケージの製造方法。
  26. 選択的にエッチングするためのマスクを形成する工程を有する請求項25に記載の半導体パッケージの製造方法。
  27. 止まり穴の形成が、ドリルによって行われる工程を有する請求項23または24に記載の半導体パッケージの製造方法。
  28. 止まり穴の形成が、レーザによって行われる工程を有する請求項23または24に記載の半導体パッケージの製造方法。
  29. 止まり穴の形成が、ドライエッチングにより行われる工程を有する請求項23または24に記載の半導体パッケージの製造方法。
  30. 前記止まり穴の形成が、貫通孔を有する絶縁基材と、べたの絶縁フィルムの貼り合わせによる工程を有する請求項23または24に記載の半導体パッケージの製造方法。
  31. 前記半導体チップを搭載するエリア内の絶縁基材に、貫通穴を形成する工程を有する請求項2330のうちいずれかに記載の半導体パッケージの製造方法。
  32. 半導体チップを、ダイボンドフィルムにより搭載する工程を有する請求項2331のうちいずれかに記載の半導体パッケージの製造方法。
  33. 半導体チップと導体パターンとの接続を、ボンディングワイヤで行う工程を有する請求項2332のうちいずれかに記載の半導体パッケージの製造方法。
  34. 半導体チップを、異方導電性接着剤により搭載する工程を有する請求項2331のうちいずれかに記載の半導体パッケージの製造方法。
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Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH11135560A (ja) * 1997-10-27 1999-05-21 Nec Corp 樹脂封止型ボールグリッドアレイicパッケージ及びその製造方法
JPH11243160A (ja) * 1998-02-25 1999-09-07 Fujitsu Ltd 半導体装置及びその製造方法
JPH11330299A (ja) * 1998-05-13 1999-11-30 Nitto Denko Corp ベアチップ実装基板
JP2000091749A (ja) * 1998-09-17 2000-03-31 Hitachi Aic Inc 多層配線板およびその製造方法
JP2000196206A (ja) * 1998-12-28 2000-07-14 Sony Chem Corp 両面フレキシブルプリント基板の製造方法
JP2000216281A (ja) * 1999-01-27 2000-08-04 Sharp Corp 樹脂封止型半導体装置
JP2000311968A (ja) * 1996-07-31 2000-11-07 Sharp Corp 半導体パッケージ用チップ支持基板
JP2001015628A (ja) * 1999-06-29 2001-01-19 Sharp Corp 半導体装置及び半導体装置用基板

Patent Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000311968A (ja) * 1996-07-31 2000-11-07 Sharp Corp 半導体パッケージ用チップ支持基板
JPH11135560A (ja) * 1997-10-27 1999-05-21 Nec Corp 樹脂封止型ボールグリッドアレイicパッケージ及びその製造方法
JPH11243160A (ja) * 1998-02-25 1999-09-07 Fujitsu Ltd 半導体装置及びその製造方法
JPH11330299A (ja) * 1998-05-13 1999-11-30 Nitto Denko Corp ベアチップ実装基板
JP2000091749A (ja) * 1998-09-17 2000-03-31 Hitachi Aic Inc 多層配線板およびその製造方法
JP2000196206A (ja) * 1998-12-28 2000-07-14 Sony Chem Corp 両面フレキシブルプリント基板の製造方法
JP2000216281A (ja) * 1999-01-27 2000-08-04 Sharp Corp 樹脂封止型半導体装置
JP2001015628A (ja) * 1999-06-29 2001-01-19 Sharp Corp 半導体装置及び半導体装置用基板

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