JP4376890B2 - 半導体チップ実装用回路基板 - Google Patents
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Description
このような構造のICパッケージ100Aの上側には、他のICパッケージ100Bが積層された状態とされて、基板105に実装されている。
このような絶縁性基材上への銅箔の貼付に代えて、絶縁性基材上に予め銅箔が貼付られた片面銅張積層板を用いることもでき、その銅箔は密着性改善のためにマット処理されていることが好ましい。片面銅張積層板を使用することが最も好ましい実施の形態である。
その理由は、PETフィルムの厚さに依存して、導電性バンプの絶縁性基材表面からの突出量が決まるので、10μm未満の厚さでは突出量が小さすぎて接続不良になりやすく、逆に50μmを超えた厚さでは、溶融した導電性バンプが接続界面において拡がりすぎるので、ファインパターンの形成ができないからである。
上記開口径に制限を設けた理由は、50μm未満では開口内に導電性ペーストを充填し難くなると共に、接続信頼性が低くなるからであり、200μmを超えると、高密度化が困難になるからである。
この実施態様では、バイアホール形成用の開口をレーザ加工で形成したが、ドリル加工、パンチング加工等の機械的方法で穴開けすることも可能である。
この電解めっきの充填は、単一の金属でも良いが、開口内にまず電解銅めっきを充填して開口端近くまで充填した後、開口内の残りの空間に銅よりも低融点の金属からなる、例えば、電解スズめっきを充填することもできる。
このようにバイアホール開口端近くに、銅よりも融点の低い金属めっきを充填することによって、絶縁性樹脂基材の他方の表面に銅箔を圧着して、基板両面に配線パターンを形成する場合、銅箔との接着性を高めることができる。
ここで、電解めっき処理の前に、開口内の金属層の表面を酸などで活性化処理しておくとよい。
特に、本発明では、絶縁性樹脂基板の表面から外側に盛り上がった電解めっき(金属)を、プレスにより押し広げて平坦化すると、バイアホール形成用開口よりも面積が広い導体パッド(ランド)に形成される。このような実施形態は、後述する層間部材の導電性バンプとの接続信頼性を高める点で有利である。
上記導電性ペーストとしては、銀、銅、金、ニッケル、各種はんだから選ばれる1種または2種以上の金属粒子からなる導電性ペーストを使用できる。
なお、導電性ペーストとしては、金属粒子に、エポキシ樹脂などの熱硬化性樹脂や、ポリフェニレンスルフィド(PPS)樹脂を加えた有機系導電性ペーストが望ましい。
なお、レーザ加工によって形成されたバイアホール形成用開口は、その孔径が50〜200μmの微細孔であり、導電ペーストを充填する場合には、気泡が残り易いので、電解めっきによる充填が実用的である。
電解めっきとしては、例えば、Sn、Pb、Ag、Au、Cu、Zn、In、Bi、半田またはスズ合金から選ばれる少なくとも1種の金属を使用でき、電解すずめっきが最も好ましい。
この場合には、電解めっきの高さのばらつきは、充填される導電性ペースト量を調整することにより是正され、多数の導体パッドの高さをそろえることができる。
この導電性ペーストからなるバンプは、半硬化状態であることが望ましい。導電性ペーストは、半硬化状態でも硬く、熱プレス時に軟化した有機接着剤層を貫通させることができるからである。また、熱プレス時に変形して接触面積が増大し、導通抵抗を低くすることができるだけでなく、高さのばらつきを是正することができるからである。
上記低融点金属としては、Pb−Sn系はんだ、Ag−Sn系はんだ、インジウムはんだ等を使用することができる。
電解めっきとしては、例えば、Sn、Pb、Ag、Au、Cu、Zn、In、Bi、半田またはスズ合金から選ばれる少なくとも1種の金属を使用することができるが、電解すずめっきが最も好ましい実施形態である。
その理由は、1μm未満では、導電性バンプを均一に形成することができないからであり、また、30μmを越えるとマイグレーションやウイスカーの発生が増加するからである。特に、5μmの高さとすることが最も好ましい。
上記導電性バンプを形成した後、NaOHやKOH等のアルカリ、硫酸、硝酸、酢酸等の酸、アルコール等の溶剤等を用いてめっきレジスト層を完全に除去する。
上記配線パターン表面には、必要に応じて、粗化層を形成することもでき、半導体実装用回路基板と層間部材とを接着する接着剤層との密着性を改善し、剥離(デラミネーション)の発生を防止することができる。
ここで、有機系接着剤の溶剤としては、NMP、DMF、アセトン、エタノールを用いることができる。
また、樹脂の塗布後、減圧・脱泡を行って、粗化層と樹脂との界面の気泡を完全に除去することも可能である。なお、接着剤層の形成は、接着剤シートをラミネートすることによって行うこともできる。
特に、導電性金属にスズを用いた実施形態では、80〜200℃の範囲の温度がより好ましい。その温度内であれば、バンプの形状保持性が保たれつつも、溶解して接続を行えるからである。
上記絶縁性樹脂基材の厚さは、10〜500μm、好ましくは50〜200μmであり、さらに100〜150μmが最適である。これらの範囲より薄くなると強度が低下して取扱が難しくなり、逆に厚すぎると微細な貫通孔の形成およびその貫通孔内への導電性ペーストの充填が難しくなるからである。
その理由は、導体ポストの絶縁性基材表面からの突出量が、このPETフィルムの厚さに依存して決まるためであり、10μm未満の厚さでは突出量が小さすぎて接続不良になりやすく、逆に50μmを超えた厚さでは、溶融した導体ポストが接続界面において拡がりすぎるので、ファインパターンの形成ができないからである。
その理由は、上記比率の範囲内では、導電性ペーストに空隙がないように充填させることが可能であり、半導体実装回路基板との積層時に、プレスによる接触個所の位置ずれを抑制して接続信頼性を高めることができるためである。
特に、硬質の絶縁性樹脂基材上に接着剤層や保護フィルムが貼付けられた状態で行う場合には、たとえば、プラズマ放電やコロナ放電等を用いたドライデスミア処理によることが望ましい。ドライデスミア処理のうち、プラズマクリーニング装置を使用したプラズマクリーニングがとくに好ましい。
この実施態様では、貫通孔をレーザ加工で形成したが、ドリル加工、パンチング加工等の機械的方法で穴開けすることも可能である。
なお、導電性ペーストとしては、金属粒子に、エポキシ樹脂などの熱硬化性樹脂や、ポリフェニレンスルフィド(PPS)樹脂を加えた有機系導電性ペーストが望ましい。
その理由は、10μm未満の厚さでは突出量が小さすぎて接続不良になりやすく、逆に50μmを超えた厚さでは、溶融した導体ポストが接続界面において拡がりすぎるので、ファインパターンの形成ができないからである。
その際、半導体チップ実装回路基板と層間部材との積層形態としては、種々の形態が可能であるが、たとえば、最上層には、バイアホールが形成されていない半導体チップ実装回路基板を、その半導体チップ実装面を下方に向けて配置し、その下方には層間部材を配置する。層間部材は、その中央開口部内に実装回路基板に実装した半導体チップを収容する。そして、その下方には、更に実装回路基板と層間部材とが同様に重ね合わせられ、最下層にはI/O配線基板が配置される。
各実施形態における半導体モジュール1は、半導体チップ3を実装した半導体チップ実装用回路基板2と層間部材20とを交互に重ね合わせ、最下層にI/O配線基板30を重ねて一括して加熱プレスすることにより一体化された構造となっている。
この絶縁性樹脂基材5は、たとえば、ガラス布エポキシ樹脂基材、ガラス布ビスマレイミドトリアジン樹脂基材、ガラス布ポリフェニレンエーテル樹脂基材、アラミド不織布−エポキシ樹脂基材、アラミド不織布−ポリイミド樹脂基材から選ばれるリジッド(硬質)な積層基材が使用され得るが、ガラス布エポキシ樹脂基材が最も好ましい。
その理由は、銅箔6が後述するようにエッチングされた後の取扱中に、配線パターンやビアホールの位置がずれることがなく、位置精度に優れるからである。
この保護フィルム7は、後述する導電性バンプの高さ調整用に使用され、たとえば、表面に粘着層を設けたポリエチレンテレフタレート(PET)フィルムが使用され得る。
このような加工条件のもとで形成され得る開口8の口径は、50〜200μmであることが望ましい。
上記エッチング液としては、硫酸一過酸化水素、過硫酸塩、塩化第二銅、塩化第二鉄の水溶液から選ばれる少なくとも1種の水溶液が望ましい。
この粗化処理は、多層化する際に、接着剤層との密着性を改善し、剥離(デラミネーション)を防止するためである。
2Cu(I)An/2 +n/4O2 +nAH (エアレーション)
→2Cu(II)An +n/2H2O
式中、Aは錯化剤(キレート剤として作用)、nは配位数を示す。
すなわち、半導体チップ3を第1の導電性バンプ12上に実装するには、回路基板2と半導体チップ3との間に、シート状の封止用樹脂を介在させ、例えば、加熱雰囲気下で半導体チップ3の出力端子を第1の導電性バンプ12に接合させることによって、端子−バンプ間の電気的接続がなされるとともに、半導体チップ3と回路基板2との隙間が樹脂封止されて、半導体チップ3の表面実装が行われ、半導体チップが実装された回路基板が製造される。
この絶縁性樹脂基材21の厚さは、後述する開口部27内に半導体チップ3を収容する必要性から、半導体チップ実装用回路基板2の上面から半導体チップ3の上面までの高さよりもやや厚く、例えば130μmとし、また、絶縁性樹脂基材21の上面および下面の面積は、積層の際に対向配置されるプリント基板2の面積とほぼ等しくされている。
上記最上層の半導体チップ実装用基板2に対面する層間部材20は、その開口部27内に半導体チップ実装用回路基板2に実装・固定された導体チップ3を収容し、また、その導体ポスト26の上側の突出端が、半導体チップ実装用回路基板2の接続用ランド15aに対面し、導体ポスト26の下側の突出端が、その下方において隣接する半導体チップ実装用回路基板2の導電性バンプ13に対面するように重ね合わせられる。そして、さらに下方には、層間部材20が、その導体ポスト26の上側の突出端が、上方において隣接する半導体チップ実装用回路基板2の接続用ランド15aに対面し、導体ポスト26の下側の突出端が、その下方に位置する最下層のI/O配線基板30の導体パッド31に対面するように重ね合わせられる。
なお、I/O配線基板30は、絶縁性樹脂基板33の所定の位置にバイアホール34が形成され、その上下に所定の配線回路(図示せず)および導体パッド31が形成されたものである。
このとき、最上層の半導体チップ実装用基板2の配線パターン5は、隣接する層間部材20に形成された導体ポスト26を介して、下方の半導体チップ実装用回路基板2の配線パターンに電気的接続され、さらに下方の層間部材20に形成された導体ポスト26を介して、I/O配線基板30の配線パターンに電気的接続される。
また、I/O配線基板30の下面側のランド31には、外部基板との接続用の半田ボール32が形成される。
さらに、本発明による半導体モジュールは、上記積層状態に限定されるものではなく、本発明による半導体チップ実装用基板2と層間部材20とを少なくとも積層し、それに加えて、他の形態のI/O配線基板を組み合わせてもよい。
以下、本発明による半導体モジュールの具体的な実施例について説明する。
(1)エポキシ樹脂をガラスクロスに含浸させてBステージとしたプリプレグと、銅箔とを積層して加熱プレスすることにより得られる片面銅張積層板4を、半導体チップ実装用回路基板2の出発材料として用いる。絶縁性樹脂基材5の厚さは75μm、銅箔12の厚さは、12μmとした(図1(a)参照)。
パルスエネルギー 0.5〜100mJ
パルス幅 1〜100μs
パルス間隔 0.5ms以上
ショット数 3〜50
硫酸 180 g/l
硫酸銅 80 g/l
添加剤(アトテックジャパン製、商品名:カパラシドGL)
1 ml/l
〔電解めっき条件〕
電流密度 2 A/dm2
時間 30 分
温度 25 ℃
硫酸 105 ml/l
硫酸すず(SnSO4) 30 g/l
添加剤 40 ml/l
〔電解めっき条件〕
電流密度 2 A/dm2
時間 20 分
温度 25 ℃
硫酸 105 ml/l
硫酸すず(SnSO4) 30 g/l
添加剤 40 ml/l
〔電解めっき条件〕
電流密度 4 A/dm2
時間 50 分
温度 25 ℃
この処理工程においては、先ず、絶縁性樹脂基材5の銅箔6貼付面を覆って、例えば、電着法によってフォトレジスト層14を形成した(図2(g)参照)後、所定の回路パターンに沿って露光、現像処理する(図2(h)参照)。
その後、フォトレジスト層14によって保護されていない銅箔6部分をエッチング処理することによって、所定の配線パターンを有する配線パターン15を形成した後、フォトレジスト層14を除去する。
上記エッチング液としては、硫酸一過酸化水素、過硫酸塩、塩化第二銅、塩化第二鉄の水溶液から選ばれる少なくとも1種の水溶液が望ましい。
パルスエネルギー 0.5〜100mJ
パルス幅 1〜100μs
パルス間隔 0.5ms以上
ショット数 3〜50
その後、保護フィルム23を剥離させると、その保護フィルム23の厚さ分だけ接着剤層22の表面から突出する導体ポスト26が、絶縁性樹脂基材21の上面および下面に形成される(図3(e)参照)。
(1)参考例1の(1)〜(9)と同様の処理を行って、半導体実装用回路基板2を作製した(図1〜図2参照)。
(2)次に、ガラス布基材にエポキシ樹脂を含浸させ、加熱半硬化状態として板状に形成してなる、厚さ150μmのプリプレグを層間部材20の絶縁性樹脂基材21として用意した(図5(a)参照)。
上記プリプレグからなる絶縁性樹脂基材21の両面に、厚さが23μmの保護フィルム23を貼付し(図5(b)参照)、以下のようなレーザ加工条件で、パルス発振型炭酸ガスレーザを絶縁性樹脂基材21の下方から照射して、下面側の口径が250μm、上面側の口径が100μmである円錐台形の貫通孔24を形成した(図5(c)参照)。
パルスエネルギー 0.5〜100mJ
パルス幅 1〜100μs
パルス間隔 0.5ms以上
ショット数 3〜50
上記実施例2によれば、層間部材20に形成される貫通孔24は、上面側の開口よりも下面側の開口の内径が大きいテーパ状に形成されるため、導体ポスト26の下面側の突出部26bの口径が、上面側の突出部26aの口径よりも大きく形成される。
(1)参考例1の(1)〜(9)と同様の処理を行って、半導体実装用回路基板2を作製した。
(2)次に、層間部材20の出発材料として、板状のガラス布基材エポキシ樹脂により形成される絶縁性樹脂基材21を用いた(図7(a)参照)。
まず、厚さが130μmの絶縁性樹脂基材21の両面に、厚さ15μmの接着剤層22を形成し、さらにその接着剤層22の上に、厚さが23μmの保護フィルム23を貼付し(図7(b)参照)、以下のようなレーザ加工条件で、パルス発振型炭酸ガスレーザを絶縁性樹脂基材21の下方から照射して、段付円筒形の貫通孔24を形成した。
この貫通孔24は、下面側においては、口径が250μmの円柱形状の凹部55からなり、上面側においては、凹部55の底面から絶縁性樹脂基材21の厚さ方向に同軸貫通する、口径が100μmの円柱形状の貫通孔56からなり、全体として段付形状をなしている(図7(c)参照)。
パルスエネルギー 5〜15mJ
パルス幅 1〜50μs
パルス間隔 2ms以上
ショット数 1〜2
〔貫通孔56のレーザ加工条件〕
パルスエネルギー 0.5〜5mJ
パルス幅 1〜20μs
パルス間隔 2ms以上
ショット数 3〜10
その後、各保護フィルム23を剥離させると、その保護フィルム23の厚さ分だけ接着剤層22の表面から突出する導体ポスト26(突出端部26a、26b)が、絶縁性樹脂基材21の上面および下面に形成される(図7(e)参照)。
上記導体ポスト26の突出部分26aおよび26bの直径は、上記円錐台形の貫通孔24の口径に対応しており、上部の突出部分26aが下部の突出部分26bよりも小さく形成されている。
上記参考例3によれば、層間部材20に形成される貫通孔24は、上面側の開口56よりも下面側の開口55の内径が大きい段付円柱形状に形成されるため、導体ポスト26の下面側の突出部分26bの口径が、上面側の突出部分26aの口径よりも大きく形成される。
(1)エポキシ樹脂をガラスクロスに含浸させてBステージとしたプリプレグと、銅箔とを積層して加熱プレスすることにより得られる片面銅張積層板4を、半導体チップ実装用回路基板2の出発材料として用いる。絶縁性樹脂基材5の厚さは40μm、銅箔12の厚さは、12μmとした。
上記PETフィルム7は、厚みが10μmの粘着剤層と、厚みが12μmのPETフィルムベースとからなる。
パルスエネルギー 0.5〜100mJ
パルス幅 1〜100μs
パルス間隔 0.5ms以上
ショット数 3〜50
Sn(BF4)2 25g/l
Pb(BF4)2 12g/l
添加剤 5ml/l
(電解半田めっき条件)
温度 20℃
電流密度 0.4A/dm2
硫酸 105 ml/l
硫酸すず(SnSO4) 30 g/l
添加剤 40 ml/l
〔電解めっき条件〕
電流密度 2 A/dm2
時間 20 分
温度 25 ℃
この処理工程においては、先ず、積層板16の両面を覆って、例えば、電着法によってフォトレジスト層14を形成した(図10(g)参照)後、所定の回路パターンに沿って露光、現像処理する(図10(h)参照)。その後、フォトレジスト層14によって保護されていない銅箔6部分をエッチング処理することによって、両面に所定の配線パターンを有する配線パターン15を形成した後、フォトレジスト層14を除去する(図10(i)参照)。
上記エッチング液としては、硫酸一過酸化水素、過硫酸塩、塩化第二銅、塩化第二鉄の水溶液から選ばれる少なくとも1種の水溶液が望ましい。
開口8の内部に電解銅めっきを充填し、その充填深さが絶縁性樹脂基材5の表面と面一になる程度にした後、さらに電解半田めっき処理を施して、電解銅めっきの表面を覆う程度に電解半田めっきで被覆してバイアホール9を形成し、層間部材20として、板状のガラス布基材エポキシ樹脂により形成される絶縁性樹脂基材21を用いたこと以外は、参考例4と同様の処理を行って、BGA構造を有する半導体モジュール1を作製した。
(1)エポキシ樹脂をガラスクロスに含浸させてBステージとしたプリプレグと、銅箔とを積層して加熱プレスすることにより得られる片面銅張積層板4を、半導体チップ実装用回路基板2の出発材料として用いる。絶縁性樹脂基材5の厚さは40μm、銅箔12の厚さは、12μmとした(図12(a)参照)。
パルスエネルギー 0.5〜100mJ
パルス幅 1〜100μs
パルス間隔 0.5ms以上
ショット数 3〜50
この電解銅めっきは、絶縁性樹脂基材5の表面からわずかに突出する程度に充填されている(図12(c)参照)。
硫酸 180 g/l
硫酸銅 80 g/l
添加剤(アトテックジャパン製、商品名:カパラシドGL)
1 ml/l
〔電解めっき条件〕
電流密度 2 A/dm2
時間 35 分
温度 25 ℃
硫酸 105 ml/l
硫酸すず(SnSO4) 30 g/l
添加剤 40 ml/l
〔電解めっき条件〕
電流密度 4 A/dm2
時間 50 分
温度 25 ℃
この処理工程においては、先ず、絶縁性樹脂基材5の銅箔6貼付面を覆って、例えば、電着法によってフォトレジスト層14を形成し(図13(g)参照)、その後、所定の回路パターンに沿って露光、現像処理する(図13(h)参照)。ついで、フォトレジスト層14によって保護されていない銅箔6部分をエッチング処理することによって、所定の配線パターンを有する配線パターン15を形成した後、フォトレジスト層14を除去する(図13(i)参照)。
上記エッチング液としては、硫酸一過酸化水素、過硫酸塩、塩化第二銅、塩化第二鉄の水溶液から選ばれる少なくとも1種の水溶液が望ましい。
(1)エポキシ樹脂をガラスクロスに含浸させてBステージとしたプリプレグと、銅箔とを積層して加熱プレスすることにより得られる片面銅張積層板4を、半導体チップ実装用回路基板2の出発材料として用いる。絶縁性樹脂基材5の厚さは40μm、銅箔12の厚さは、12μmとした。
パルスエネルギー 0.5〜100mJ
パルス幅 1〜100μs
パルス間隔 0.5ms以上
ショット数 3〜50
硫酸 180 g/l
硫酸銅 80 g/l
添加剤(アトテックジャパン製、商品名:カパラシドGL)
1 ml/l
〔電解めっき条件〕
電流密度 2 A/dm2
時間 35 分
温度 25 ℃
その結果、各層間の電気的接続性および密着性という点では問題がなく、ヒートサイクル条件下においても、1000サイクルまで半導体チップおよび導体接続部分での剥離やクラックなどは確認されず、抵抗値の上昇も確認されなかった。
2 半導体チップ実装用基板
3 半導体チップ
5 絶縁性樹脂基材
6 銅箔
7 PETフィルム
8 バイアホール形成用開口
9 バイアホール
10 めっきレジスト層
12 半導体チップ実装用バンプ(第1の導電性バンプ)
13 接続用バンプ(第2の導電性バンプ)
14 フォトレジスト層
15 配線パターン
15a 導体パッド(ランド)
16 封止樹脂
19 導体パッド
20 層間部材
22 接着剤層
26 導体ポスト
27 開口部
30 I/O配線基板
31 導体パッド
32 半田ボール
Claims (6)
- 硬質の絶縁性樹脂基材の一面側には、その中央部において半導体チップを実装する導電性バンプが電解めっきにより形成され、その導電性バンプから硬質の絶縁性樹脂基材の周辺部に向けて配線パターンが延設され、前記硬質の絶縁性樹脂基材の他面側には、前記配線パターンに達する開口内に充填された電解めっきを含んでなるバイアホールが設けられるとともに、そのバイアホールに電気的に接続された導体パッドが、バイアホールの真上に位置して前記開口から突出した電解めっきをプレスにより押し広げることによって形成されていることを特徴とする半導体チップ実装用回路基板。
- 前記硬質の絶縁性樹脂基材の周辺部に向けて延設された配線パターンの一部は、導体パッドの形態に形成されていることを特徴とする請求項1に記載の半導体チップ実装用回路基板。
- 前記硬質の絶縁性樹脂基材の他面側にも配線パターンが形成され、前記導体パッドに電気的に接続されていることを特徴とする請求項1に記載の半導体チップ実装用回路基板。
- 前記バイアホールは、少なくとも銅よりも融点が低い金属を含んで形成されることを特徴とする請求項1に記載の半導体チップ実装用回路基板。
- 前記バイアホールは、開口底部寄りに充填された電解銅めっきと、開口端寄りに充填された銅よりも融点が低い金属の電解めっきとの2層から形成されることを特徴とする請求項1に記載の半導体チップ実装用回路基板。
- 前記導電性バンプは、Sn、Pb、Ag、Au、Cu、Zn、In、Bi、半田またはスズ合金から選ばれる少なくとも1種の金属から形成されることを特徴とする請求項1に記載の半導体チップ実装用回路基板。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
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Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
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Application Number | Title | Priority Date | Filing Date |
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JP2002013614A Division JP4022405B2 (ja) | 2002-01-23 | 2002-01-23 | 半導体チップ実装用回路基板 |
Publications (2)
Publication Number | Publication Date |
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JP2007059951A JP2007059951A (ja) | 2007-03-08 |
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Application Number | Title | Priority Date | Filing Date |
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Country Status (1)
Country | Link |
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JP (1) | JP4376890B2 (ja) |
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Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN102460694A (zh) * | 2009-06-19 | 2012-05-16 | 株式会社安川电机 | 电力变换装置 |
JP2012015262A (ja) * | 2010-06-30 | 2012-01-19 | Nippon Avionics Co Ltd | 熱圧着用ヒータツールのクリーニング方法および装置 |
US11862546B2 (en) * | 2019-11-27 | 2024-01-02 | Applied Materials, Inc. | Package core assembly and fabrication methods |
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Publication number | Publication date |
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JP2007059951A (ja) | 2007-03-08 |
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