JP4376891B2 - 半導体モジュール - Google Patents
半導体モジュール Download PDFInfo
- Publication number
- JP4376891B2 JP4376891B2 JP2006327041A JP2006327041A JP4376891B2 JP 4376891 B2 JP4376891 B2 JP 4376891B2 JP 2006327041 A JP2006327041 A JP 2006327041A JP 2006327041 A JP2006327041 A JP 2006327041A JP 4376891 B2 JP4376891 B2 JP 4376891B2
- Authority
- JP
- Japan
- Prior art keywords
- semiconductor chip
- insulating resin
- base material
- plating
- conductive
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
- H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
- H01L2224/161—Disposition
- H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
- H01L2224/732—Location after the connecting process
- H01L2224/73201—Location after the connecting process on the same surface
- H01L2224/73203—Bump and layer connectors
- H01L2224/73204—Bump and layer connectors the bump connector being embedded into the layer connector
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01019—Potassium [K]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01087—Francium [Fr]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/151—Die mounting substrate
- H01L2924/153—Connection portion
- H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
- H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/151—Die mounting substrate
- H01L2924/153—Connection portion
- H01L2924/1532—Connection portion the connection portion being formed on the die mounting surface of the substrate
Description
このような構造のICパッケージ100Aの上側には、他のICパッケージ100Bが積層された状態とされて、基板105に実装されている。
硬質の絶縁性樹脂基材の一面側には、その中央部において、半導体チップを実装する第1の導電性バンプが形成されるとともに、その導電性バンプから硬質の絶縁性樹脂基材の周辺部に延設された配線パターンが形成され、一方、前記硬質の絶縁性樹脂基材の他面側には、前記配線パターンに達する開口が設けられ、その開口底部寄りに充填された電解銅めっきと、開口端寄りに充填された銅よりも融点が低い金属の電解めっきとの2層から形成されてなるバイアホールが形成されるとともに、そのバイアホールの直上に位置し、かつ、Sn、Pb、Ag、Au、Cu、Zn、In、Bi、半田またはスズ合金から選ばれる少なくとも1種の金属から形成される第2の導電性バンプがバイアホールに電気的に接続されてなる半導体チップ実装用基板と、
硬質の絶縁性樹脂基材の中央部において、前記半導体チップを収納する開口部が形成されているとともに、前記絶縁性樹脂基材を貫通した貫通孔内に導電性物質を充填させ、かつ絶縁性樹脂基材の両面から突出させてなる導体ポストが形成されてなる層間部材とを、
接着剤を介して交互に積層し、かつその積層体を加熱プレスすることによって製造される半導体モジュールである。
このような絶縁性基材上への銅箔の貼付に代えて、絶縁性基材上に予め銅箔が貼付られた片面銅張積層板を用いることもでき、その銅箔は密着性改善のために
マット処理されていることが好ましい。片面銅張積層板を使用することが最も好ましい実施の形態である。
その理由は、PETフィルムの厚さに依存して、導電性バンプの絶縁性基材表面からの突出量が決まるので、10μm未満の厚さでは突出量が小さすぎて接続不良になりやすく、逆に50μmを超えた厚さでは、溶融した導電性バンプが接続界面において拡がりすぎるので、ファインパターンの形成ができないからである。
上記開口径に制限を設けた理由は、50μm未満では開口内に導電性ペーストを充填し難くなると共に、接続信頼性が低くなるからであり、200μmを超えると、高密度化が困難になるからである。
この実施態様では、バイアホール形成用の開口をレーザ加工で形成したが、ドリル加工、パンチング加工等の機械的方法で穴開けすることも可能である。
この電解めっきの充填は、単一の金属でも良いが、開口内にまず電解銅めっきを充填して開口端近くまで充填した後、開口内の残りの空間に銅よりも低融点の金属からなる、例えば、電解スズめっきを充填することもできる。
このようにバイアホール開口端近くに、銅よりも融点の低い金属めっきを充填することによって、絶縁性樹脂基材の他方の表面に銅箔を圧着して、基板両面に配線パターンを形成する場合、銅箔との接着性を高めることができる。
ここで、電解めっき処理の前に、開口内の金属層の表面を酸などで活性化処理しておくとよい。
特に、絶縁性樹脂基板の表面から外側に盛り上がった電解めっき(金属)を、プレスにより押し広げて平坦化すると、バイアホール形成用開口よりも面積が広い導体パッド(ランド)に形成される。このような実施形態は、後述する層間部材の導電性バンプとの接続信頼性を高める点で有利である。
上記導電性ペーストとしては、銀、銅、金、ニッケル、各種はんだから選ばれる1種または2種以上の金属粒子からなる導電性ペーストを使用できる。
なお、導電性ペーストとしては、金属粒子に、エポキシ樹脂などの熱硬化性樹脂や、ポリフェニレンスルフィド(PPS)樹脂を加えた有機系導電性ペーストが望ましい。
なお、レーザ加工によって形成されたバイアホール形成用開口は、その孔径が50〜200μmの微細孔であり、導電ペーストを充填する場合には、気泡が残り易いので、電解めっきによる充填が実用的である。
電解めっきとしては、例えば、Sn、Pb、Ag、Au、Cu、Zn、In、Bi、半田またはスズ合金から選ばれる少なくとも1種の金属を使用でき、電解すずめっきが最も好ましい。
この場合には、電解めっきの高さのばらつきは、充填される導電性ペースト量を調整することにより是正され、多数の導電性バンプの高さをそろえることができる。
この導電性ペーストからなるバンプは、半硬化状態であることが望ましい。導電性ペーストは、半硬化状態でも硬く、熱プレス時に軟化した有機接着剤層を貫通させることができるからである。また、熱プレス時に変形して接触面積が増大し、導通抵抗を低くすることができるだけでなく、バンプの高さのばらつきを是正することができるからである。
上記低融点金属としては、Pb−Sn系はんだ、Ag−Sn系はんだ、インジウムはんだ等を使用することができる。
電解めっきとしては、例えば、Sn、Pb、Ag、Au、Cu、Zn、In、Bi、半田またはスズ合金から選ばれる少なくとも1種の金属を使用することができるが、電解すずめっきが最も好ましい実施形態である。
その理由は、1μm未満では、導電性バンプを均一に形成することができないからであり、また、30μmを越えるとマイグレーションやウイスカーの発生が増加するからである。特に、5μmの高さとすることが最も好ましい。
上記第1の導電性バンプを形成した後、NaOHやKOH等のアルカリ、硫酸、硝酸、酢酸等の酸、アルコール等の溶剤等を用いてめっきレジスト層を完全に除去する。
上記配線パターン表面には、必要に応じて、粗化層を形成することもでき、半導体実装用回路基板と層間部材とを接着する接着剤層との密着性を改善し、剥離(デラミネーション)の発生を防止することができる。
ここで、有機系接着剤の溶剤としては、NMP、DMF、アセトン、エタノールを用いることができる。
また、樹脂の塗布後、減圧・脱泡を行って、粗化層と樹脂との界面の気泡を完全に除去することも可能である。なお、接着剤層の形成は、接着剤シートをラミネートすることによって行うこともできる。
特に、導電性金属にスズを用いた実施形態では、80〜200℃の範囲の温度がより好ましい。その温度内であれば、バンプの形状保持性が保たれつつも、溶解して接続を行えるからである。
上記絶縁性樹脂基材の厚さは、10〜500μm、好ましくは50〜200μmであり、さらに100〜150μmが最適である。これらの範囲より薄くなると強度が低下して取扱が難しくなり、逆に厚すぎると微細な貫通孔の形成およびその貫通孔内への導電性ペーストの充填が難しくなるからである。
その理由は、導体ポストの絶縁性基材表面からの突出量が、このPETフィルムの厚さに依存して決まるためであり、10μm未満の厚さでは突出量が小さすぎて接続不良になりやすく、逆に50μmを超えた厚さでは、溶融した導体ポストが接続界面において拡がりすぎるので、ファインパターンの形成ができないからである。
その理由は、上記比率の範囲内では、導電性ペーストに空隙がないように充填させることが可能であり、半導体実装回路基板との積層時に、プレスによる接触個所の位置ずれを抑制して接続信頼性を高めることができるためである。
この実施態様では、貫通孔をレーザ加工で形成したが、ドリル加工、パンチング加工等の機械的方法で穴開けすることも可能である。
なお、導電性ペーストとしては、金属粒子に、エポキシ樹脂などの熱硬化性樹脂や、ポリフェニレンスルフィド(PPS)樹脂を加えた有機系導電性ペーストが望ましい。
その理由は、10μm未満の厚さでは突出量が小さすぎて接続不良になりやすく、逆に50μmを超えた厚さでは、溶融した導体ポストが接続界面において拡がりすぎるので、ファインパターンの形成ができないからである。
各実施形態における半導体モジュール1は、半導体チップ3を実装した半導体チップ実装用回路基板2と層間部材20とを交互に重ね合わせ、最下層にI/O配線基板30を重ねて一括して加熱プレスすることにより一体化された構造となっている。
この絶縁性樹脂基材5は、たとえば、ガラス布エポキシ樹脂基材、ガラス布ビスマレイミドトリアジン樹脂基材、ガラス布ポリフェニレンエーテル樹脂基材、アラミド不織布−エポキシ樹脂基材、アラミド不織布−ポリイミド樹脂基材から選ばれるリジッド(硬質)な積層基材が使用され得るが、ガラス布エポキシ樹脂基材が最も好ましい。
その理由は、銅箔6が後述するようにエッチングされた後の取扱中に、配線パターンやビアホールの位置がずれることがなく、位置精度に優れるからである。
この保護フィルム7は、後述する導電性バンプの高さ調整用に使用され、たとえば、表面に粘着層を設けたポリエチレンテレフタレート(PET)フィルムが使用され得る。
このような加工条件のもとで形成され得る開口8の口径は、50〜200μmであることが望ましい。
上記エッチング液としては、硫酸一過酸化水素、過硫酸塩、塩化第二銅、塩化第二鉄の水溶液から選ばれる少なくとも1種の水溶液が望ましい。
この粗化処理は、多層化する際に、接着剤層との密着性を改善し、剥離(デラミネーション)を防止するためである。
2Cu(I)An/2 +n/4O2 +nAH (エアレーション)
→2Cu(II)An +n/2H2O
式中、Aは錯化剤(キレート剤として作用)、nは配位数を示す。
この絶縁性樹脂基材21の厚さは、後述する開口部27内に半導体チップ3を収容する必要性から、半導体チップ実装用回路基板2の上面から半導体チップ3の上面までの高さよりもやや厚く、例えば130μmとし、また、絶縁性樹脂基材21の上面および下面の面積は、積層の際に対向配置されるプリント基板2の面積とほぼ等しくされている。
なお、I/O配線基板30は、絶縁性樹脂基板33の所定の位置にバイアホール34が形成され、その上下に所定の配線回路(図示せず)および導体パッド31が形成されたものである。
また、I/O配線基板30の下面側のランド31には、外部基板との接続用の半田ボール32が形成される。
以下、本発明による半導体モジュールの具体的な実施例について説明する。
(1)エポキシ樹脂をガラスクロスに含浸させてBステージとしたプリプレグと、銅箔とを積層して加熱プレスすることにより得られる片面銅張積層板4を、半導体チップ実装用回路基板2の出発材料として用いる。絶縁性樹脂基材5の厚さは75μm、銅箔12の厚さは、12μmとした(図1(a)参照)。
パルスエネルギー 0.5〜100mJ
パルス幅 1〜100μs
パルス間隔 0.5ms以上
ショット数 3〜50
硫酸 180 g/l
硫酸銅 80 g/l
添加剤(アトテックジャパン製、商品名:カパラシドGL)
1 ml/l
〔電解めっき条件〕
電流密度 2 A/dm2
時間 30 分
温度 25 ℃
硫酸 105 ml/l
硫酸すず(SnSO4) 30 g/l
添加剤 40 ml/l
〔電解めっき条件〕
電流密度 2 A/dm2
時間 20 分
温度 25 ℃
硫酸 105 ml/l
硫酸すず(SnSO4) 30 g/l
添加剤 40 ml/l
〔電解めっき条件〕
電流密度 4 A/dm2
時間 50 分
温度 25 ℃
この処理工程においては、先ず、絶縁性樹脂基材5の銅箔6貼付面を覆って、例えば、電着法によってフォトレジスト層14を形成した(図2(g)参照)後、所定の回路パターンに沿って露光、現像処理する(図2(h)参照)。
その後、フォトレジスト層14によって保護されていない銅箔6部分をエッチング処理することによって、所定の配線パターンを有する配線パターン15を形成した後、フォトレジスト層14を除去する。
上記エッチング液としては、硫酸一過酸化水素、過硫酸塩、塩化第二銅、塩化第二鉄の水溶液から選ばれる少なくとも1種の水溶液が望ましい。
パルスエネルギー 0.5〜100mJ
パルス幅 1〜100μs
パルス間隔 0.5ms以上
ショット数 3〜50
その後、保護フィルム23を剥離させると、その保護フィルム23の厚さ分だけ接着剤層22の表面から突出する導体ポスト26が、絶縁性樹脂基材21の上面および下面に形成される(図3(e)参照)。
(1)実施例1の(1)〜(9)と同様の処理を行って、半導体実装用回路基板2を作製した(図1〜図2参照)。
(2)次に、ガラス布基材にエポキシ樹脂を含浸させ、加熱半硬化状態として板状に形成してなる、厚さ150μmのプリプレグを層間部材20の絶縁性樹脂基材21として用意した(図5(a)参照)。
パルスエネルギー 0.5〜100mJ
パルス幅 1〜100μs
パルス間隔 0.5ms以上
ショット数 3〜50
上記参考例1によれば、層間部材20に形成される貫通孔24は、上面側の開口よりも下面側の開口の内径が大きいテーパ状に形成されるため、導体ポスト26の下面側の突出部26bの口径が、上面側の突出部26aの口径よりも大きく形成される。
(1)実施例1の(1)〜(9)と同様の処理を行って、半導体実装用回路基板2を作製した。
(2)次に、層間部材20の出発材料として、板状のガラス布基材エポキシ樹脂により形成される絶縁性樹脂基材21を用いた(図7(a)参照)。
まず、厚さが130μmの絶縁性樹脂基材21の両面に、厚さ15μmの接着剤層22を形成し、さらにその接着剤層22の上に、厚さが23μmの保護フィルム23を貼付し(図7(b)参照)、以下のようなレーザ加工条件で、パルス発振型炭酸ガスレーザを絶縁性樹脂基材21の下方から照射して、段付円筒形の貫通孔24を形成した。
この貫通孔24は、下面側においては、口径が250μmの円柱形状の凹部55からなり、上面側においては、凹部55の底面から絶縁性樹脂基材21の厚さ方向に同軸貫通する、口径が100μmの円柱形状の貫通孔56からなり、全体として段付形状をなしている(図7(c)参照)。
パルスエネルギー 5〜15mJ
パルス幅 1〜50μs
パルス間隔 2ms以上
ショット数 1〜2
〔貫通孔56のレーザ加工条件〕
パルスエネルギー 0.5〜5mJ
パルス幅 1〜20μs
パルス間隔 2ms以上
ショット数 3〜10
その後、各保護フィルム23を剥離させると、その保護フィルム23の厚さ分だけ接着剤層22の表面から突出する導体ポスト26(突出端部26a、26b)が、絶縁性樹脂基材21の上面および下面に形成される(図7(e)参照)。
上記導体ポスト26の突出部分26aおよび26bの直径は、上記円錐台形の貫通孔24の口径に対応しており、上部の突出部分26aが下部の突出部分26bよりも小さく形成されている。
上記実施例2によれば、層間部材20に形成される貫通孔24は、上面側の開口56よりも下面側の開口55の内径が大きい段付円柱形状に形成されるため、導体ポスト26の下面側の突出部分26bの口径が、上面側の突出部分26aの口径よりも大きく形成される。
(1)エポキシ樹脂をガラスクロスに含浸させてBステージとしたプリプレグと、銅箔とを積層して加熱プレスすることにより得られる片面銅張積層板4を、半導体チップ実装用回路基板2の出発材料として用いる。絶縁性樹脂基材5の厚さは40μm、銅箔12の厚さは、12μmとした。
上記PETフィルム7は、厚みが10μmの粘着剤層と、厚みが12μmのPETフィルムベースとからなる。
パルスエネルギー 0.5〜100mJ
パルス幅 1〜100μs
パルス間隔 0.5ms以上
ショット数 3〜50
Sn(BF4)2 25g/l
Pb(BF4)2 12g/l
添加剤 5ml/l
(電解半田めっき条件)
温度 20℃
電流密度 0.4A/dm2
硫酸 105 ml/l
硫酸すず(SnSO4) 30 g/l
添加剤 40 ml/l
〔電解めっき条件〕
電流密度 2 A/dm2
時間 20 分
温度 25 ℃
この処理工程においては、先ず、積層板16の両面を覆って、例えば、電着法によってフォトレジスト層14を形成した(図10(g)参照)後、所定の回路パターンに沿って露光、現像処理する(図10(h)参照)。その後、フォトレジスト層14によって保護されていない銅箔6部分をエッチング処理することによって、両面に所定の配線パターンを有する配線パターン15を形成した後、フォトレジスト層14を除去する(図10(i)参照)。
上記エッチング液としては、硫酸一過酸化水素、過硫酸塩、塩化第二銅、塩化第二鉄の水溶液から選ばれる少なくとも1種の水溶液が望ましい。
開口8の内部に電解銅めっきを充填し、その充填深さが絶縁性樹脂基材5の表面と面一になる程度にした後、さらに電解半田めっき処理を施して、電解銅めっきの表面を覆う程度に電解半田めっきで被覆してバイアホール9を形成し、層間部材20として、板状のガラス布基材エポキシ樹脂により形成される絶縁性樹脂基材21を用いたこと以外は、参考例2と同様の処理を行って、BGA構造を有する半導体モジュール1を作製した。
(1)エポキシ樹脂をガラスクロスに含浸させてBステージとしたプリプレグと、銅箔とを積層して加熱プレスすることにより得られる片面銅張積層板4を、半導体チップ実装用回路基板2の出発材料として用いる。絶縁性樹脂基材5の厚さは40μm、銅箔12の厚さは、12μmとした(図12(a)参照)。
パルスエネルギー 0.5〜100mJ
パルス幅 1〜100μs
パルス間隔 0.5ms以上
ショット数 3〜50
この電解銅めっきは、絶縁性樹脂基材5の表面からわずかに突出する程度に充填されている(図12(c)参照)。
硫酸 180 g/l
硫酸銅 80 g/l
添加剤(アトテックジャパン製、商品名:カパラシドGL)
1 ml/l
〔電解めっき条件〕
電流密度 2 A/dm2
時間 35 分
温度 25 ℃
硫酸 105 ml/l
硫酸すず(SnSO4) 30 g/l
添加剤 40 ml/l
〔電解めっき条件〕
電流密度 4 A/dm2
時間 50 分
温度 25 ℃
この処理工程においては、先ず、絶縁性樹脂基材5の銅箔6貼付面を覆って、例えば、電着法によってフォトレジスト層14を形成し(図13(g)参照)、その後、所定の回路パターンに沿って露光、現像処理する(図13(h)参照)。ついで、フォトレジスト層14によって保護されていない銅箔6部分をエッチング処理することによって、所定の配線パターンを有する配線パターン15を形成した後、フォトレジスト層14を除去する(図13(i)参照)。
上記エッチング液としては、硫酸一過酸化水素、過硫酸塩、塩化第二銅、塩化第二鉄の水溶液から選ばれる少なくとも1種の水溶液が望ましい。
(1)エポキシ樹脂をガラスクロスに含浸させてBステージとしたプリプレグと、銅箔とを積層して加熱プレスすることにより得られる片面銅張積層板4を、半導体チップ実装用回路基板2の出発材料として用いる。絶縁性樹脂基材5の厚さは40μm、銅箔12の厚さは、12μmとした。
パルスエネルギー 0.5〜100mJ
パルス幅 1〜100μs
パルス間隔 0.5ms以上
ショット数 3〜50
硫酸 180 g/l
硫酸銅 80 g/l
添加剤(アトテックジャパン製、商品名:カパラシドGL)
1 ml/l
〔電解めっき条件〕
電流密度 2 A/dm2
時間 35 分
温度 25 ℃
その結果、各層間の電気的接続性および密着性という点では問題がなく、ヒートサイクル条件下においても、1000サイクルまで半導体チップおよび導体接続部分での剥離やクラックなどは確認されず、抵抗値の上昇も確認されなかった。
2 半導体チップ実装用基板
3 半導体チップ
5 絶縁性樹脂基材
6 銅箔
7 PETフィルム
8 バイアホール形成用開口
9 バイアホール
10 めっきレジスト層
12 半導体チップ実装用バンプ(第1の導電性バンプ)
13 接続用バンプ(第2の導電性バンプ)
14 フォトレジスト層
15 配線パターン
15a 導体パッド(ランド)
16 封止樹脂
19 導体パッド
20 層間部材
22 接着剤層
26 導体ポスト
27 開口部
30 I/O配線基板
31 導体パッド
32 半田ボール
Claims (8)
- 硬質の絶縁性樹脂基材の一面側には、その中央部において、半導体チップを実装する第1の導電性バンプが形成されるとともに、その導電性バンプから硬質の絶縁性樹脂基材の周辺部に延設された配線パターンが形成され、一方、前記硬質の絶縁性樹脂基材の他面側には、前記配線パターンに達する開口が設けられ、その開口底部寄りに充填された電解銅めっきと、開口端寄りに充填された銅よりも融点が低い金属の電解めっきとの2層から形成されてなるバイアホールが形成されるとともに、そのバイアホールの直上に位置し、かつ、Sn、Pb、Ag、Au、Cu、Zn、In、Bi、半田またはスズ合金から選ばれる少なくとも1種の金属から形成される第2の導電性バンプがバイアホールに電気的に接続されてなる半導体チップ実装用基板と、
硬質の絶縁性樹脂基材の中央部において、前記半導体チップを収納する開口部が形成されているとともに、前記絶縁性樹脂基材を貫通した貫通孔内に導電性物質を充填させ、かつ絶縁性樹脂基材の両面から突出させてなる導体ポストが形成されてなる層間部材とを、
接着剤を介して交互に積層し、かつその積層体を加熱プレスすることによって製造される半導体モジュール。 - 前記硬質の絶縁性樹脂基材の周辺部に向かって延設される配線パターンの一部は、導体パッドの形態に形成されていることを特徴とする請求項1に記載の半導体モジュール。
- 前記第1の導電性バンプは、Sn、Pb、Ag、Au、Cu、Zn、In、Bi、半田またはスズ合金から選ばれる少なくとも1種の金属で形成されることを特徴とする請求項1または2に記載の半導体モジュール。
- 前記第1および第2の導電性バンプは、電解めっきまたは無電解めっきによって形成されることを特徴とする請求項3に記載の半導体モジュール。
- 前記層間部材に設けた貫通孔は、ほぼ円錐台形状に形成され、前記貫通孔から突出形成された導体ポストは、その一方の口径が他方の口径よりも小さく形成されていることを特徴とする請求項1に記載の半導体モジュール。
- 前記前記層間部材に設けた貫通孔は、小径の円柱と大径の円柱とが同軸に接合したような形状に形成され、前記貫通孔から突出形成された導体ポストは、その一方の口径が他方の口径よりも小さく形成されていることを特徴とする請求項1に記載の半導体モジュール。
- 前記導体ポストの一方の口径と他方の口径との比は、1:2〜1:3であることを特徴とする請求項5または6に記載の半導体モジュール。
- 前記層間部材の少なくとも片面に、半硬化状態の接着剤層が予め形成されていることを特徴とする請求項1〜7のいずれか1項に記載の半導体モジュール。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2006327041A JP4376891B2 (ja) | 2006-12-04 | 2006-12-04 | 半導体モジュール |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2006327041A JP4376891B2 (ja) | 2006-12-04 | 2006-12-04 | 半導体モジュール |
Related Parent Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2002013614A Division JP4022405B2 (ja) | 2002-01-23 | 2002-01-23 | 半導体チップ実装用回路基板 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2007116185A JP2007116185A (ja) | 2007-05-10 |
JP4376891B2 true JP4376891B2 (ja) | 2009-12-02 |
Family
ID=38098015
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2006327041A Expired - Fee Related JP4376891B2 (ja) | 2006-12-04 | 2006-12-04 | 半導体モジュール |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP4376891B2 (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN111800942A (zh) * | 2019-04-08 | 2020-10-20 | 炫途储能科技(上海)有限公司 | 一种可承载大电流的pcb板及其制作方法 |
Families Citing this family (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2009135398A (ja) * | 2007-11-29 | 2009-06-18 | Ibiden Co Ltd | 組合せ基板 |
JP5490525B2 (ja) * | 2009-12-28 | 2014-05-14 | 日本シイエムケイ株式会社 | 部品内蔵型多層プリント配線板及びその製造方法 |
JP5768889B2 (ja) * | 2011-09-07 | 2015-08-26 | 株式会社村田製作所 | モジュールの製造方法およびモジュール |
CN103797577B (zh) | 2011-09-07 | 2017-06-09 | 株式会社村田制作所 | 模块制造方法及端子集合体 |
-
2006
- 2006-12-04 JP JP2006327041A patent/JP4376891B2/ja not_active Expired - Fee Related
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN111800942A (zh) * | 2019-04-08 | 2020-10-20 | 炫途储能科技(上海)有限公司 | 一种可承载大电流的pcb板及其制作方法 |
Also Published As
Publication number | Publication date |
---|---|
JP2007116185A (ja) | 2007-05-10 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US7049528B2 (en) | Semiconductor chip mounting wiring board, manufacturing method for same, and semiconductor module | |
KR101014228B1 (ko) | 플렉시블 다층 배선기판 및 그 제조방법 | |
US8973259B2 (en) | Method for manufacturing a multilayered circuit board | |
WO2006046510A1 (ja) | 多層プリント配線板及び多層プリント配線板の製造方法 | |
JP4673207B2 (ja) | 多層プリント配線板およびその製造方法 | |
JP3853219B2 (ja) | 半導体素子内蔵基板および多層回路基板 | |
WO2007069789A1 (ja) | 多層プリント配線板およびその製造方法 | |
JP2013118255A (ja) | 配線基板及びその製造方法、半導体パッケージ | |
JP4022405B2 (ja) | 半導体チップ実装用回路基板 | |
JP4592891B2 (ja) | 多層回路基板および半導体装置 | |
JP4376891B2 (ja) | 半導体モジュール | |
JP2003234432A (ja) | 半導体チップ実装回路基板および多層化回路基板 | |
JP4230680B2 (ja) | 多層化回路基板 | |
JP4004196B2 (ja) | 半導体チップ | |
JP4376890B2 (ja) | 半導体チップ実装用回路基板 | |
JP2012074487A (ja) | 半導体パッケージの製造方法 | |
JP2001217356A (ja) | 多層回路基板および半導体装置 | |
JP2003234431A (ja) | 半導体チップ実装回路基板とその製造方法および多層化回路基板 | |
JP5942514B2 (ja) | 半導体パッケージの製造方法及び半導体パッケージ | |
JP3963620B2 (ja) | 半導体チップ及びその製造方法 | |
JP4679553B2 (ja) | 半導体チップ | |
TW543083B (en) | Method for manufacturing semiconductor module | |
JP2003218522A (ja) | 多層化回路基板およびその製造方法 | |
JP2003218527A (ja) | 多層化回路基板およびその製造方法 | |
JP2002237547A (ja) | 半導体パッケージ用基板とその製造方法および半導体パッケージとその製造方法 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20090602 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20090803 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20090901 |
|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20090909 |
|
R150 | Certificate of patent or registration of utility model |
Ref document number: 4376891 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120918 Year of fee payment: 3 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120918 Year of fee payment: 3 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130918 Year of fee payment: 4 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
LAPS | Cancellation because of no payment of annual fees |