JP4196606B2 - 配線板の製造方法 - Google Patents

配線板の製造方法 Download PDF

Info

Publication number
JP4196606B2
JP4196606B2 JP2002219544A JP2002219544A JP4196606B2 JP 4196606 B2 JP4196606 B2 JP 4196606B2 JP 2002219544 A JP2002219544 A JP 2002219544A JP 2002219544 A JP2002219544 A JP 2002219544A JP 4196606 B2 JP4196606 B2 JP 4196606B2
Authority
JP
Japan
Prior art keywords
layer
metal
metal layer
resin
wiring board
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Lifetime
Application number
JP2002219544A
Other languages
English (en)
Other versions
JP2004063742A (ja
Inventor
修 嶋田
和久 鈴木
滿夫 菊地
俊昌 名越
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Showa Denko Materials Co Ltd
Original Assignee
Hitachi Chemical Co Ltd
Showa Denko Materials Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Hitachi Chemical Co Ltd, Showa Denko Materials Co Ltd filed Critical Hitachi Chemical Co Ltd
Priority to JP2002219544A priority Critical patent/JP4196606B2/ja
Priority to PCT/JP2003/003399 priority patent/WO2003100850A1/ja
Priority to AU2003220938A priority patent/AU2003220938A1/en
Priority to TW092106854A priority patent/TWI228785B/zh
Publication of JP2004063742A publication Critical patent/JP2004063742A/ja
Application granted granted Critical
Publication of JP4196606B2 publication Critical patent/JP4196606B2/ja
Anticipated expiration legal-status Critical
Expired - Lifetime legal-status Critical Current

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321Disposition
    • H01L2224/32151Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/44Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001Core members of the connector
    • H01L2224/45099Material
    • H01L2224/451Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45117Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950°C
    • H01L2224/45124Aluminium (Al) as principal constituent
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/44Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001Core members of the connector
    • H01L2224/45099Material
    • H01L2224/451Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45138Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/45144Gold (Au) as principal constituent
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/44Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001Core members of the connector
    • H01L2224/45099Material
    • H01L2224/451Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45138Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/45147Copper (Cu) as principal constituent
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805Shape
    • H01L2224/4809Loop shape
    • H01L2224/48091Arched
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481Disposition
    • H01L2224/48151Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732Location after the connecting process
    • H01L2224/73251Location after the connecting process on different surfaces
    • H01L2224/73265Layer and wire connectors
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/91Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
    • H01L2224/92Specific sequence of method steps
    • H01L2224/922Connecting different surfaces of the semiconductor or solid-state body with connectors of different types
    • H01L2224/9222Sequential connecting processes
    • H01L2224/92242Sequential connecting processes the first connecting process involving a layer connector
    • H01L2224/92247Sequential connecting processes the first connecting process involving a layer connector the second connecting process involving a wire connector
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001Technical content checked by a classifier
    • H01L2924/00011Not relevant to the scope of the group, the symbol of which is combined with the symbol of this group
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01015Phosphorus [P]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01047Silver [Ag]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151Die mounting substrate
    • H01L2924/153Connection portion
    • H01L2924/1531Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181Encapsulation

Landscapes

  • Production Of Multi-Layered Print Wiring Board (AREA)

Description

【0001】
【発明の属する技術分野】
本発明は、多層配線板の製造や、半導体パッケージ用基板等として用いられる配線板、その製造方法及び該基板を用いた半導体パッケージに関する。
【0002】
【従来の技術】
近年の電子部品の高密度実装化に伴い、配線板の配線密度の向上が求められるようになってきている。また、配線板に搭載する半導体パッケージにおいても同様の要求が高まっている。一般に半導体パッケージの場合、入出力端子をパッケージの周辺に一列配置するタイプと、周辺だけでなく内部まで多列に配置するタイプがある。前者は、QFP(Quad Flat Package)が代表的である。これを多端子化する場合は、端子ピッチを縮小することが必要であるが、0.5mmピッチ以下の領域では、配線板との接続に高度な技術が必要になる。後者のアレイタイプは比較的大きなピッチで端子配列が可能なため、多ピン化に適している。従来、アレイタイプは接続ピンを有するPGA(Pin Grid Array)が一般的であるが、配線板との接続は挿入型となり、表面実装には適していない。このため、表面実装可能なBGA(Ball Grid Array)と称するパッケージが開発されている。
【0003】
一方、電子機器の小型化に伴って、パッケージサイズの更なる小型化の要求が強くなってきた。この小型化に対応するものとして、半導体チップとほぼ同等サイズの、いわゆるチップサイズパッケージ(CSP;Chip Size Package)が提案されている。これは、半導体チップの周辺部でなく、実装領域内に外部配線基板との接続部即ち外部接続端子を有するパッケージである。具体例としては、バンプ付きポリイミドフィルムを半導体チップの表面に接着し、チップと金リード線により電気的接続を図った後、エポキシ樹脂などをポッティングして封止したもの(NIKKEI MATERIALS & TECHNOLOGY 94.4,No.140,p18-19)や、仮基板上に半導体チップ及び外部配線基板との接続部に相当する位置に金属バンプを形成し、半導体チップをフェースダウンボンディング後、仮基板上でトランスファーモールドしたもの(Smallest Flip-Chip-Like Package CSP; The Second VLSI Packaging Workshop of Japan,p46-50,1994)などがある。
【0004】
これらの半導体パッケージは、何れも、接続端子と半導体チップとの接続のために、パッケージ用基板に形成する回路と接続端子間の接続のために、パッケージ用基板に形成する回路と接続端子間の接続のために、スルーホール、バイアホールを用いている。スルーホール、バイアホールは基材の接続端子となる箇所に予めドリルやレーザなどで穴を設け、はんだや導電ペーストを充填して外部接続端子を設ける方法が一般的であるが、この方法では穴の小径化に限界がある。
そこで、予めエッチングによって外部接続端子を設けておき、後から基材となる樹脂を埋め込む方法が検討されている。
【0005】
【発明が解決しようとする課題】
本発明は、予めエッチング等によって金属シートに外部接続端子を設けておき、後から基材となる樹脂で外部接続端子埋め込む方法で製作する半導体パッケージ用基板等の配線板において金属と樹脂との密着を向上させる方法を提供することを目的とする。
【0006】
【課題を解決するための手段】
これまで、発明者らは金属箔をエッチングして形成したバンプを樹脂で埋め込み、層間接続用の配線に利用した半導体パッケージを開発した。この半導体パッケージについては、特開2002−043467号公報に記載されている。このパッケージは、金属と樹脂との密着が信頼性に重要な要素である。密着性は樹脂の種類と接着する金属の種類と金属の接着面の状態、例えば表面形状等に大きく依存する。
また、金属の表面状態においても、金属が銅で樹脂がエポキシ樹脂の場合、光沢面と粗化面とでは粗化面の方が密着がよいことが多い。樹脂がポリアミドイミド樹脂の場合は、密着後の初期状態においては、光沢面と粗化面とでは光沢面の方が密着がよいことが多いが、吸湿試験後においては光沢面と粗化面とでは初期状態から逆転して粗化面の方が密着がよいことが多い。
本発明者らは、上記の方法で使用される多層化された金属箔においては、樹脂との接着面として樹脂との接着性のよい金属層を選択することが大切であるとともに、樹脂との接着面として樹脂との接着性のよい金属表面状態を選択することが大切であることを見出し、この知見に基づいて本発明を関するに至った。
【0007】
即ち、本発明は、下記の(1)〜(23)に関する。
(1) 樹脂層、樹脂層の少なくとも片面上の回路、回路から樹脂層の反対面まで樹脂層中に突出する複数の柱状の外部接続端子を有し、回路及び外部接続端子の樹脂層の樹脂と接触している表面が粗化されていることを特徴とする配線板。
(2) 回路が樹脂層と接触している層として、樹脂層との密着性のよい金属層を有する(1)記載の配線板。
(3) 回路が樹脂層と接触している層として、粗化容易な金属層を有する(1)記載の配線板。
(4) 半導体パッケージ用基板として用いられる(1)〜(3)いずれかに記載の配線板。
(5) (1)〜(3)いずれかに記載の配線板、配線板に搭載された半導体チップ、及び、配線板の半導体チップ搭載面を封止する封止材を有する半導体パッケージ。
【0008】
(6) シート部とシート部の片面から突出する複数の柱状の外部接続端子とを有する金属シートの外部接続端子を有する表面を粗化し、金属シートの粗化した表面上に、外部接続端子が先端を露出させて樹脂層中に埋め込まれるように樹脂層を形成し、次いで金属シートのシート部を樹脂層が露出するまで部分的に除去することにより外部接続端子と接続している回路を樹脂層上に形成する(1)記載の配線板の製造方法。
(7) 第1金属層、第2金属層及び第3金属層の少なくとも3層をこの順で有する多層金属箔の第1金属層を、第2層目の金属層が露出するまで部分的に除去して、第2金属層の露出面に複数の柱状の外部接続端子を形成することにより、上記金属シートを作製す(6)記載の配線板の製造方法。
(8) 第2金属層が、樹脂層との密着性のよい金属層である(7)記載の配線板の製造方法。
(9) 第2金属層が、粗化容易な金属層である(7)記載の配線板の製造方法。
【0009】
(10) 第1金属層、第2金属層及び第3金属層が、隣接する層が互いにエッチング条件の異なる層であり、第1金属層の部分的除去をエッチングにより行い、回路の形成を、第3金属層及び第2金属層をこの順でエッチングにより部分的に除去することにより行なう(7)〜(9)いずれかに記載の配線板の製造方法。
(11) 金属層である第1層(1)、第1層の片面上の複数の金属柱(2)、及び、樹脂層と密着性のよい金属層を含み、第1層の他方の面上に形成された1層以上の金属層(3)を有する複合金属箔の少なくとも1層の金属層を、樹脂層と密着性のよい金属層が露出するまで、第1層から順次、金属柱の下の部分を除いて除去することにより金属シートを作製する(6)記載の配線板の製造方法。
(12) 金属層である第1層(1)、第1層の片面上の複数の金属柱(2)、及び、粗化容易な金属層を含み、第1層の他方の面上に形成された1層以上の金属層(3)を有する複合金属箔の少なくとも1層の金属層を、粗化容易な金属層が露出するまで、第1層から順次、金属柱の下の部分を除いて除去することにより金属シートを作製する(6)記載の配線板の製造方法。
【0010】
(13) 第1金属層、第2金属層及び第3金属層の少なくとも3層をこの順で有する多層金属箔の第1金属層を、第2金属層が露出するまで部分的に除去して、第2金属層の露出面に複数の金属柱を形成し、次いで第2金属層を第3金属層が露出するまで金属柱の下の部分を除いて部分的に除去することにより、上記金属シートを作製する(6)記載の配線板の製造方法。
(14) 第3金属層が、樹脂層との密着性のよい金属層である(13)記載の配線板の製造方法。
(15) 第3金属層が、粗化容易な金属層である(13)記載の配線板の製造方法。
(16) 第1金属層、第2金属層及び第3金属層が、隣接する層が互いにエッチング条件の異なる層であり、第1金属層及び第2金属層の部分的除去をエッチングにより行い、回路の形成を、第3金属層をエッチングにより部分的に除去することにより行なう(13)〜(15)いずれかに記載の配線板の製造方法。
【0011】
(17) 樹脂層、樹脂層の少なくとも片面上の回路、回路から樹脂層の反対面まで樹脂層中に突出する複数の柱状の外部接続端子を有し、回路が樹脂層と接触している層として、樹脂層との密着性のよい金属層を有することを特徴とする配線板。
(18) 半導体パッケージ用基板として用いられる(17)記載の配線板。
(19) (17)記載の配線板、配線板に搭載された半導体チップ、及び、配線板の半導体チップ搭載面を封止する封止材を有する半導体パッケージ。
(20) シート部とシート部の片面から突出する複数の柱状の外部接続端子とを有する金属シートの、外部接続端子を有する表面表面上に、外部接続端子が先端を露出させて樹脂層中に埋め込まれるように樹脂層を形成し、次いで金属シートのシート部を樹脂層が露出するまで部分的に除去することにより外部接続端子と接続している回路を樹脂層上に形成する(17)記載の配線板の製造方法であって、シート部の外部接続端子が突出している面が、樹脂層と密着性のよい金属表面である方法。
【0012】
(21) 第1金属層、樹脂層と密着性のよい第2金属層及び第3金属層の少なくとも3層をこの順で有する多層金属箔の第1金属層を、第2層目の金属層が露出するまで部分的に除去して、第2金属層の露出面に複数の柱状の外部接続端子を形成することにより、上記の金属シートを作製する(19)記載の配線板の製造方法。
(22) 第1金属層、第2金属層及び第3金属層が、隣接する層が互いにエッチング条件の異なる層であり、第1金属層の部分的除去をエッチングにより行い、回路の形成を、第3金属層及び第2金属層をこの順でエッチングにより部分的に除去することにより行なう(20)又は(21)記載の配線板の製造方法。
(23) 金属層である第1層(1)、第1層の片面上の複数の金属柱(2)、及び、樹脂層と密着性のよい金属層を含み、第1層の他方の面上に形成された1層以上の金属層(3)を有する複合金属箔の少なくとも1層の金属層を、樹脂層と密着性のよい金属層が露出するまで、第1層から順次、金属柱の下の部分を除いて除去することにより上記金属シートを作製する(20)記載の配線板の製造方法。
【0013】
(24) 第1金属層、第2金属層及び樹脂層と密着性のよい第3金属層の少なくとも3層をこの順で有する多層金属箔の第1金属層を、第2金属層が露出するまで部分的に除去して、第2金属層の露出面に複数の金属柱を形成し、次いで第2金属層を第3金属層が露出するまで金属柱の下の部分を除いて部分的に除去することにより上記金属シートを作製する(20)記載の配線板の製造方法。
(25) 第1金属層、第2金属層及び第3金属層が、隣接する層が互いにエッチング条件の異なる層であり、第1金属層及び第2金属層の部分的除去をエッチングにより行い、回路の形成を、第3金属層をエッチングにより部分的に除去することにより行なう(24)記載の配線板の製造方法。
(26) (5)〜(16)及び(19)〜(25)のいずれかに記載の方法によって製造された配線板の回路を有する面に半導体チップを搭載し、次いで配線板の半導体チップ搭載面を封止する半導体パッケージの製造方法。
【0014】
【発明の実施の形態】
本発明の配線板は、樹脂層、樹脂層の少なくとも片面上の回路、回路から樹脂層の反対面まで樹脂層中に突出する複数の柱状の外部接続端子を有するものであって、回路及び外部接続端子の樹脂層の樹脂と接触している表面が、樹脂との密着をよくするために、粗化されている。また、回路は、樹脂層と接触している層として、樹脂層との密着性のよい金属層、又は粗化容易な金属層を有することが好ましい。
本発明の配線板は、例えば、本発明の方法に従い、シート部とシート部の片面から突出する複数の柱状の外部接続端子とを有する金属シートを用いて製造することができる。まず、図1に示すように、金属シートの外部接続端子Bを有する表面を粗化する。この粗化により、金属シートのシート部Aの外部接続端子Bが突出している表面と、外部接続端子Bの表面に、粗化面4を形成する。次いで、金属シートの粗化した面上に、外部接続端子が先端を露出させて樹脂層中に埋め込まれるように樹脂層を形成し、次いで金属シートのシート部を樹脂層が露出するまで部分的に除去することにより外部接続端子と接続している回路を樹脂層上に形成することにより、本発明の配線板を製造することができる。
【0015】
粗化の方法としては、化学粗化(化学リン系処理、化学リン酸系処理、化学蟻酸系処理等のエッチング等)でも、機械的粗化(ブラスト加工等)でも、プラズマ処理、金属粒の電解付与等でもよい。
この際、シート部の外部接続端子が突出している表面だけでなく、外部接続端子の少なくとも側面も同時に粗化できる条件を選ぶことも重要である。
また、シート部の外部接続端子が突出している表面の金属と、外部接続端子の金属が同一であると、粗化量が一定になり、粗化条件の選定が容易になり好ましい。また、上記両者の金属が同一であると、金属表面と樹脂層の樹脂との接着性が良好となる樹脂の選定も容易になり好ましい。
【0016】
上記の配線板の製造方法において用いられる、シート部とシート部の片面から突出する複数の柱状の外部接続端子とを有する金属シートは、例えば、第1金属層、第2金属層及び第3金属層の少なくとも3層をこの順で有する多層金属箔を用いて作製することができる。即ち、この多層金属箔の第1金属層を、第2層目の金属層が露出するまで部分的に除去して、第2金属層の露出面に複数の柱状の外部接続端子を形成することにより、片面から複数の柱状の外部接続端子が突出した形状の金属シートを作製する。この場合、第2金属層が、樹脂層との密着性のよい金属層、又は、粗化容易な金属層であることが好ましい。
多層金属箔として、第1金属層、第2金属層及び第3金属層が、隣接する層が互いにエッチング条件の異なる層であるものを用いることにより、第1金属層の部分的除去をエッチングにより行い、回路の形成を、第3金属層及び第2金属層をこの順でエッチングにより部分的に除去することにより行なうことができる。
【0017】
また、上記の金属シートは、金属層である第1層(1)、第1層の片面上の複数の金属柱(2)、及び、樹脂層と密着性のよい金属層又は粗化容易な金属層を含み、第1層の他方の面上に形成された1層以上の金属層(3)を有する複合金属箔を用いて作製することもできる。例えば、この複合金属箔の少なくとも1層の金属層を、樹脂層と密着性のよい金属層又は粗化容易な金属層が露出するまで、第1層から順次、金属柱の下の部分を除いて除去することにより金属シートを作製する。
上記の方法は、例えば図2に示す工程により実施することができる。まず、第1金属層1、第2金属層2及び第3金属層3の3層をこの順で有する多層金属箔を用意する(図2(a))。多層金属箔の第1金属層1を、第2金属層2が露出するまで部分的に除去して、第2金属層2の露出面に複数の金属柱Cを形成し、上記の複合金属箔を得る。(図2(b))。次いで第2金属層2を第3金属層3が露出するまで金属柱Cの下の部分を除いて部分的に除去することにより、シート部(第3金属層3)と複数の柱状の外部接続端子B(第1金属層1の金属と第2金属層2の金属とで形成されている)を有する金属シートを作製する(図2(c))。第3金属層3を、樹脂層の樹脂と密着性のよい金属層又は粗化容易な層とすることにより、樹脂層と密着性のよい金属層又は粗化容易な金属層を露出させることができる。この金属シートの外部接続端子を有する表面を粗化することにより、粗化面4が形成される。粗化の方法は、上記の通り、化学粗化(エッチング等)でも、機械的粗化(ブラスト加工等)でも、プラズマ処理、金属粒の電解付与等でもよい。
【0018】
また、図3に示すように、多層金属箔の第1金属層1を、第2金属層2が露出するまで部分的に除去して、第2金属層2の露出面に複数の金属柱Cを形成した後(図3(a))、第2金属層2を上記のように除去するのと同時に、第3金属層3の露出面及び金属柱Cの表面を粗化してもよい。除去及び粗化を同時に行なう方法としては、化学粗化(エッチング等)でも、機械的粗化(ブラスト等)でもプラズマ処理でもよい。この方法は、第2金属層2が比較的薄い場合に好適であり、工程を減らすことができる。
上記の方法において、多層金属箔として、第1金属層、第2金属層及び第3金属層が、隣接する層が互いにエッチング条件の異なる層であるものを用いることにより、第1金属層及び第2金属層の部分的除去をエッチングにより行い、回路の形成を、第3金属層をエッチングにより部分的に除去することにより行なうことができる。
粗化量としては、樹脂層の樹脂の種類にもよるが粗さ0.3μm〜5μm程度が好ましい。
【0019】
本発明の半導体パッケージは、本発明の配線板を半導体パッケージ用基板として用いたものであり、本発明の配線板、配線板に搭載された半導体チップ、及び、配線板の半導体チップ搭載面を封止する封止材を有する。本発明の半導体パッケージは、例えば、本発明の製造法に従い、上記の方法によって製造された配線板の回路を有する面に半導体チップを搭載し、次いで配線板の半導体チップ搭載面を封止することにより製造することができる。
【0020】
図4に、本発明の半導体パッケージの製造方法の一態様を示す。シート部Aと、シート部Aの片面から突出する複数の柱状の外部接続端子Bとを有する金属シートを用意し、金属シートの外部接続端子Bを有する表面を粗化する(図4(a))。次いで、表面を粗化した金属シートの粗化した表面上に樹脂5を塗布して、外部接続端子Bを埋め込む(図4(b))。金属シートに塗布した樹脂5を、外部接続端子Bの先端が露出するまで研磨し、樹脂層Dを形成する(図4(c))。樹脂層D上のシート部Aを、樹脂層Dが露出するまで部分的に除去することにより、外部接続端子Bと接続している回路6を、樹脂層D上に形成し、本発明の配線板を得る(図4(d))。回路6の表面及び外部接続端子Bの露出した端面に、必要に応じて、ニッケル/金めっき7、ニッケル/はんだめっき、銅めっき、銀めっき等のめっきを施す(図4(e))。配線板の回路6を有する面上に、ダイボンディングフィルム8を貼り付け、半導体チップ9を貼り付ける(図4(f))。回路6の接続用パッドと半導体チップ9の接続用パッドとを、金ワイヤー10、アルミニウムワイヤー、銅ワイヤー等の導体ワイヤーによりワイヤーボンディングし、配線板に半導体チップ9を搭載する(図4(g))。次いで、配線板の半導体チップ搭載面を、封止材11で封止し、外部接続端子の露出面にはんだボール12を接合することにより、半導体パッケージを得る(図4(h))。
なお、半導体チップと回路との接続をフリップチップボンディングにより行なう場合、半導体チップの接続用パッド上に形成された金、はんだ、鉛、銅、錫、銀バンプ及びそれぞれの合金、金属と樹脂とを混合した導電性ペースト、異方導電性フィルム、無機物又は有機物のボールに金属コーティングしたバンプ等のバンプを、回路上に設けられた接続用パッドに、直接接続させる。
【0021】
本発明は、また、樹脂層、樹脂層の少なくとも片面上の回路、回路から樹脂層の反対面まで樹脂層中に突出する複数の柱状の外部接続端子を有し、回路が樹脂層と接触している層として、樹脂層との密着性のよい金属層を有する配線板を提供する。この配線板は、回路の樹脂層と接触する面に粗化処理を行なわずに、回路に樹脂層との密着性のよい金属層を設けたものである。
この配線板は、例えば、本発明の方法に従い、シート部とシート部の片面から突出する複数の柱状の外部接続端子とを有する金属シートの、外部接続端子を有する表面表面上に、外部接続端子が先端を露出させて樹脂層中に埋め込まれるように樹脂層を形成し、次いで金属シートのシート部を樹脂層が露出するまで部分的に除去することにより外部接続端子と接続している回路を樹脂層上に形成することによって製造することができる。ただし、金属シートとして、シート部の外部接続端子が突出している面が、樹脂層と密着性のよい金属表面であるものを用いる。
【0022】
この製法に用いられる金属シートは、例えば、第1金属層、樹脂層と密着性のよい第2金属層及び第3金属層の少なくとも3層をこの順で有する多層金属箔を用いて作製することができる。即ち、この多層金属箔の第1金属層を、第2層目の金属層が露出するまで部分的に除去して、第2金属層の露出面に複数の柱状の外部接続端子を形成することにより、上記の金属シートを作製する。多層金属箔として、第1金属層、第2金属層及び第3金属層が、隣接する層が互いにエッチング条件の異なる層を用いる場合には、第1金属層の部分的除去をエッチングにより行い、回路の形成を、第3金属層及び第2金属層をこの順でエッチングにより部分的に除去することにより行なうことができる。
また、上記の金属シートは、金属層である第1層(1)、第1層の片面上の複数の金属柱(2)、及び、樹脂層と密着性のよい金属層を含み、第1層の他方の面上に形成された1層以上の金属層(3)を有する複合金属箔を用いて作製することもできる。即ち、この複合金属箔の少なくとも1層の金属層を、樹脂層と密着性のよい金属層が露出するまで、第1層から順次、金属柱の下の部分を除いて除去することにより、上記の金属シートを作製することができる。例えば、複合金属箔が、第1金属層、第2金属層及び樹脂層と密着性のよい第3金属層の少なくとも3層をこの順で有する多層金属箔である場合、この多層金属箔の第1金属層を、第2金属層が露出するまで部分的に除去して、第2金属層の露出面に複数の金属柱を形成し、次いで第2金属層を第3金属層が露出するまで金属柱の下の部分を除いて部分的に除去することにより、上記金属シートを作製することができる。第1金属層、第2金属層及び第3金属層が、隣接する層が互いにエッチング条件の異なる層である場合には、第1金属層及び第2金属層の部分的除去をエッチングにより行い、回路の形成を、第3金属層をエッチングにより部分的に除去することにより行なうことができる。
【0023】
上記の配線板を半導体パッケージ用基板として用いることにより、この配線板、配線板に搭載された半導体チップ、及び、配線板の半導体チップ搭載面を封止する封止材を有する本発明の半導体パッケージが得られる。本発明の半導体パッケージは、例えば、粗化処理をしない本発明の配線板を用いる以外は、上記の半導体パッケージの製造方法と同様の方法で作製することができる。
【0024】
隣接する層が互いにエッチング条件の異なる層である多層金属箔において、第1金属層としては、例えば、銅、銅合金、鉄・ニッケル合金等から選択したものを用いることができる。第2金属層としては、例えば、第1金属層が銅又は銅合金である場合には、ニッケル、ニッケル合金、チタン、クロム、錫、亜鉛、金等を用いることができ、第1金属層が鉄・ニッケル合金の場合には、チタン、クロム、錫等を用いることができる。多層金属箔が3層以上の金属層を有する場合、第3金属層としては、例えば、第2金属層がニッケル、ニッケル合金、チタン、クロム、錫、亜鉛、金等である場合には、銅又は銅合金等を用いることができ、第2金属層がチタン、クロム、錫等である場合には、鉄・ニッケル合金等を用いることができる。ここで、エッチング条件が異なる金属層とは、1種類のエッチング液に対して、浸食性が高い金属層と低い金属層、あるいは、各々異なるエッチング液に対する浸食性を有する金属を意味する。
粗化が容易な金属層としては、一般的に配線板で使用される銅、銅合金等が挙げられるが、同じ銅金属においても、化学粗化の場合、粒界の差により、電解銅のほうが圧延銅にくらべて粗化が容易である。
【0025】
第1金属層、第2金属層及び第3金属層の少なくとも3層を有する多層金属箔の場合、金属柱又は柱状の外部接続端子を形成する第1金属層の厚さは、12〜100μmであることが好ましく、100μmを超えると、金属柱又は外部接続端子を形成するときのエッチング精度が低く、微細なパターンの形成が困難になるおそれがあり、12μm未満であると、金属柱又は外部接続端子の強度が不十分となったり、樹脂層による絶縁性が低下するおそれがある。より好ましくは、18〜70μmである。第2金属層の厚さは、0.05〜50μmであることが好ましく、50μmを超えると、回路形成時のエッチング精度が低く、微細なパターンの形成が困難になるおそれがあり、0.05μm未満であると、第1金属層をエッチングするときに、第2金属層に発生したピットや欠けのために、第3金属層が浸食されるおそれがある。より好ましくは、0.1〜35μmである。第3金属層の厚さは、1〜50μmであることが好ましく、50μmを超えると、回路の形成時にエッチング精度が低下し、微細なパターンの形成が困難になるおそれがあり、1μm未満であると、第1金属層をエッチングするときに、第2金属層に発生したピットや欠けのために、第3金属層が浸食されるおそれがある。より好ましくは、5〜12μmである。
【0026】
樹脂層の形成に用いられる樹脂としては、絶縁樹脂材料が用いられ、例えば、熱硬化性のエポキシ樹脂、ポリイミド樹脂、シリコーン樹脂、ポリアミドイミド樹脂、ポリフェニレンサルファイド樹脂、感光性のポリイミド樹脂、アクリルエポキシ樹脂、エチレンプロピレン、スチレン、ブタジエン等の熱可塑性エラストマー、液晶ポリマー等を用いることができる。樹脂層の厚さは、通常、第1金属層、又は第1金属層及び第2金属層をエッチングして形成される外部接続端子の高さと同じとする。
互いに密着性のよい金属層と樹脂層との組み合わせとしては、例えば、シリコン変性ポリアミドイミド樹脂のシリコン量が多い場合は、銅金属層との密着がよく、また、シリコン量が少ない場合は、ニッケル金属層との密着がよくなる。
【0027】
外部接続端子の形状は、中実の柱状であれば特に制限はなく、通常、半径10〜750μmの円柱、短い側の辺の幅20μm以上の方形等である。
本発明の配線板は、樹脂層1層のみを有するものであってもよいし、樹脂層の下にさらに絶縁層を介して積層された複数の導体回路層を有する多層配線板であってもよい。
本発明の配線板は、例えば、半導体パッケージに用いられるインターポーザーとしての半導体パッケージ用基板として、また、半導体パッケージの電子部品を搭載するマザーボード等の配線板として、種々の半導体装置の製造に用いることができる。
半導体パッケージの封止は、絶縁樹脂を用いるモールディング、トランスファーモールド、ポッティング、キャスティング、スクリーン印刷等の樹脂封止等により行なうことができる。樹脂封止に用いられる絶縁樹脂には特に制限はなく、たとえばエポキシ樹脂、シリコーン樹脂、フェノール樹脂、エポキシ変性フェノール樹脂等を用いることができる。
【0028】
【実施例】
以下、本発明の実施例及びその比較例によって本発明を更に具体的に説明するが、本発明はこれらの実施例に限定されるものではない。
【0029】
実施例1
厚さ70μmの銅層、厚さ0.2μmのニッケル層、厚さ10μmの銅層からなる3層金属箔(日本電解(株)製)の70μm銅層を、フォトドライフィルムH−K350(日立化成工業(株)製)を用いてパターンを形成し、アルカリエッチング液 エープロセス(メルテックス社製、アンモニア銅錯塩20〜30重量%、塩化アンモニウム10〜20重量%及びアンモニア1〜10重量%含有))で銅層を選択的にエッチングして、ニッケル層上に、複数のφ250μmの銅を形成した。さらに、ニッケル層を、銅の金属柱の下の部分を残して、選択エッチングして除去し、銅層及びニッケル層からなる柱状の外部接続端子を形成した。樹脂との密着性を良くするために、露出した厚さ10μmの銅層の表面及び外部接続端子の表面を、化学処理の表面粗化処理剤であるNBDII処理液(荏原電産(株)製、硫酸7.5重量%、リン酸3.8重量%及び過酸化水素4.0重量%含有)による処理を、ラインスピード1.75m/分、スプレー圧9.8×10Paの条件で施すことにより粗化し、外部接続端子の端面及び側面、露出した厚さ10μmの銅層表面に、平均2μmの粗化面を得た。この外部接続端子を形成した金属箔の外部接続端子側に、ニッケルよりも銅に対して密着性のよい液状のシリコン変性ポリアミドイミド樹脂である絶縁樹脂KS6600(日立化成工業(株)製)を印刷機VE−500(東レエンジニアリング(株)製)を印刷して、外部接続端子を完全に埋めた後、80℃30分乾燥してBステージ状態にした。市販研磨紙で研磨して埋め込んだ外部接続端子の端面が現れたのち、180℃30分+220℃30分の条件で樹脂を十分硬化させて樹脂層を形成した。続いて厚さ10μmの銅層を、メルテックス社製エープロセス液からなるアルカリエッチング液で選択的にエッチングして、外部接続端子と接続する回路を形成した。その後、回路表面及び外部接続端子の露出面に電解ニッケル/金めっき(大和電機工業(株)製)を形成して、図4(e)に示される断面を有する半導体パッケージ用基板(サイズ:12mm×12mm)を作製した。この基板にダイボンディングフィルムを貼り付け、半導体チップ(サイズ8.6mm×8.6mm)を手作業で実装した。ワイヤーボンダーHW2100(九州松下電器(株)製)でワイヤーボンディング(金ワイヤー)をおこない、液状封止剤(HIR3000、日立化成工業(株)製)を用い、硬化条件:80℃1時間、120℃1時間、180℃1時間の段階加熱で硬化して封止した後、所定の大きさにダイシングし、はんだボールをリフロー装置ではんだ付けし、図4(h)に示す断面を有する半導体パッケージとした。
上記と同じ粗化処理を行なった厚さ50μmの銅箔に上記と同様にして樹脂層を形成し、幅10mm、長さ50mmの試験片を切り出し、引張り試験器にて樹脂層に対して銅箔を90°方向に引き剥がすことにより、樹脂層と銅箔との密着強度を測定した結果、PCT24時間後のピール強度は1.1kN/mであった。また、粗化しない場合のピール強度は0.75kN/mであった。
【0030】
実施例2
厚さ70μmの銅層、厚さ0.2μmのニッケル層、厚さ10μmの銅層からなる3層金属箔(日本電解(株)製)の70μm銅層を、フォトドライフィルムH−K350(日立化成工業(株)製)を用いてパターンを形成し、アルカリエッチング液 エープロセス(メルテックス社製)で銅を選択的にエッチングして、露出したニッケル層表面に、複数のφ250μmの銅からなる金属柱を形成した。樹脂との密着性を良くするために、露出したニッケル層及び金属柱表面に、化学処理の表面粗化処理剤であるNBDII処理液(荏原電産製)を用い粗化処理を施した。この際、バリア層のニッケル層の除去を同時に行うため、処理時間を実施例1の1.5倍に長くした。これにより、金属柱の下の部分を除いてニッケル層は除去されて柱状の外部接続端子が形成され、同時に、外部接続端子端面及び側面、露出した厚さ10μmの銅層表面に、実施例1と同様に平均2μmの粗化面を得た。この外部接続端子を形成した金属箔に、液状のシリコン変性ポリアミドイミド樹脂である絶縁樹脂KS6600(日立化成工業(株)製)を印刷機VE−500(東レエンジニアリング(株)製)で印刷して外部接続端子を完全に埋めた後、80℃30分乾燥してBステージ状態にした。市販研磨紙で研磨して埋め込んだ外部接続端子の端面が現れたのち、180℃30分+220℃30分の条件で樹脂を十分硬化させ、樹脂層を形成した。続いて厚さ10μmの銅層の回路形成を、実施例1と同様にして行った。その後、実施例1と同様に電解ニッケル/金めっき9(大和電機工業(株)製)を形成して半導体パッケージ用基板を作製した。次いで、実施例1と同様に、この基板にダイボンディングフィルムを貼り付け、半導体チップを手作業で実装した。実施例1と同様にしてワイヤーボンダーHW2100(九州松下電器(株)製)でワイヤーボンディングをおこない、液状封止剤で封止した後、所定の大きさにダイシングし、はんだボールをリフロー装置ではんだ付けし、半導体パッケージとした。樹脂層と銅層との密着強度を測定した結果、PCT24時間後のピール強度は1.2kN/mであった。また、粗化しない場合のピール強度は0.75kN/mであった。
【0031】
実施例3
厚さ70μmの銅層、厚さ1.0μmのチタン層、厚さ18μmの銅層からなる3層金属箔(日立金属(株)製)の70μm銅層を、フォトドライフィルムH−K350(日立化成工業(株)製)を用いてパターンを形成し、アルカリエッチング液 エープロセス(メルテックス製)で銅を選択的にエッチングして、露出したチタン層表面に、複数のφ250μmの銅からなる金属柱を形成した。チタンは銅の化学粗化液ではエッチングされにくいため、粗化処理と同時にチタン層を除去できない。そこで、チタン層をフッ化アンモニウム系のエッチング液エンストリップ(メルテックス社製)で、金属柱の下の部分を除いて選択エッチングし、厚さ18μmの銅層の表面を露出させ、その表面に外部接続端子を形成した。その後、実施例1と同様の粗化処理以降の作業をおこない、半導体パッケージを製作した。樹脂層と銅層(回路)との密着性は実施例1と同様であった。
【0032】
実施例4
厚さ70μmの銅層、厚さ0.2μmのニッケル層、厚さ10μmの銅層からなる3層金属箔(日本電解(株)製)の70μm銅層を、フォトドライフィルムH−K350(日立化成工業(株)製)を用いてパターンを形成し、アルカリエッチング液 エープロセス(メルテックス製)で銅層を選択的にエッチングして、露出したニッケル層表面に、複数のφ250μmの銅からなる金属柱を形成した。ニッケル層を選択エッチングしたもの(比較例)としないもの(実施例)と2種類の金属シートを製作した。この2種類の外部絶縁端子を形成した金属シートには、粗化処理は行なわず、樹脂印刷以降は、実施例1と同様に製作し、パッケージとした。ただし、樹脂としては、実施例で用いた樹脂の代わりに、銅よりもニッケルに対して密着性がよい液状のシリコン変性ポリアミドイミド樹脂を用いた。
厚さ50μmのニッケル箔及び銅箔を用い、上記のシリコン変性ポリアミドイミド樹脂を用いて実施例1で作製したと同サイズの試験片を作製し、それぞれについて樹脂層と箔との密着強度を測定した結果、ニッケル層と樹脂層とのピール強度は0.75kN/mであった。また、銅層と樹脂層とのピール強度は0.50kN/mであり、ニッケル層との密着の方がよかった。
【0033】
【発明の効果】
以上説明したとおり、本発明によって、樹脂層と回路及び外部接続端子との密着強度は改善され、複数の柱状の外部接続端子を有する半導体パッケージ基板において、信頼性の高い小型な半導体パッケージ用基板を提供することができる。
【図面の簡単な説明】
【図1】シート部と、シート部表面に複数の柱状の外部接続端子を有する金属シートに粗化を施した金属シートの断面図。
【図2】図1に示す金属シートを作製する工程の一態様を示す工程図。
【図3】図1に示す金属シートを作製する工程の他の一態様を示す工程図。
【図4】本発明の製造方法により半導体パッケージを作製する工程の一態様を示す工程図。
【符号の説明】
A シート部
B 外部接続端子
C 金属柱
1 第1金属層
2 第2金属層
3 第3金属層
4 粗化面
5 樹脂
D 樹脂層
6 回路
7 ニッケル/金めっき
8 ダイボンディングフィルム
9 半導体チップ
10 金ワイヤー
11 封止材
12 はんだボール

Claims (11)

  1. シート部とシート部の片面から突出する複数の柱状の外部接続端子とを有する金属シートの外部接続端子を有する表面を粗化し、金属シートの粗化した表面上に、外部接続端子が先端を露出させて樹脂層中に埋め込まれるように樹脂層を形成し、次いで金属シートのシート部を樹脂層が露出するまで部分的に除去することにより外部接続端子と接続している回路を樹脂層上に形成する、樹脂層、樹脂層の少なくとも片面上の回路、回路から樹脂層の反対面まで樹脂層中に突出する複数の柱状の外部接続端子を有し、回路及び外部接続端子の樹脂層の樹脂と接触している表面が粗化されている配線板の製造方法。
  2. 第1金属層、第2金属層及び第3金属層の少なくとも3層をこの順で有する多層金属箔の第1金属層を、第2層目の金属層が露出するまで部分的に除去して、第2金属層の露出面に複数の柱状の外部接続端子を形成することにより、上記金属シートを作製する請求項記載の配線板の製造方法。
  3. 第2金属層が、樹脂層との密着性のよい金属層である請求項記載の配線板の製造方法。
  4. 第2金属層が、粗化容易な金属層である請求項記載の配線板の製造方法。
  5. 第1金属層、第2金属層及び第3金属層が、隣接する層が互いにエッチング条件の異なる層であり、第1金属層の部分的除去をエッチングにより行い、回路の形成を、第3金属層及び第2金属層をこの順でエッチングにより部分的に除去することにより行なう請求項2〜4いずれかに記載の配線板の製造方法。
  6. 金属層である第1層(1)、第1層の片面上の複数の金属柱(2)、及び、樹脂層と密着性のよい金属層を含み、第1層の他方の面上に形成された1層以上の金属層(3)を有する複合金属箔の少なくとも1層の金属層を、樹脂層と密着性のよい金属層が露出するまで、第1層から順次、金属柱の下の部分を除いて除去することにより金属シートを作製する請求項記載の配線板の製造方法。
  7. 金属層である第1層(1)、第1層の片面上の複数の金属柱(2)、及び、粗化容易な金属層を含み、第1層の他方の面上に形成された1層以上の金属層(3)を有する複合金属箔の少なくとも1層の金属層を、粗化容易な金属層が露出するまで、第1層から順次、金属柱の下の部分を除いて除去することにより金属シートを作製する請求項記載の配線板の製造方法。
  8. 第1金属層、第2金属層及び第3金属層の少なくとも3層をこの順で有する多層金属箔の第1金属層を、第2金属層が露出するまで部分的に除去して、第2金属層の露出面に複数の金属柱を形成し、次いで第2金属層を第3金属層が露出するまで金属柱の下の部分を除いて部分的に除去することにより、上記金属シートを作製する請求項記載の配線板の製造方法。
  9. 第3金属層が、樹脂層との密着性のよい金属層である請求項記載の配線板の製造方法。
  10. 第3金属層が、粗化容易な金属層である請求項記載の配線板の製造方法。
  11. 第1金属層、第2金属層及び第3金属層が、隣接する層が互いにエッチング条件の異なる層であり、第1金属層及び第2金属層の部分的除去をエッチングにより行い、回路の形成を、第3金属層をエッチングにより部分的に除去することにより行なう請求項8〜10いずれかに記載の配線板の製造方法。
JP2002219544A 2002-05-28 2002-07-29 配線板の製造方法 Expired - Lifetime JP4196606B2 (ja)

Priority Applications (4)

Application Number Priority Date Filing Date Title
JP2002219544A JP4196606B2 (ja) 2002-07-29 2002-07-29 配線板の製造方法
PCT/JP2003/003399 WO2003100850A1 (fr) 2002-05-28 2003-03-20 Substrat, tableau de connexions, substrat pour boitier a semi-conducteur, boitier a semi-conducteur et leurs procedes de production
AU2003220938A AU2003220938A1 (en) 2002-05-28 2003-03-20 Substrate, wiring board, semiconductor package-use substrate, semiconductor package and production methods for them
TW092106854A TWI228785B (en) 2002-05-28 2003-03-25 Substrate, wiring board, substrate for semiconductor package, semiconductor device, semiconductor package and its manufacturing method

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2002219544A JP4196606B2 (ja) 2002-07-29 2002-07-29 配線板の製造方法

Publications (2)

Publication Number Publication Date
JP2004063742A JP2004063742A (ja) 2004-02-26
JP4196606B2 true JP4196606B2 (ja) 2008-12-17

Family

ID=31940416

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2002219544A Expired - Lifetime JP4196606B2 (ja) 2002-05-28 2002-07-29 配線板の製造方法

Country Status (1)

Country Link
JP (1) JP4196606B2 (ja)

Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7453157B2 (en) * 2004-06-25 2008-11-18 Tessera, Inc. Microelectronic packages and methods therefor
KR100763618B1 (ko) * 2005-11-30 2007-11-28 스카이코팅 주식회사 난반사용 조성물 및 그 제조 방법과 이 조성물을 사용한물품
TWI407542B (zh) * 2008-06-19 2013-09-01 Unimicron Technology Corp 嵌埋半導體元件之電路板及其製法
JP5629969B2 (ja) * 2008-09-29 2014-11-26 凸版印刷株式会社 リードフレーム型基板の製造方法と半導体装置の製造方法
JP5493323B2 (ja) * 2008-09-30 2014-05-14 凸版印刷株式会社 リードフレーム型基板の製造方法
JP5557439B2 (ja) 2008-10-24 2014-07-23 ピーエスフォー ルクスコ エスエイアールエル 半導体装置及びその製造方法
KR101167429B1 (ko) * 2010-10-11 2012-07-19 삼성전기주식회사 반도체 패키지의 제조방법
KR102564558B1 (ko) * 2021-11-30 2023-08-08 해성디에스 주식회사 프리 몰드 기판 및 프리 몰드 기판의 제조 방법

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000133763A (ja) * 1998-10-26 2000-05-12 Dainippon Printing Co Ltd 樹脂封止型半導体装置用の回路部材およびその製造方法
JP2001135744A (ja) * 1999-11-05 2001-05-18 Sumitomo Metal Electronics Devices Inc Icパッケージの製造方法
JP2002083917A (ja) * 2000-06-28 2002-03-22 Noge Denki Kogyo:Kk 表面に突起を有するリードフレーム、リードフレームの製造方法、半導体装置、および、半導体装置の製造方法
JP2002043467A (ja) * 2000-07-31 2002-02-08 Hitachi Chem Co Ltd 半導体パッケージ用基板とその製造方法およびその基板を用いた半導体パッケージ並びに半導体パッケージの製造方法
JP2002185097A (ja) * 2000-12-12 2002-06-28 Hitachi Chem Co Ltd 接続方法とその方法を用いた回路板とその製造方法並びに半導体パッケージとその製造方法

Also Published As

Publication number Publication date
JP2004063742A (ja) 2004-02-26

Similar Documents

Publication Publication Date Title
US7185429B2 (en) Manufacture method of a flexible multilayer wiring board
JP4862848B2 (ja) 半導体パッケージの製造方法
KR101551898B1 (ko) 배선 기판, 반도체 장치 및 이들의 제조 방법
KR20080088403A (ko) 배선 기판의 제조 방법, 반도체 장치의 제조 방법 및 배선기판
JP2011211194A (ja) 配線板及びその製造方法
US6708398B2 (en) Substrate for use in package of semiconductor device, semiconductor package using the substrate, and methods for manufacturing the substrate and the semiconductor package
JP2004247668A (ja) 積層用中間配線部材、配線板及びそれらの製造方法
US7745260B2 (en) Method of forming semiconductor package
JP4196606B2 (ja) 配線板の製造方法
JP3475569B2 (ja) パッケージ及びその製造方法
JP4029910B2 (ja) 半導体パッケ−ジの製造法及び半導体パッケ−ジ
TWI228785B (en) Substrate, wiring board, substrate for semiconductor package, semiconductor device, semiconductor package and its manufacturing method
JP3352084B2 (ja) 半導体素子搭載用基板及び半導体パッケージ
JP2003347477A (ja) 基板、半導体パッケージ用基板、半導体装置及び半導体パッケージ
JP3337467B2 (ja) 半導体パッケージの製造法及び半導体パッケージ
JP4140555B2 (ja) 半導体パッケージの製造方法
JP3606275B2 (ja) 半導体パッケージ及びその製造方法
JP2005328057A (ja) 半導体パッケージの製造法及び半導体パッケージ
JP3685205B2 (ja) 半導体パッケージ及びその製造方法
JP3685203B2 (ja) 半導体素子搭載用基板
JP3352083B2 (ja) 半導体パッケージ及び半導体素子搭載用基板の製造方法
JP3685204B2 (ja) 半導体素子搭載用基板
JP4696368B2 (ja) 半導体パッケージ用基板とその製造方法および半導体パッケージとその製造方法
JP3413191B2 (ja) 半導体パッケージの製造法及び半導体パッケージ
JP3413413B2 (ja) 半導体素子搭載用基板及びその製造方法

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20050722

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20080527

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20080724

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20080909

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20080922

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20111010

Year of fee payment: 3

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20111010

Year of fee payment: 3

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20121010

Year of fee payment: 4