JP2002043467A - 半導体パッケージ用基板とその製造方法およびその基板を用いた半導体パッケージ並びに半導体パッケージの製造方法 - Google Patents
半導体パッケージ用基板とその製造方法およびその基板を用いた半導体パッケージ並びに半導体パッケージの製造方法Info
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 97
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 20
- 229910052751 metal Inorganic materials 0.000 claims abstract description 173
- 239000002184 metal Substances 0.000 claims abstract description 173
- 239000004020 conductor Substances 0.000 claims abstract description 79
- 238000005530 etching Methods 0.000 claims abstract description 64
- 229920005989 resin Polymers 0.000 claims abstract description 53
- 239000011347 resin Substances 0.000 claims abstract description 53
- 239000000758 substrate Substances 0.000 claims description 41
- 238000000034 method Methods 0.000 claims description 26
- 229910000679 solder Inorganic materials 0.000 claims description 22
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 claims description 16
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 claims description 9
- 238000007789 sealing Methods 0.000 claims description 9
- 229910052718 tin Inorganic materials 0.000 claims description 9
- PXHVJJICTQNCMI-UHFFFAOYSA-N Nickel Chemical compound [Ni] PXHVJJICTQNCMI-UHFFFAOYSA-N 0.000 claims description 8
- 239000010949 copper Substances 0.000 claims description 8
- 229910052802 copper Inorganic materials 0.000 claims description 8
- 239000011248 coating agent Substances 0.000 claims description 7
- 238000000576 coating method Methods 0.000 claims description 7
- 229910000881 Cu alloy Inorganic materials 0.000 claims description 6
- 239000002131 composite material Substances 0.000 claims description 6
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 claims description 5
- 239000010936 titanium Substances 0.000 claims description 5
- 229910052719 titanium Inorganic materials 0.000 claims description 5
- VYZAMTAEIAYCRO-UHFFFAOYSA-N Chromium Chemical compound [Cr] VYZAMTAEIAYCRO-UHFFFAOYSA-N 0.000 claims description 4
- 229910052804 chromium Inorganic materials 0.000 claims description 4
- 239000011651 chromium Substances 0.000 claims description 4
- 229910052759 nickel Inorganic materials 0.000 claims description 4
- 229910001030 Iron–nickel alloy Inorganic materials 0.000 claims description 3
- 229910045601 alloy Inorganic materials 0.000 claims description 3
- 239000000956 alloy Substances 0.000 claims description 3
- 239000011135 tin Substances 0.000 claims description 3
- HCHKCACWOHOZIP-UHFFFAOYSA-N Zinc Chemical compound [Zn] HCHKCACWOHOZIP-UHFFFAOYSA-N 0.000 claims description 2
- 230000003014 reinforcing effect Effects 0.000 claims description 2
- 229910052725 zinc Inorganic materials 0.000 claims description 2
- 239000011701 zinc Substances 0.000 claims description 2
- 229920001721 polyimide Polymers 0.000 description 9
- 239000011889 copper foil Substances 0.000 description 8
- 239000003822 epoxy resin Substances 0.000 description 8
- 229920000647 polyepoxide Polymers 0.000 description 8
- 238000007747 plating Methods 0.000 description 7
- 239000009719 polyimide resin Substances 0.000 description 7
- XEEYBQQBJWHFJM-UHFFFAOYSA-N Iron Chemical compound [Fe] XEEYBQQBJWHFJM-UHFFFAOYSA-N 0.000 description 6
- MHAJPDPJQMAIIY-UHFFFAOYSA-N Hydrogen peroxide Chemical compound OO MHAJPDPJQMAIIY-UHFFFAOYSA-N 0.000 description 4
- 229910000990 Ni alloy Inorganic materials 0.000 description 4
- QAOWNCQODCNURD-UHFFFAOYSA-N Sulfuric acid Chemical compound OS(O)(=O)=O QAOWNCQODCNURD-UHFFFAOYSA-N 0.000 description 4
- 239000000853 adhesive Substances 0.000 description 4
- 230000001070 adhesive effect Effects 0.000 description 4
- 239000011888 foil Substances 0.000 description 4
- 239000000463 material Substances 0.000 description 4
- -1 polyethylene terephthalate Polymers 0.000 description 4
- 229920002050 silicone resin Polymers 0.000 description 4
- 239000000243 solution Substances 0.000 description 4
- 229920000106 Liquid crystal polymer Polymers 0.000 description 3
- 239000004977 Liquid-crystal polymers (LCPs) Substances 0.000 description 3
- 239000007864 aqueous solution Substances 0.000 description 3
- 238000009713 electroplating Methods 0.000 description 3
- 238000010030 laminating Methods 0.000 description 3
- 238000007650 screen-printing Methods 0.000 description 3
- 229910000640 Fe alloy Inorganic materials 0.000 description 2
- 239000004962 Polyamide-imide Substances 0.000 description 2
- NIXOWILDQLNWCW-UHFFFAOYSA-N acrylic acid group Chemical group C(C=C)(=O)O NIXOWILDQLNWCW-UHFFFAOYSA-N 0.000 description 2
- 239000003054 catalyst Substances 0.000 description 2
- 239000003795 chemical substances by application Substances 0.000 description 2
- 238000007772 electroless plating Methods 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 2
- 230000003628 erosive effect Effects 0.000 description 2
- 238000010438 heat treatment Methods 0.000 description 2
- 239000007788 liquid Substances 0.000 description 2
- 239000004850 liquid epoxy resins (LERs) Substances 0.000 description 2
- 239000000203 mixture Substances 0.000 description 2
- 239000005011 phenolic resin Substances 0.000 description 2
- 229920002312 polyamide-imide Polymers 0.000 description 2
- 229920000139 polyethylene terephthalate Polymers 0.000 description 2
- 239000005020 polyethylene terephthalate Substances 0.000 description 2
- 229920002725 thermoplastic elastomer Polymers 0.000 description 2
- 230000037303 wrinkles Effects 0.000 description 2
- KXGFMDJXCMQABM-UHFFFAOYSA-N 2-methoxy-6-methylphenol Chemical compound [CH]OC1=CC=CC([CH])=C1O KXGFMDJXCMQABM-UHFFFAOYSA-N 0.000 description 1
- 229920002614 Polyether block amide Polymers 0.000 description 1
- BQCADISMDOOEFD-UHFFFAOYSA-N Silver Chemical compound [Ag] BQCADISMDOOEFD-UHFFFAOYSA-N 0.000 description 1
- 239000002174 Styrene-butadiene Substances 0.000 description 1
- 239000002253 acid Substances 0.000 description 1
- XYXNTHIYBIDHGM-UHFFFAOYSA-N ammonium thiosulfate Chemical compound [NH4+].[NH4+].[O-]S([O-])(=O)=S XYXNTHIYBIDHGM-UHFFFAOYSA-N 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 229910052797 bismuth Inorganic materials 0.000 description 1
- JCXGWMGPZLAOME-UHFFFAOYSA-N bismuth atom Chemical compound [Bi] JCXGWMGPZLAOME-UHFFFAOYSA-N 0.000 description 1
- MTAZNLWOLGHBHU-UHFFFAOYSA-N butadiene-styrene rubber Chemical compound C=CC=C.C=CC1=CC=CC=C1 MTAZNLWOLGHBHU-UHFFFAOYSA-N 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- HQQADJVZYDDRJT-UHFFFAOYSA-N ethene;prop-1-ene Chemical group C=C.CC=C HQQADJVZYDDRJT-UHFFFAOYSA-N 0.000 description 1
- UCHOFYCGAZVYGZ-UHFFFAOYSA-N gold lead Chemical compound [Au].[Pb] UCHOFYCGAZVYGZ-UHFFFAOYSA-N 0.000 description 1
- LNEPOXFFQSENCJ-UHFFFAOYSA-N haloperidol Chemical compound C1CC(O)(C=2C=CC(Cl)=CC=2)CCN1CCCC(=O)C1=CC=C(F)C=C1 LNEPOXFFQSENCJ-UHFFFAOYSA-N 0.000 description 1
- 229910052738 indium Inorganic materials 0.000 description 1
- APFVFJFRJDLVQX-UHFFFAOYSA-N indium atom Chemical compound [In] APFVFJFRJDLVQX-UHFFFAOYSA-N 0.000 description 1
- 238000003780 insertion Methods 0.000 description 1
- 230000037431 insertion Effects 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 229910052742 iron Inorganic materials 0.000 description 1
- 230000001678 irradiating effect Effects 0.000 description 1
- 238000004806 packaging method and process Methods 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
- 229920001568 phenolic resin Polymers 0.000 description 1
- 238000003825 pressing Methods 0.000 description 1
- 229910052709 silver Inorganic materials 0.000 description 1
- 239000004332 silver Substances 0.000 description 1
- 239000011115 styrene butadiene Substances 0.000 description 1
- 229920003048 styrene butadiene rubber Polymers 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
- 229920001187 thermosetting polymer Polymers 0.000 description 1
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- H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
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- H01L2224/4809—Loop shape
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Abstract
(57)【要約】 (修正有)
【課題】構造が単純でありながら、微細な回路導体が形
成でき、接続信頼性の高い半導体パッケージ用基板と、
効率に優れたその半導体パッケージ用基板の製造方法、
およびその基板を用いた半導体パッケージ並びに半導体
パッケージの製造方法を提供すること。 【解決手段】接続端子用導体11と、接続端子用導体間
を埋める樹脂4と、接続端子11の搭載される面と反対
面に設けられた回路用導体21からなり、接続端子用導
体11を形成する第1の金属層と、回路用導体21を形
成する第2の金属層がエッチング条件の異なる金属層で
あるBGA用の半導体パッケージ用基板。
成でき、接続信頼性の高い半導体パッケージ用基板と、
効率に優れたその半導体パッケージ用基板の製造方法、
およびその基板を用いた半導体パッケージ並びに半導体
パッケージの製造方法を提供すること。 【解決手段】接続端子用導体11と、接続端子用導体間
を埋める樹脂4と、接続端子11の搭載される面と反対
面に設けられた回路用導体21からなり、接続端子用導
体11を形成する第1の金属層と、回路用導体21を形
成する第2の金属層がエッチング条件の異なる金属層で
あるBGA用の半導体パッケージ用基板。
Description
【0001】本発明は、半導体パッケージ用基板とその
製造方法およびその基板を用いた半導体パッケージ並び
に半導体パッケージの製造方法に関する。
製造方法およびその基板を用いた半導体パッケージ並び
に半導体パッケージの製造方法に関する。
【0002】
【従来の技術】半導体の集積度が向上するに従い、入出
力端子数が増加している。従って、多くの入出力端子数
を有する半導体パッケージが必要になった。一般に、入
出力端子はパッケージの周辺に一列配置するタイプと、
周辺だけでなく内部まで多列に配置するタイプがある。
前者は、QFP(Quad Flat Packag
e)が代表的である。これを多端子化する場合は、端子
ピッチを縮小することが必要であるが、0.5mmピッ
チ以下の領域では、配線板との接続に高度な技術が必要
になる。後者のアレイタイプは比較的大きなピッチで端
子配列が可能なため、多ピン化に適している。従来、ア
レイタイプは接続ピンを有するPGA(Pin Gri
d Array)が一般的であるが、配線板との接続は
挿入型となり、表面実装には適していない。このため、
表面実装可能なBGA(BallGrid Arra
y)と称するパッケージが開発されている。
力端子数が増加している。従って、多くの入出力端子数
を有する半導体パッケージが必要になった。一般に、入
出力端子はパッケージの周辺に一列配置するタイプと、
周辺だけでなく内部まで多列に配置するタイプがある。
前者は、QFP(Quad Flat Packag
e)が代表的である。これを多端子化する場合は、端子
ピッチを縮小することが必要であるが、0.5mmピッ
チ以下の領域では、配線板との接続に高度な技術が必要
になる。後者のアレイタイプは比較的大きなピッチで端
子配列が可能なため、多ピン化に適している。従来、ア
レイタイプは接続ピンを有するPGA(Pin Gri
d Array)が一般的であるが、配線板との接続は
挿入型となり、表面実装には適していない。このため、
表面実装可能なBGA(BallGrid Arra
y)と称するパッケージが開発されている。
【0003】一方、電子機器の小型化に伴って、パッケ
ージサイズの更なる小型化の要求が強くなってきた。こ
の小型化に対応するものとして、半導体チップとほぼ同
等サイズの、いわゆるチップサイズパッケージ(CS
P; Chip Size Package)が提案さ
れている。これは、半導体チップの周辺部でなく、実装
領域内に外部配線基板との接続部を有するパッケージで
ある。具体例としては、バンプ付きポリイミドフィルム
を半導体チップの表面に接着し、チップと金リード線に
より電気的接続を図った後、エポキシ樹脂などをポッテ
ィングして封止したもの(NIKKEI MATERI
ALS & TECHNOLOGY 94.4,No.
140,p18−19)や、仮基板上に半導体チップ及
び外部配線基板との接続部に相当する位置に金属バンプ
を形成し、半導体チップをフェースダウンボンディング
後、仮基板上でトランスファーモールドしたもの(Sm
allest Flip−Chip−Like Pac
kage CSP; TheSecond VLSI
Packaging Workshop of Jap
an,p46−50,1994)などがある。
ージサイズの更なる小型化の要求が強くなってきた。こ
の小型化に対応するものとして、半導体チップとほぼ同
等サイズの、いわゆるチップサイズパッケージ(CS
P; Chip Size Package)が提案さ
れている。これは、半導体チップの周辺部でなく、実装
領域内に外部配線基板との接続部を有するパッケージで
ある。具体例としては、バンプ付きポリイミドフィルム
を半導体チップの表面に接着し、チップと金リード線に
より電気的接続を図った後、エポキシ樹脂などをポッテ
ィングして封止したもの(NIKKEI MATERI
ALS & TECHNOLOGY 94.4,No.
140,p18−19)や、仮基板上に半導体チップ及
び外部配線基板との接続部に相当する位置に金属バンプ
を形成し、半導体チップをフェースダウンボンディング
後、仮基板上でトランスファーモールドしたもの(Sm
allest Flip−Chip−Like Pac
kage CSP; TheSecond VLSI
Packaging Workshop of Jap
an,p46−50,1994)などがある。
【0004】
【発明が解決しようとする課題】ところで、これらの半
導体パッケージは、いずれも、接続端子と半導体チップ
との接続のために、パッケージ用基板に形成する回路と
接続端子間の接続のために、スルーホール、バイアホー
ルを用いるので、その構造が複雑になり、接続の信頼性
が低下するという課題がある。また、これを避けるため
に、予め、接続端子の箇所に穴を設けた基材を使用する
ものもあるが、この方法では、従来の配線板の製造法と
同様に、銅箔を選択的にエッチング除去して回路導体を
形成しているので、その銅箔の厚さによって、エッチン
グ精度が決まり、微細な回路導体を形成するには、最初
から薄い銅箔を用いるか、工程の途中で、銅箔を薄くす
る工程を追加しなければならず、最初から薄い銅箔を用
いると、絶縁層で支持するまでの間に、銅箔の折れ曲が
りを生じ、取り扱いが困難であるという課題があり、工
程の途中で銅箔を薄くする方法では、工程が増加し、厚
さ方向のエッチング工程でのエッチング精度を制御する
ために注意を払わなければならず、効率が低くなるおそ
れがあった。
導体パッケージは、いずれも、接続端子と半導体チップ
との接続のために、パッケージ用基板に形成する回路と
接続端子間の接続のために、スルーホール、バイアホー
ルを用いるので、その構造が複雑になり、接続の信頼性
が低下するという課題がある。また、これを避けるため
に、予め、接続端子の箇所に穴を設けた基材を使用する
ものもあるが、この方法では、従来の配線板の製造法と
同様に、銅箔を選択的にエッチング除去して回路導体を
形成しているので、その銅箔の厚さによって、エッチン
グ精度が決まり、微細な回路導体を形成するには、最初
から薄い銅箔を用いるか、工程の途中で、銅箔を薄くす
る工程を追加しなければならず、最初から薄い銅箔を用
いると、絶縁層で支持するまでの間に、銅箔の折れ曲が
りを生じ、取り扱いが困難であるという課題があり、工
程の途中で銅箔を薄くする方法では、工程が増加し、厚
さ方向のエッチング工程でのエッチング精度を制御する
ために注意を払わなければならず、効率が低くなるおそ
れがあった。
【0005】本発明は、構造が単純でありながら、微細
な回路導体が形成でき、接続信頼性の高い半導体パッケ
ージ用基板と、効率に優れたその半導体パッケージ用基
板の製造方法、およびその基板を用いた半導体パッケー
ジ並びに半導体パッケージの製造方法を提供することを
目的とする。
な回路導体が形成でき、接続信頼性の高い半導体パッケ
ージ用基板と、効率に優れたその半導体パッケージ用基
板の製造方法、およびその基板を用いた半導体パッケー
ジ並びに半導体パッケージの製造方法を提供することを
目的とする。
【0006】
【課題を解決するための手段】本発明は、以下のことを
特徴とする。 (1)接続端子用導体と、接続端子用導体間を埋める樹
脂と、接続端子の搭載される面と反対面に設けられた回
路用導体からなり、接続端子用導体を形成する第1の金
属層と、回路用導体を形成する第2の金属層がエッチン
グ条件の異なる金属層である半導体パッケージ用基板。 (2)回路用導体を構成する金属層が、第2の金属層
と、その第2の金属層を補強する第3の金属層からなる
(1)に記載の半導体パッケージ用基板。 (3)回路用導体の面に、半導体チップと接続される箇
所を除いて、絶縁被覆する樹脂層を形成した(1)また
は(2)に記載の半導体パッケージ用基板。 (4)第1の金属層が、銅、および銅合金からなる
(1)〜(3)のうちいずれかに記載の半導体パッケー
ジ用基板。 (5)第2の金属層が、ニッケル、クロム、チタン、
錫、およびそれらを1種以上含む合金からなる、(1)
〜(4)のうちいずれかに記載の半導体パッケージ用基
板。 (6)接続端子用導体に、はんだボールを接続した請求
項(1)〜(5)のうちいずれかに記載の半導体パッケ
ージ用基板。 (7)比較的厚い第1の金属層と、比較的薄い第2の金
属層と、キャリア層がこの順に重なったものであり、第
1の金属層が第2の金属層とエッチング条件が異なる金
属層である複合金属層を準備する第1工程と、少なくと
も第1の金属層の表面にエッチングレジストを形成し、
第2の金属層が露出するまで、第1の金属層を選択的に
エッチング除去し、接続端子用導体を形成する第2工程
と、接続端子用導体間を、樹脂で埋める第3工程と、キ
ャリア層を除去した後、第2の金属層の表面に、エッチ
ングレジストを形成し、第1の金属層あるいは樹脂が露
出するまで第2の金属層を選択的にエッチング除去する
第4工程と、からなる半導体パッケージ用基板の製造方
法。 (8)キャリア層が、回路用導体となる第3の金属層で
あり、少なくとも第1の金属層の表面にエッチングレジ
ストを形成し、第2の金属層が露出するまで、第1の金
属層を選択的にエッチング除去し、接続端子用導体を形
成する第2工程と、接続端子用導体間を、樹脂で埋める
第3工程と、第1の金属層と反対面の第3の金属層の表
面に、エッチングレジストを形成し、第2の金属層が露
出するまで第3の金属層を選択的にエッチング除去する
第4工程と、第2の金属層を、第1の金属層あるいは樹
脂が露出する厚さまで、選択的にエッチング除去する第
5工程と、からなる半導体パッケージ用基板の製造方
法。 (9)回路用導体の面に、半導体チップと接続される箇
所を除いて、絶縁被覆する樹脂層を形成する(7)また
は(8)に記載の半導体パッケージ用基板の製造方法。 (10)接続端子用導体に、はんだボールを接続する
(7)〜(9)のうちいずれかに記載の半導体パッケー
ジ用基板の製造方法。 (11)(1)〜(6)のうちいずれかに記載した半導
体パッケージ用基板に、半導体チップを搭載し、半導体
チップ上の端子と端子接続用導体とを電気的に接続した
半導体パッケージ。 (12)さらに、半導体チップを封止樹脂で封止した
(11)に記載の半導体パッケージ。 (13)(1)〜(6)のうちいずれかに記載した半導
体パッケージ用基板に、半導体チップを搭載する工程
と、半導体チップ上の端子と端子接続用導体とを電気的
に接続する工程と、からなる半導体パッケージの製造方
法。 (14)さらに、半導体チップを封止樹脂で封止する工
程を有する(13)に記載の半導体パッケージの製造方
法。
特徴とする。 (1)接続端子用導体と、接続端子用導体間を埋める樹
脂と、接続端子の搭載される面と反対面に設けられた回
路用導体からなり、接続端子用導体を形成する第1の金
属層と、回路用導体を形成する第2の金属層がエッチン
グ条件の異なる金属層である半導体パッケージ用基板。 (2)回路用導体を構成する金属層が、第2の金属層
と、その第2の金属層を補強する第3の金属層からなる
(1)に記載の半導体パッケージ用基板。 (3)回路用導体の面に、半導体チップと接続される箇
所を除いて、絶縁被覆する樹脂層を形成した(1)また
は(2)に記載の半導体パッケージ用基板。 (4)第1の金属層が、銅、および銅合金からなる
(1)〜(3)のうちいずれかに記載の半導体パッケー
ジ用基板。 (5)第2の金属層が、ニッケル、クロム、チタン、
錫、およびそれらを1種以上含む合金からなる、(1)
〜(4)のうちいずれかに記載の半導体パッケージ用基
板。 (6)接続端子用導体に、はんだボールを接続した請求
項(1)〜(5)のうちいずれかに記載の半導体パッケ
ージ用基板。 (7)比較的厚い第1の金属層と、比較的薄い第2の金
属層と、キャリア層がこの順に重なったものであり、第
1の金属層が第2の金属層とエッチング条件が異なる金
属層である複合金属層を準備する第1工程と、少なくと
も第1の金属層の表面にエッチングレジストを形成し、
第2の金属層が露出するまで、第1の金属層を選択的に
エッチング除去し、接続端子用導体を形成する第2工程
と、接続端子用導体間を、樹脂で埋める第3工程と、キ
ャリア層を除去した後、第2の金属層の表面に、エッチ
ングレジストを形成し、第1の金属層あるいは樹脂が露
出するまで第2の金属層を選択的にエッチング除去する
第4工程と、からなる半導体パッケージ用基板の製造方
法。 (8)キャリア層が、回路用導体となる第3の金属層で
あり、少なくとも第1の金属層の表面にエッチングレジ
ストを形成し、第2の金属層が露出するまで、第1の金
属層を選択的にエッチング除去し、接続端子用導体を形
成する第2工程と、接続端子用導体間を、樹脂で埋める
第3工程と、第1の金属層と反対面の第3の金属層の表
面に、エッチングレジストを形成し、第2の金属層が露
出するまで第3の金属層を選択的にエッチング除去する
第4工程と、第2の金属層を、第1の金属層あるいは樹
脂が露出する厚さまで、選択的にエッチング除去する第
5工程と、からなる半導体パッケージ用基板の製造方
法。 (9)回路用導体の面に、半導体チップと接続される箇
所を除いて、絶縁被覆する樹脂層を形成する(7)また
は(8)に記載の半導体パッケージ用基板の製造方法。 (10)接続端子用導体に、はんだボールを接続する
(7)〜(9)のうちいずれかに記載の半導体パッケー
ジ用基板の製造方法。 (11)(1)〜(6)のうちいずれかに記載した半導
体パッケージ用基板に、半導体チップを搭載し、半導体
チップ上の端子と端子接続用導体とを電気的に接続した
半導体パッケージ。 (12)さらに、半導体チップを封止樹脂で封止した
(11)に記載の半導体パッケージ。 (13)(1)〜(6)のうちいずれかに記載した半導
体パッケージ用基板に、半導体チップを搭載する工程
と、半導体チップ上の端子と端子接続用導体とを電気的
に接続する工程と、からなる半導体パッケージの製造方
法。 (14)さらに、半導体チップを封止樹脂で封止する工
程を有する(13)に記載の半導体パッケージの製造方
法。
【0007】
【発明の実施の形態】本発明の、半導体パッケージは、
例えば、図1(f)に示すように、接続端子用導体11
と、接続端子用導体11間を埋める樹脂4と、接続端子
の搭載される面と反対面に設けられた回路用導体21か
らなり、接続端子用導体11を形成する第1の金属層
と、回路用導体を形成する第2の金属層がエッチング条
件の異なる金属層である半導体パッケージ用基板であ
り、この接続端子用導体11を構成する第1の金属層に
は、銅、銅合金、鉄・ニッケル合金等から選択したもの
を用いることができ、第2の金属層としては、第1の金
属層が、銅、銅合金の場合には、ニッケル、ニッケル合
金、チタン、クロム、錫、亜鉛等を用いることができ、
第1の金属層が、鉄・ニッケル合金の場合には、チタ
ン、クロム、錫等を用いることができる。このときに、
図2(f)に示すように、回路用導体21には、第2の
金属層と、補強する第3の金属層とを積層したものでも
よく、この第3の金属層には、銅、銅合金、鉄・ニッケ
ル合金等から選択したものを用いることができる。この
接続端子用導体の厚さは、12〜100μmの範囲であ
ることが好ましく、100μmを越えると、接続端子用
導体の形成時にエッチング精度が±50μm以上とな
り、微細なパターンの形成が困難になるおそれがあり、
12μm未満であると、その間に樹脂を埋めても強度が
なく、また、樹脂による絶縁性が低下するおそれがあ
る。より好ましくは、18〜70μmの範囲である。こ
の回路用導体21のうちの第2の金属層の厚さは、0.
05〜50μmの範囲であることが好ましく、50μm
を越えると、回路導体の形成時にエッチング精度が±2
5μm以上となり、微細なパターンの形成が困難になる
おそれがあり、0.05μm未満であると、接続端子用
導体をエッチング除去するときに、その第2の金属層に
発生したピットや欠けのために、その反対面の第3の金
属層を浸食するおそれがある。より好ましくは、0.1
〜35μmの範囲である。また、この回路用導体21の
うちの第3の金属層の厚さは、1〜50μmの範囲であ
ることが好ましく、50μmを越えると、回路用導体の
形成時にエッチング精度が±25μm以上となり、微細
なパターンの形成が困難になるおそれがあり、1μm未
満であると、接続端子用導体をエッチング除去するとき
に、その第2の金属層に発生したピットや欠けのため
に、その反対面の第3の金属層を浸食するおそれがあ
る。より好ましくは、5〜12μmの範囲である。エッ
チング条件が異なるというのは、1種類のエッチング液
に対して、浸食性が高いものと、低いものを指す。した
がって、第1の金属層、第2の金属層、第3の金属層の
選択は、上記したような組み合わせとなる。
例えば、図1(f)に示すように、接続端子用導体11
と、接続端子用導体11間を埋める樹脂4と、接続端子
の搭載される面と反対面に設けられた回路用導体21か
らなり、接続端子用導体11を形成する第1の金属層
と、回路用導体を形成する第2の金属層がエッチング条
件の異なる金属層である半導体パッケージ用基板であ
り、この接続端子用導体11を構成する第1の金属層に
は、銅、銅合金、鉄・ニッケル合金等から選択したもの
を用いることができ、第2の金属層としては、第1の金
属層が、銅、銅合金の場合には、ニッケル、ニッケル合
金、チタン、クロム、錫、亜鉛等を用いることができ、
第1の金属層が、鉄・ニッケル合金の場合には、チタ
ン、クロム、錫等を用いることができる。このときに、
図2(f)に示すように、回路用導体21には、第2の
金属層と、補強する第3の金属層とを積層したものでも
よく、この第3の金属層には、銅、銅合金、鉄・ニッケ
ル合金等から選択したものを用いることができる。この
接続端子用導体の厚さは、12〜100μmの範囲であ
ることが好ましく、100μmを越えると、接続端子用
導体の形成時にエッチング精度が±50μm以上とな
り、微細なパターンの形成が困難になるおそれがあり、
12μm未満であると、その間に樹脂を埋めても強度が
なく、また、樹脂による絶縁性が低下するおそれがあ
る。より好ましくは、18〜70μmの範囲である。こ
の回路用導体21のうちの第2の金属層の厚さは、0.
05〜50μmの範囲であることが好ましく、50μm
を越えると、回路導体の形成時にエッチング精度が±2
5μm以上となり、微細なパターンの形成が困難になる
おそれがあり、0.05μm未満であると、接続端子用
導体をエッチング除去するときに、その第2の金属層に
発生したピットや欠けのために、その反対面の第3の金
属層を浸食するおそれがある。より好ましくは、0.1
〜35μmの範囲である。また、この回路用導体21の
うちの第3の金属層の厚さは、1〜50μmの範囲であ
ることが好ましく、50μmを越えると、回路用導体の
形成時にエッチング精度が±25μm以上となり、微細
なパターンの形成が困難になるおそれがあり、1μm未
満であると、接続端子用導体をエッチング除去するとき
に、その第2の金属層に発生したピットや欠けのため
に、その反対面の第3の金属層を浸食するおそれがあ
る。より好ましくは、5〜12μmの範囲である。エッ
チング条件が異なるというのは、1種類のエッチング液
に対して、浸食性が高いものと、低いものを指す。した
がって、第1の金属層、第2の金属層、第3の金属層の
選択は、上記したような組み合わせとなる。
【0008】回路用導体21の面に、半導体チップと接
続される箇所を除いて、絶縁被覆する樹脂層(ソルダー
レジスト)を形成することができ、この樹脂層には、熱
硬化性のエポキシ樹脂、ポリイミド樹脂、シリコーン樹
脂、ポリアミドイミド樹脂、感光性のポリイミド樹脂、
アクリルエポキシ樹脂、エチレンプロピレン、スチレン
ブタジェン等の熱可塑性エラストマ、液晶ポリマ等から
選択したものを用いることができる。この樹脂層の厚さ
は、5〜100μmの範囲であることが好ましく、10
0μmを越えると、半導体チップの端子と接続するのが
困難になるおそれがあり、5μm未満であると、絶縁性
が低下し、半導体チップと回路用導体とが接触し、回路
が短絡するおそれがある。より好ましくは、10μm〜
80μmの範囲である。
続される箇所を除いて、絶縁被覆する樹脂層(ソルダー
レジスト)を形成することができ、この樹脂層には、熱
硬化性のエポキシ樹脂、ポリイミド樹脂、シリコーン樹
脂、ポリアミドイミド樹脂、感光性のポリイミド樹脂、
アクリルエポキシ樹脂、エチレンプロピレン、スチレン
ブタジェン等の熱可塑性エラストマ、液晶ポリマ等から
選択したものを用いることができる。この樹脂層の厚さ
は、5〜100μmの範囲であることが好ましく、10
0μmを越えると、半導体チップの端子と接続するのが
困難になるおそれがあり、5μm未満であると、絶縁性
が低下し、半導体チップと回路用導体とが接触し、回路
が短絡するおそれがある。より好ましくは、10μm〜
80μmの範囲である。
【0009】接続端子用導体には、はんだボールを接続
することができ、はんだボールの材質は、鉛と錫を含む
鉛・錫はんだの他、鉛を含まず錫、銀、ビスマス、イン
ジューム等を含む鉛フリーはんだ等から選択したものを
用いることができる、はんだボールの大きさは、8〜1
50μmの範囲が好ましく、8μm未満では、端子強度
が弱く接続信頼性が不足し、150μmを越えると、端
子高さ及びピッチが大きく端子部面積が過大になり、半
導体パッケージに適さない。
することができ、はんだボールの材質は、鉛と錫を含む
鉛・錫はんだの他、鉛を含まず錫、銀、ビスマス、イン
ジューム等を含む鉛フリーはんだ等から選択したものを
用いることができる、はんだボールの大きさは、8〜1
50μmの範囲が好ましく、8μm未満では、端子強度
が弱く接続信頼性が不足し、150μmを越えると、端
子高さ及びピッチが大きく端子部面積が過大になり、半
導体パッケージに適さない。
【0010】このような半導体パッケージ用基板を製造
するには、以下のような工程によって可能である。 ・比較的厚い第1の金属層と、比較的薄い第2の金属層
と、キャリア層がこの順に重なったものであり、第1の
金属層が第2の金属層とエッチング条件が異なる金属層
である複合金属層を準備する第1工程。 ・少なくとも第1の金属層の表面にエッチングレジスト
を形成し、第2の金属層が露出するまで、第1の金属層
を選択的にエッチング除去し、接続端子用導体を形成す
る第2工程。 ・接続端子用導体間を、樹脂で埋める第3工程。 ・キャリア層を除去した後、第2の金属層の表面に、エ
ッチングレジストを形成し、第1の金属層あるいは樹脂
が露出するまで第2の金属層を選択的にエッチング除去
する第4工程。
するには、以下のような工程によって可能である。 ・比較的厚い第1の金属層と、比較的薄い第2の金属層
と、キャリア層がこの順に重なったものであり、第1の
金属層が第2の金属層とエッチング条件が異なる金属層
である複合金属層を準備する第1工程。 ・少なくとも第1の金属層の表面にエッチングレジスト
を形成し、第2の金属層が露出するまで、第1の金属層
を選択的にエッチング除去し、接続端子用導体を形成す
る第2工程。 ・接続端子用導体間を、樹脂で埋める第3工程。 ・キャリア層を除去した後、第2の金属層の表面に、エ
ッチングレジストを形成し、第1の金属層あるいは樹脂
が露出するまで第2の金属層を選択的にエッチング除去
する第4工程。
【0011】キャリア層には、絶縁樹脂板、絶縁フィル
ム、あるいは金属箔を用いることができ、絶縁樹脂板で
は、エポキシ樹脂、ポリイミド樹脂、シリコーン樹脂、
フェノール樹脂等から選択されたもの、絶縁フィルムで
は、ポリイミド樹脂、ポリエチレンテレフタレート樹脂
等から選択されたもの、金属箔では、銅箔、銅合金箔、
鉄・ニッケル合金箔当から選択されたものを用いること
ができる。絶縁樹脂板では、厚さが、12〜100μm
のものを用いることが好ましく、12μm未満では、強
度が低い為搬送時に皺等が発生しやすく、100μmを
越えると、柔軟性不足等でクラック、剥離が発生しやす
く、より好ましくは、18〜70μmの範囲である。こ
の絶縁樹脂板をキャリア層として、その上に第2の金属
層と第1の金属層を形成するには、絶縁樹脂板の表面を
粗化し、めっき用触媒を付与して、第2の金属層と第1
の金属層を共に無電解めっきによって形成する方法、第
2の金属層の上に電気めっきで第1の金属層を形成する
方法、第1の金属層の表面に第2の金属層をめっきで形
成しておき、絶縁樹脂板に重ねて積層接着し、形成する
方法などがある。
ム、あるいは金属箔を用いることができ、絶縁樹脂板で
は、エポキシ樹脂、ポリイミド樹脂、シリコーン樹脂、
フェノール樹脂等から選択されたもの、絶縁フィルムで
は、ポリイミド樹脂、ポリエチレンテレフタレート樹脂
等から選択されたもの、金属箔では、銅箔、銅合金箔、
鉄・ニッケル合金箔当から選択されたものを用いること
ができる。絶縁樹脂板では、厚さが、12〜100μm
のものを用いることが好ましく、12μm未満では、強
度が低い為搬送時に皺等が発生しやすく、100μmを
越えると、柔軟性不足等でクラック、剥離が発生しやす
く、より好ましくは、18〜70μmの範囲である。こ
の絶縁樹脂板をキャリア層として、その上に第2の金属
層と第1の金属層を形成するには、絶縁樹脂板の表面を
粗化し、めっき用触媒を付与して、第2の金属層と第1
の金属層を共に無電解めっきによって形成する方法、第
2の金属層の上に電気めっきで第1の金属層を形成する
方法、第1の金属層の表面に第2の金属層をめっきで形
成しておき、絶縁樹脂板に重ねて積層接着し、形成する
方法などがある。
【0012】キャリア層に、絶縁フィルムを用いるとき
も、絶縁樹脂板と同様に、厚さが、12〜100μmの
ものを用いることが好ましく、12μm未満では、強度
が低い為搬送時に皺等が発生しやすく、100μmを越
えると、柔軟性不足等でクラック、剥離が発生しやす
く、より好ましくは、18〜70μmの範囲である。こ
の絶縁フィルムをキャリア層として、その上に第2の金
属層と第1の金属層を形成するには、絶縁フィルムの表
面を粗化し、めっき用触媒を付与して、第2の金属層と
第1の金属層を共に無電解めっきによって形成する方
法、第2の金属層の上に電気めっきで第1の金属層を形
成する方法、第1の金属層1の表面に第2の金属層2を
めっきで形成しておき、絶縁フィルムに重ねて積層接着
し、形成する方法などがある。
も、絶縁樹脂板と同様に、厚さが、12〜100μmの
ものを用いることが好ましく、12μm未満では、強度
が低い為搬送時に皺等が発生しやすく、100μmを越
えると、柔軟性不足等でクラック、剥離が発生しやす
く、より好ましくは、18〜70μmの範囲である。こ
の絶縁フィルムをキャリア層として、その上に第2の金
属層と第1の金属層を形成するには、絶縁フィルムの表
面を粗化し、めっき用触媒を付与して、第2の金属層と
第1の金属層を共に無電解めっきによって形成する方
法、第2の金属層の上に電気めっきで第1の金属層を形
成する方法、第1の金属層1の表面に第2の金属層2を
めっきで形成しておき、絶縁フィルムに重ねて積層接着
し、形成する方法などがある。
【0013】キャリア層に、第3の金属層を用いるとき
には、5〜100μmのものを用いることが好ましく、
5μm未満では、強度が低い為搬送時に皺等が発生しや
すく、100μmを越えると、柔軟性不足等でクラッ
ク、剥離が発生しやすく、より好ましくは、7〜70μ
mの範囲である。この第3の金属層をキャリア層とし
て、その上に第2の金属層と第1の金属層を形成するに
は、第3の金属層の上に、第2の金属層をめっきで形成
し、その第2の金属層の上に電気めっきで第1の金属層
を形成する方法、第1の金属層の表面に第2の金属層を
めっきで形成しておき、さらに第3の金属層をめっきで
形成する方法などがある。
には、5〜100μmのものを用いることが好ましく、
5μm未満では、強度が低い為搬送時に皺等が発生しや
すく、100μmを越えると、柔軟性不足等でクラッ
ク、剥離が発生しやすく、より好ましくは、7〜70μ
mの範囲である。この第3の金属層をキャリア層とし
て、その上に第2の金属層と第1の金属層を形成するに
は、第3の金属層の上に、第2の金属層をめっきで形成
し、その第2の金属層の上に電気めっきで第1の金属層
を形成する方法、第1の金属層の表面に第2の金属層を
めっきで形成しておき、さらに第3の金属層をめっきで
形成する方法などがある。
【0014】キャリア層に第3の金属層を用いて半導体
パッケージ用基板を製造するには、以下の工程による。 ・比較的厚い第1の金属層と、比較的薄い第2の金属層
と、第3の金属層がこの順に重なったものであり、第1
の金属層が第2の金属層とエッチング条件が異なる金属
層である複合金属層を準備する第1工程。 ・少なくとも第1の金属層の表面にエッチングレジスト
を形成し、第2の金属層が露出するまで、第1の金属層
を選択的にエッチング除去し、接続端子用導体を形成す
る第2工程。 ・接続端子用導体間を、樹脂で埋める第3工程。 ・第1の金属層と反対面の第3の金属層の表面に、エッ
チングレジストを形成し、第2の金属層が露出するまで
第3の金属層を選択的にエッチング除去する第4工程。 ・第2の金属層を、第1の金属層あるいは樹脂が露出す
る厚さまで、選択的にエッチング除去する第5工程。
パッケージ用基板を製造するには、以下の工程による。 ・比較的厚い第1の金属層と、比較的薄い第2の金属層
と、第3の金属層がこの順に重なったものであり、第1
の金属層が第2の金属層とエッチング条件が異なる金属
層である複合金属層を準備する第1工程。 ・少なくとも第1の金属層の表面にエッチングレジスト
を形成し、第2の金属層が露出するまで、第1の金属層
を選択的にエッチング除去し、接続端子用導体を形成す
る第2工程。 ・接続端子用導体間を、樹脂で埋める第3工程。 ・第1の金属層と反対面の第3の金属層の表面に、エッ
チングレジストを形成し、第2の金属層が露出するまで
第3の金属層を選択的にエッチング除去する第4工程。 ・第2の金属層を、第1の金属層あるいは樹脂が露出す
る厚さまで、選択的にエッチング除去する第5工程。
【0015】上記の半導体パッケージ用基板の製造のと
きに、回路用導体の面に、半導体チップと接続される箇
所を除いて、絶縁被覆する樹脂層(ソルダーレジスト)
を形成することができ、この樹脂層には、前述したよう
に、熱硬化性のエポキシ樹脂、ポリイミド樹脂、シリコ
ーン樹脂、ポリアミドイミド樹脂、感光性のポリイミド
樹脂、アクリルエポキシ樹脂、エチレンプロピレン、ス
チレンブタジェン等の熱可塑性エラストマ、液晶ポリマ
等から選択したものを用い、硬化剤と、溶剤を混入した
インク様の液体を、スクリーン印刷によって形成するこ
とができ、また、このインク様の液体を予め光硬化剤と
混合しておき、ポリエチレンテレフタレートフィルムの
ような剛性のある支持フィルムに璃型処理したものの表
面に塗布し、加熱・乾燥して半硬化状にしたドライフィ
ルムをラミネートし、半導体チップと接続される箇所を
覆うフォトマスクを重ねて紫外線などを照射し、現像し
て形成することもできる。
きに、回路用導体の面に、半導体チップと接続される箇
所を除いて、絶縁被覆する樹脂層(ソルダーレジスト)
を形成することができ、この樹脂層には、前述したよう
に、熱硬化性のエポキシ樹脂、ポリイミド樹脂、シリコ
ーン樹脂、ポリアミドイミド樹脂、感光性のポリイミド
樹脂、アクリルエポキシ樹脂、エチレンプロピレン、ス
チレンブタジェン等の熱可塑性エラストマ、液晶ポリマ
等から選択したものを用い、硬化剤と、溶剤を混入した
インク様の液体を、スクリーン印刷によって形成するこ
とができ、また、このインク様の液体を予め光硬化剤と
混合しておき、ポリエチレンテレフタレートフィルムの
ような剛性のある支持フィルムに璃型処理したものの表
面に塗布し、加熱・乾燥して半硬化状にしたドライフィ
ルムをラミネートし、半導体チップと接続される箇所を
覆うフォトマスクを重ねて紫外線などを照射し、現像し
て形成することもできる。
【0016】このようにして作製した半導体パッケージ
用基板には、はんだボールを搭載することもできる。こ
のはんだボールの搭載には、半導体チップを搭載する前
に行うこともできるが、通常は、加熱する工程なので、
半導体チップを搭載した後に行うのが好ましい。このよ
うな半導体パッケージ用基板に、半導体チップを搭載
し、半導体チップ上の端子と端子接続用導体とを電気的
に接続するには、ワイヤボンディングによって行うこと
もできるが、半導体チップの端子の表面に、導電性接着
剤、あるいは異方導電性フィルムを貼り合わせて、半導
体パッケージ用基板に加圧して接続することもできる。
用基板には、はんだボールを搭載することもできる。こ
のはんだボールの搭載には、半導体チップを搭載する前
に行うこともできるが、通常は、加熱する工程なので、
半導体チップを搭載した後に行うのが好ましい。このよ
うな半導体パッケージ用基板に、半導体チップを搭載
し、半導体チップ上の端子と端子接続用導体とを電気的
に接続するには、ワイヤボンディングによって行うこと
もできるが、半導体チップの端子の表面に、導電性接着
剤、あるいは異方導電性フィルムを貼り合わせて、半導
体パッケージ用基板に加圧して接続することもできる。
【0017】さらに、半導体チップを封止樹脂で封止す
ることもでき、この樹脂には、エポキシ樹脂、ポリイミ
ド樹脂、フェノール樹脂、シリコーン樹脂、液晶ポリマ、ポ
リエーテルアミド樹脂等から選択したものを用いること
ができる。
ることもでき、この樹脂には、エポキシ樹脂、ポリイミ
ド樹脂、フェノール樹脂、シリコーン樹脂、液晶ポリマ、ポ
リエーテルアミド樹脂等から選択したものを用いること
ができる。
【0018】
【実施例】実施例1 第1工程:図1(a)に示すように、厚さ35μmの銅
を第1の金属層1とし、厚さ5μmのニッケルを第2の
金属層2とし、絶縁フィルムである接着剤付ポリイミド
をキャリア層13とする複合金属層を準備した。 第2工程:図1(b)に示すように、第1の金属層1の
表面にエッチングレジスト61を形成し、図1(c)に
示すように、第2の金属層3が露出するまで、第1の金
属層を選択的にエッチング除去し、接続端子用導体11
を形成した。このときのエッチンレジスト61には、エ
ッチングレジスト用ドライフィルムであるHY−920
(日立化成工業(株)製)をラミネートし、接続端子用
導体11となる箇所に光を透過するフォトマスクを重
ね、紫外線を照射し、現像して形成した。 第3工程:図1(d)に示すように、エッチングレジス
ト61を除去した後、接続端子用導体11間を、樹脂4
として、液状エポキシ樹脂CEL−C−4100(日立
化成工業(株)製)を用いて、スクリーン印刷法で埋め
た。 第4工程:図1(e)に示すように、キャリア層13
を、機械的な引き剥がしで剥離・除去した後、第2の金
属層2の表面に、エッチングレジスト62を形成し、第
1の金属層1あるいは樹脂4が露出するまで第2の金属
層2を、硫酸・過酸化水素水溶液からなるエッチング液
により、選択的にエッチング除去し、図1(f)に示す
ように、回路用導体21を形成した。このときのエッチ
ンレジスト62には、エッチングレジスト用ドライフィ
ルムであるHY−920(日立化成工業(株)製)をラ
ミネートし、回路用銅来21となる箇所に光を透過する
フォトマスクを重ね、紫外線を照射し、現像して形成し
た。さらに、図1(g)に示すように、第2の金属層2
の表面に、絶縁被覆する樹脂層41として、ソルダーレ
ジスト63であるSR−7100(日立化成工業(株)
製)を、厚さ30μmにシルクスクリーン印刷し、図1
(h)に示すように、半導体チップ5を、絶縁性接着剤
31によって固定した後、その半導体チップ5の端子5
1と回路用導体21を、ワイヤボンディングによって接
続し、鉛6対錫4の組成のはんだボール12で、直径3
00μmのはんだボール12を、載せ、240℃のリフ
ロー炉に1分間通し、接続し、封止樹脂42として、エ
ポキシ樹脂CEL−9200(日立化成工業(株)製)
を用い、モールド金型で封止して、厚さは、800μm
の半導体パッケージとした。
を第1の金属層1とし、厚さ5μmのニッケルを第2の
金属層2とし、絶縁フィルムである接着剤付ポリイミド
をキャリア層13とする複合金属層を準備した。 第2工程:図1(b)に示すように、第1の金属層1の
表面にエッチングレジスト61を形成し、図1(c)に
示すように、第2の金属層3が露出するまで、第1の金
属層を選択的にエッチング除去し、接続端子用導体11
を形成した。このときのエッチンレジスト61には、エ
ッチングレジスト用ドライフィルムであるHY−920
(日立化成工業(株)製)をラミネートし、接続端子用
導体11となる箇所に光を透過するフォトマスクを重
ね、紫外線を照射し、現像して形成した。 第3工程:図1(d)に示すように、エッチングレジス
ト61を除去した後、接続端子用導体11間を、樹脂4
として、液状エポキシ樹脂CEL−C−4100(日立
化成工業(株)製)を用いて、スクリーン印刷法で埋め
た。 第4工程:図1(e)に示すように、キャリア層13
を、機械的な引き剥がしで剥離・除去した後、第2の金
属層2の表面に、エッチングレジスト62を形成し、第
1の金属層1あるいは樹脂4が露出するまで第2の金属
層2を、硫酸・過酸化水素水溶液からなるエッチング液
により、選択的にエッチング除去し、図1(f)に示す
ように、回路用導体21を形成した。このときのエッチ
ンレジスト62には、エッチングレジスト用ドライフィ
ルムであるHY−920(日立化成工業(株)製)をラ
ミネートし、回路用銅来21となる箇所に光を透過する
フォトマスクを重ね、紫外線を照射し、現像して形成し
た。さらに、図1(g)に示すように、第2の金属層2
の表面に、絶縁被覆する樹脂層41として、ソルダーレ
ジスト63であるSR−7100(日立化成工業(株)
製)を、厚さ30μmにシルクスクリーン印刷し、図1
(h)に示すように、半導体チップ5を、絶縁性接着剤
31によって固定した後、その半導体チップ5の端子5
1と回路用導体21を、ワイヤボンディングによって接
続し、鉛6対錫4の組成のはんだボール12で、直径3
00μmのはんだボール12を、載せ、240℃のリフ
ロー炉に1分間通し、接続し、封止樹脂42として、エ
ポキシ樹脂CEL−9200(日立化成工業(株)製)
を用い、モールド金型で封止して、厚さは、800μm
の半導体パッケージとした。
【0019】実施例2 第1工程:図2(a)に示すように、厚さ50μmの鉄
ニッケル合金42アロイを第1の金属層1とし、厚さ1
μmのチタンを第2の金属層2とし、厚さ10μmの銅
を第3の金属層3とし、この順に重なった複合金属層を
準備した。 第2工程:図2(b)に示すように、第1の金属層1の
表面にエッチングレジスト61を形成し、第2の金属層
2が露出するまで、第1の金属層1を選択的にエッチン
グ除去し、図2(c)に示すように、接続端子用導体1
1を形成した。このときのエッチンレジスト61には、
エッチングレジスト用ドライフィルムであるHY−92
0(日立化成工業(株)製)をラミネートし、接続端子
用導体11となる箇所に光を透過するフォトマスクを重
ね、紫外線を照射し、現像して形成した。 第3工程:図2(d)に示すように、エッチングレジス
ト61を除去した後、接続端子用導体11間を、樹脂4
として、液状エポキシ樹脂CEL−C−7200(日立
化成工業(株)製)を用いて、スクリーン印刷法で埋め
た。 第4工程:第1の金属層1と反対面の第3の金属層3の
表面に、エッチングレジスト62を形成し、図2(e)
に示すように、第2の金属層2が露出するまで第3の金
属層3を、チオ硫酸アンモニウム水溶液からなるアルカ
リエッチング液で選択的にエッチング除去する。 第5工程:続いて、第2の金属層2を、第1の金属層1
あるいは樹脂4が露出する厚さまで、硫酸・過酸化水素
水溶液からなる酸エッチング液で、選択的にエッチング
除去して、図2(f)に示すように、第2の金属層2と
第3の金属層3からなる回路用導体21を形成する。さ
らに、図2(g)に示すように、第2の金属層2の表面
に、絶縁被覆する樹脂層41として、ソルダーレジスト
63であるSR−7100(日立化成工業(株)製)
を、厚さ20μmにシルクスクリーン印刷し、図2
(h)に示すように、回路用導体21がソルダーレジス
ト63から露出した箇所に異方導電性フィルム64を貼
り、半導体チップ5を、その端子51が回路用導体と接
続するように重ね、170℃で2分間、0.5MPaの
圧力で加熱・加圧して接着・接続し、鉛6対錫4の組成
のはんだボール12で、直径600μmのはんだボール
12を、載せ、240℃のリフロー炉に1分間通し、接
続し、封止樹脂42として、エポキシ樹脂CEL−92
00(日立化成工業(株)製)を用い、モールド金型で
封止して、厚さは、500μmの半導体パッケージとし
た。
ニッケル合金42アロイを第1の金属層1とし、厚さ1
μmのチタンを第2の金属層2とし、厚さ10μmの銅
を第3の金属層3とし、この順に重なった複合金属層を
準備した。 第2工程:図2(b)に示すように、第1の金属層1の
表面にエッチングレジスト61を形成し、第2の金属層
2が露出するまで、第1の金属層1を選択的にエッチン
グ除去し、図2(c)に示すように、接続端子用導体1
1を形成した。このときのエッチンレジスト61には、
エッチングレジスト用ドライフィルムであるHY−92
0(日立化成工業(株)製)をラミネートし、接続端子
用導体11となる箇所に光を透過するフォトマスクを重
ね、紫外線を照射し、現像して形成した。 第3工程:図2(d)に示すように、エッチングレジス
ト61を除去した後、接続端子用導体11間を、樹脂4
として、液状エポキシ樹脂CEL−C−7200(日立
化成工業(株)製)を用いて、スクリーン印刷法で埋め
た。 第4工程:第1の金属層1と反対面の第3の金属層3の
表面に、エッチングレジスト62を形成し、図2(e)
に示すように、第2の金属層2が露出するまで第3の金
属層3を、チオ硫酸アンモニウム水溶液からなるアルカ
リエッチング液で選択的にエッチング除去する。 第5工程:続いて、第2の金属層2を、第1の金属層1
あるいは樹脂4が露出する厚さまで、硫酸・過酸化水素
水溶液からなる酸エッチング液で、選択的にエッチング
除去して、図2(f)に示すように、第2の金属層2と
第3の金属層3からなる回路用導体21を形成する。さ
らに、図2(g)に示すように、第2の金属層2の表面
に、絶縁被覆する樹脂層41として、ソルダーレジスト
63であるSR−7100(日立化成工業(株)製)
を、厚さ20μmにシルクスクリーン印刷し、図2
(h)に示すように、回路用導体21がソルダーレジス
ト63から露出した箇所に異方導電性フィルム64を貼
り、半導体チップ5を、その端子51が回路用導体と接
続するように重ね、170℃で2分間、0.5MPaの
圧力で加熱・加圧して接着・接続し、鉛6対錫4の組成
のはんだボール12で、直径600μmのはんだボール
12を、載せ、240℃のリフロー炉に1分間通し、接
続し、封止樹脂42として、エポキシ樹脂CEL−92
00(日立化成工業(株)製)を用い、モールド金型で
封止して、厚さは、500μmの半導体パッケージとし
た。
【0020】いずれの半導体パッケージの回路導体も、
従来、50μmの幅の導体しか形成できなかったのに比
べ、25μmまで形成することができた。
従来、50μmの幅の導体しか形成できなかったのに比
べ、25μmまで形成することができた。
【0021】
【発明の効果】以上に説明したとおり、本発明によっ
て、構造が単純でありながら、微細な回路導体が形成で
き、接続信頼性の高い半導体パッケージ用基板と、効率
に優れたその半導体パッケージ用基板の製造方法、およ
びその基板を用いた半導体パッケージ並びに半導体パッ
ケージの製造方法を提供することができる。
て、構造が単純でありながら、微細な回路導体が形成で
き、接続信頼性の高い半導体パッケージ用基板と、効率
に優れたその半導体パッケージ用基板の製造方法、およ
びその基板を用いた半導体パッケージ並びに半導体パッ
ケージの製造方法を提供することができる。
【図1】(a)〜(h)は、それぞれ本発明の一実施例
を説明するための各工程における断面図である。
を説明するための各工程における断面図である。
【図2】(a)〜(h)は、それぞれ本発明の他の実施
例を説明するための各工程における断面図である。
例を説明するための各工程における断面図である。
1.第1の金属層 2.第2
の金属層2 3.第3の金属層 4.樹脂 5.半導体チップ 11.接
続端子用導体 12.はんだボール 13.キ
ャリア層 21.回路用導体 31.絶
縁性接着剤 42.封止樹脂 61.エッチングレジスト 62.エ
ッチングレジスト 63.ソルダーレジスト
の金属層2 3.第3の金属層 4.樹脂 5.半導体チップ 11.接
続端子用導体 12.はんだボール 13.キ
ャリア層 21.回路用導体 31.絶
縁性接着剤 42.封止樹脂 61.エッチングレジスト 62.エ
ッチングレジスト 63.ソルダーレジスト
───────────────────────────────────────────────────── フロントページの続き (72)発明者 船木 威志 東京都港区芝浦四丁目9番25号 日立化成 工業株式会社内
Claims (14)
- 【請求項1】接続端子用導体と、接続端子用導体間を埋
める樹脂と、接続端子の搭載される面と反対面に設けら
れた回路用導体からなり、接続端子用導体を形成する第
1の金属層と、回路用導体を形成する第2の金属層がエ
ッチング条件の異なる金属層である半導体パッケージ用
基板。 - 【請求項2】回路用導体を構成する金属層が、第2の金
属層と、その第2の金属層を補強する第3の金属層から
なる請求項1に記載の半導体パッケージ用基板。 - 【請求項3】回路用導体の面に、半導体チップと接続さ
れる箇所を除いて、絶縁被覆する樹脂層を形成した請求
項1または2に記載の半導体パッケージ用基板。 - 【請求項4】第1の金属層が、銅、および銅合金又は鉄
ニッケル合金からなる請求項1〜3のうちいずれかに記
載の半導体パッケージ用基板。 - 【請求項5】第2の金属層が、ニッケル、クロム、チタ
ン、錫、亜鉛およびそれらを1種以上含む合金からな
る、請求項1〜4のうちいずれかに記載の半導体パッケ
ージ用基板。 - 【請求項6】接続端子用導体に、はんだボールを接続し
た請求項1〜3のうちいずれかに記載の半導体パッケー
ジ用基板。 - 【請求項7】比較的厚い第1の金属層と、比較的薄い第
2の金属層と、キャリア層がこの順に重なったものであ
り、第1の金属層が第2の金属層とエッチング条件が異
なる金属層である複合金属層を準備する第1工程と、 少なくとも第1の金属層の表面にエッチングレジストを
形成し、第2の金属層が露出するまで、第1の金属層を
選択的にエッチング除去し、接続端子用導体を形成する
第2工程と、 接続端子用導体間を、樹脂で埋める第3工程と、 キャリア層を除去した後、第2の金属層の表面に、エッ
チングレジストを形成し、第1の金属層あるいは樹脂が
露出するまで第2の金属層を選択的にエッチング除去す
る第4工程と、からなる半導体パッケージ用基板の製造
方法。 - 【請求項8】キャリア層が、第3の金属層であり、 少なくとも第1の金属層の表面にエッチングレジストを
形成し、第2の金属層が露出するまで、第1の金属層を
選択的にエッチング除去し、接続端子用導体を形成する
第2工程と、 接続端子用導体間を、樹脂で埋める第3工程と、 第1の金属層とは反対面の第3の金属層の表面に、エッ
チングレジストを形成し、第2の金属層が露出するまで
第3の金属層を選択的にエッチング除去する第4工程
と、 第2の金属層を、第1の金属層あるいは樹脂が露出する
厚さまで、選択的にエッチング除去する第5工程と、か
らなる半導体パッケージ用基板の製造方法。 - 【請求項9】回路用導体の面に、半導体チップと接続さ
れる箇所を除いて、絶縁被覆する樹脂層を形成する請求
項7または8に記載の半導体パッケージ用基板の製造方
法。 - 【請求項10】接続端子用導体に、はんだボールを接続
する請求項7〜9のうちいずれかに記載の半導体パッケ
ージ用基板の製造方法。 - 【請求項11】請求項1〜6のうちいずれかに記載した
半導体パッケージ用基板に、半導体チップを搭載し、半
導体チップ上の端子と端子接続用導体とを電気的に接続
した半導体パッケージ。 - 【請求項12】さらに、半導体チップを樹脂で封止した
請求項11に記載の半導体パッケージ。 - 【請求項13】請求項1〜6のうちいずれかに記載した
半導体パッケージ用基板に、半導体チップを搭載する工
程と、半導体チップ上の端子と端子接続用導体とを電気
的に接続する工程と、からなる半導体パッケージの製造
方法。 - 【請求項14】さらに、半導体チップを封止樹脂で封止
する工程を有する請求項13に記載の半導体パッケージ
の製造方法。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2000230190A JP2002043467A (ja) | 2000-07-31 | 2000-07-31 | 半導体パッケージ用基板とその製造方法およびその基板を用いた半導体パッケージ並びに半導体パッケージの製造方法 |
US09/907,639 US6708398B2 (en) | 2000-07-31 | 2001-07-19 | Substrate for use in package of semiconductor device, semiconductor package using the substrate, and methods for manufacturing the substrate and the semiconductor package |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2000230190A JP2002043467A (ja) | 2000-07-31 | 2000-07-31 | 半導体パッケージ用基板とその製造方法およびその基板を用いた半導体パッケージ並びに半導体パッケージの製造方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2002043467A true JP2002043467A (ja) | 2002-02-08 |
Family
ID=18723184
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2000230190A Pending JP2002043467A (ja) | 2000-07-31 | 2000-07-31 | 半導体パッケージ用基板とその製造方法およびその基板を用いた半導体パッケージ並びに半導体パッケージの製造方法 |
Country Status (2)
Country | Link |
---|---|
US (1) | US6708398B2 (ja) |
JP (1) | JP2002043467A (ja) |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
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Families Citing this family (12)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
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JP2015119077A (ja) * | 2013-12-19 | 2015-06-25 | ソニー株式会社 | 半導体装置およびその製造方法 |
JP6466252B2 (ja) * | 2014-06-19 | 2019-02-06 | 株式会社ジェイデバイス | 半導体パッケージ及びその製造方法 |
CN105280567B (zh) * | 2014-06-19 | 2018-12-28 | 株式会社吉帝伟士 | 半导体封装件及其制造方法 |
US20170287838A1 (en) | 2016-04-02 | 2017-10-05 | Intel Corporation | Electrical interconnect bridge |
US10057989B1 (en) * | 2017-04-10 | 2018-08-21 | Tactotek Oy | Multilayer structure and related method of manufacture for electronics |
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KR102564558B1 (ko) * | 2021-11-30 | 2023-08-08 | 해성디에스 주식회사 | 프리 몰드 기판 및 프리 몰드 기판의 제조 방법 |
Family Cites Families (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH07235772A (ja) * | 1994-02-25 | 1995-09-05 | Fujitsu Ltd | 薄膜多層回路基板およびその製造方法 |
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- 2000-07-31 JP JP2000230190A patent/JP2002043467A/ja active Pending
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2001
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Also Published As
Publication number | Publication date |
---|---|
US20020020909A1 (en) | 2002-02-21 |
US6708398B2 (en) | 2004-03-23 |
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|
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A131 | Notification of reasons for refusal |
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|
A02 | Decision of refusal |
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