JP2003297973A - 半導体パッケージ用基板、その製造方法、半導体パッケージおよびその製造方法 - Google Patents

半導体パッケージ用基板、その製造方法、半導体パッケージおよびその製造方法

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JP2003297973A
JP2003297973A JP2002093029A JP2002093029A JP2003297973A JP 2003297973 A JP2003297973 A JP 2003297973A JP 2002093029 A JP2002093029 A JP 2002093029A JP 2002093029 A JP2002093029 A JP 2002093029A JP 2003297973 A JP2003297973 A JP 2003297973A
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copper foil
insulating resin
wiring conductor
wiring
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Naoyuki Urasaki
直之 浦崎
Akishi Nakaso
昭士 中祖
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Hitachi Chemical Co Ltd
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Abstract

(57)【要約】 【課題】 配線密度に優れた半導体パッケージ用基板及
び半導体パッケージと、工程を簡略化でき、低コストで
接続信頼性の高い半導体パッケージ用基板の製造方法お
よび半導体パッケージの製造方法を提供する。 【解決手段】 半導体チップと接続するための内部接続
端子と、外部接続端子と、前記二つの間を接続する配線
導体と、配線導体を支持する絶縁樹脂層とを有し、前記
配線導体の上面と絶縁樹脂層の最上面とが同じ高さであ
る半導体パッケージ用基板、および該半導体パッケージ
用基板と内部接続端子に接続する半導体チップとを有す
る半導体パッケージ。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、半導体パッケージ
用基板とその製造方法と半導体パッケージとその製造方
法に関するものである。
【０００２】
【従来の技術】近年、電子機器の小型化、軽量化、多機
能化が一段と進み、これに伴い、配線板の高集積化と小
型化が急速に進み、配線の微細化が進んでいる。また、
半導体パッケージ用基板には、セラミック基板が用いら
れていたが、近年では、価格と加工の容易さから、有機
樹脂基板を用いるようになり、配線板の技術が多く取り
入れられている。このような半導体パッケージ用基板を
用いた半導体パッケージでは、半導体の集積度が向上す
るに従い、入出力端子数が増加している。従って、多く
の入出力端子数を有する半導体パッケージが必要になっ
た。
【０００３】一般に、入出力端子はパッケージの周辺に
一列配置するタイプと、周辺だけでなく内部まで多列に
配置するタイプがある。前者は、ＱＦＰ（Ｑｕａｄ ｆ
ｌａｔ Ｐａｃｋａｇｅ）が代表的である。これを多端
子化する場合は、端子ピッチを縮小することが必要であ
るが、０．５ｍｍピッチ以下の領域では、配線板との接
続に高度な技術が必要になる。後者のアレイタイプは比
較的大きなピッチで端子配列が可能なため、多ピン化に
適している。従来、アレイタイプは接続ピンを有するＰ
ＧＡ（Ｐｉｎ Ｇｒｉｄ Ａｒｒａｙ）が一般的である
が、配線板との接続は挿入型となり、表面実装には適し
ていない。このため、表面実装可能なＢＧＡ（Ｂａｌｌ
Ｇｒｉｄ Ａｒｒａｙ）と称するパッケージが開発さ
れている。
【０００４】一方、電子機器の小型化に伴って、パッケ
ージサイズの更なる小型化の要求が強くなってきた。こ
の小型化に対応するものとして、半導体チップとほぼ同
等サイズの、いわゆるチップサイズパッケージ（ＣＳ
Ｐ；Ｃｈｉｐ Ｓｉｚｅ Ｐａｃｋａｇｅ）が提案され
ている。これは、半導体チップの周辺部でなく、実装領
域内に外部配線基板との接続部を有するパッケージであ
る。具体例としては、バンプ付きポリイミドフィルムを
半導体チップの表面に接着し、チップと金リード線によ
り電気的接続を図った後、エポキシ樹脂等をポッティン
グして封止したもの（ＮＩＫＫＥＩ ＭＡＴＥＲＩＡＬ
Ｓ ＆ ＴＥＣＨＮＯＬＯＧＹ ９４．４，Ｎｏ．１４
０，ｐ１８−１９）や、仮基板上に半導体チップ及び外
部配線基板との接続部に相当する位置に金属バンプを形
成し、半導体チップをフェースダウンボンディング後、
仮基板上でトランスファーモールドしたもの（Ｓｍａｌ
ｌｅｓｔ Ｆｌｉｐ−Ｃｈｉｐ−Ｌｉｋｅ Ｐａｃｋａ
ｇｅ ＣＳＰ； Ｔｈｅ Ｓｅｃｏｎｄ ＶＬＳＩ Ｐ
ａｃｋｇｉｎｇ Ｗｏｒｋｓｈｏｐ ｏｆ Ｊａｐａ
ｎ，ｐ４６−５０，１９９４）等がある。
【０００５】微細配線の形成においても、エッチングに
より配線を形成するサブトラクト法で、歩留り良く形成
できる配線は、導体幅（Ｌ）／導体間隔（Ｓ）＝５０μ
ｍ／５０μｍ程度である。更に微細な導体幅／導体間隔
＝３５μｍ／３５μｍ程度の配線になると、電気めっき
での導体の厚さが均一に形成できるので、基材表面に比
較的薄いめっき層を形成しておき、その上にめっきレジ
ストを形成して、電気めっきで導体を必要な厚さに形成
し、その後比較的薄いめっきをソフトエッチングで除去
するというセミアディティブ法が使用され始めている。
更に微細な導体幅／導体間隔＝２５μｍ／３５μｍ未満
の配線になると、銅箔や粗化めっきや化学粗化の粗化形
状が１〜３μｍ程度あるため、その粗化層をエッチング
するために過剰にエッチングする必要があり配線が細く
なったり、配線幅のばらつきが大きくなったりするとい
う理由で、スパッタを用いた薄膜を用いて、その上にめ
っきレジストを形成して、電気めっきで導体を必要な厚
さに形成し、その後比較的薄いめっきをソフトエッチン
グで除去するセミアディティブ法で配線形成を行ってい
る。
【０００６】
【発明が解決しようとする課題】ところで、微細配線を
セミアディティブ法を用いて配線を形成した場合、配線
が絶縁樹脂上に形成されるため、基板断面が凸の形状に
なる。配線が微細化されＬ／Ｓ＝２０μｍ／２０μｍ未
満の領域になると、機械的な力あるいは各種液処理工程
で配線の剥がれが発生することがある。また、配線断面
形状が凸になるため無電解めっきを行った時に、配線間
にめっきの微粒子が析出するめっきふりの問題が発生す
ることがある。さらに、配線形状が凸であるため、半導
体チップを基板に搭載した後に、基板とチップの隙間に
充填するアンダーフィル材が配線間に完全に充填されず
ボイドとなり、信頼性が低下する問題があった。
【０００７】さらに、配線転写用の絶縁樹脂は、一般的
に線膨張係数が銅の線膨張係数よりも大きなものが多
く、積層後にキャリアを除去すると、基板に反りが発生
するという問題が発生する。本発明は、配線密度に優れ
た半導体パッケージ用基板及び半導体パッケージと、工
程を簡略化でき、低コストで接続信頼性の高い半導体パ
ッケージ用基板の製造方法及び半導体パッケージの製造
方法を提供することを目的とする。
【０００８】
【課題を解決するための手段】本発明は、以下のことを
特徴とする。本発明の第一の発明は、半導体チップと接
続するための内部接続端子と、外部接続端子と、前記二
つの間を接続する配線導体と、配線導体を支持する絶縁
樹脂層とを有し、前記配線導体の上面と絶縁樹脂層の最
上面とが同じ高さである半導体パッケージ用基板を要旨
とする。
【０００９】本発明の第二の発明は、以下の工程ａ〜ｊ
を含む半導体パッケージ用基板の製造方法を要旨とす
る。 ａ．キャリア銅箔付極薄銅箔の極薄銅箔側の粗化面にめ
っきレジストをラミネートする工程。 ｂ．フォトリソグラフィーにより、配線回路形状にめっ
きレジストパターンを形成する工程。 ｃ．電気めっきにより配線導体を形成する工程。 ｄ．めっきレジストを除去する工程。 ｅ．配線導体表面に絶縁樹脂との密着力を得るための粗
化をする工程。 ｆ．絶縁樹脂を、工程ｅで粗化処理を施した配線導体と
が接するように配置し、加熱加圧して積層する工程。 ｇ．絶縁樹脂側から外部接続端子側に向かって接続用の
非貫通穴を形成する工程。 ｈ．キャリア銅箔を除去する工程。 ｉ．極薄銅箔を除去する工程。 ｊ．無電解Ｎｉ／Ｐｄ／Ａｕめっき皮膜を配線導体上に
施す工程。
【００１０】本発明の第三の発明は、半導体チップと、
該半導体チップと接続する内部接続端子と、外部接続端
子と、前記二つの端子の間を接続する配線導体と、配線
導体を支持する絶縁樹脂層とを有し、前記配線導体の上
面と絶縁樹脂層の最上面とが同じ高さである半導体パッ
ケージを要旨とする。
【００１１】本発明の第四の発明は、以下の工程ａ〜ｋ
を含む半導体パッケージの製造方法を要旨とする。 ａ．キャリア銅箔付極薄銅箔の極薄銅箔側の粗化面にめ
っきレジストをラミネートする工程。 ｂ．フォトリソグラフィーにより、配線回路形状にめっ
きレジストパターンを形成する工程。 ｃ．電気めっきにより配線導体を形成する工程。 ｄ．めっきレジストを除去する工程。 ｅ．配線導体表面に絶縁樹脂との密着力を得るための粗
化をする工程。 ｆ．絶縁樹脂を、工程ｅで粗化処理を施した配線導体と
が接するように配置し、加熱加圧して積層する工程。 ｇ．絶縁樹脂側から外部接続端子側に向かって接続用の
非貫通穴を形成する工程。 ｈ．キャリア銅箔を除去する工程。 ｉ．極薄銅箔を除去する工程。 ｊ．無電解Ｎｉ／Ｐｄ／Ａｕめっき皮膜を配線導体上に
施す工程。 ｋ．半導体チップを搭載し、その半導体チップの端子と
配線導体の内部接続端子を接続する工程。 なお、上記絶縁樹脂層は、線膨張係数が１５〜２０ｐｐ
ｍの範囲である絶縁樹脂が好ましく、また厚さが１０〜
２００μｍの範囲であるのが好ましい。また、上記工程
ａにおけるキャリア銅箔付極薄銅箔の極薄銅箔層の厚さ
が５μｍ未満であること、上記工程ｇにおける非貫通穴
をレーザによって形成すること、工程ｈの、キャリア銅
箔の除去を機械的に剥離しておこなうこと、工程ｉにお
ける極薄銅箔の除去を硫酸／過酸化水素系エッチング液
を用いて除去することが、それぞれ好ましい。
【００１２】
【発明の実施の形態】（パッケージ用基板）図１に本発
明のパッケージ用基板の実施形態の一例の断面模式図を
示す。本発明の半導体用パッケージ基板は、例えば図１
に示すように、半導体チップの端子と接続するための内
部接続端子７と、配線板等に接続するための外部接続端
子８と、前記二つの端子間を接続する配線導体９と、絶
縁樹脂層１とを有し、配線導体９の上面と絶縁樹脂層１
の最上面とが同じ高さである。また、外部接続用穴６が
非貫通であけられている。
【００１３】（絶縁樹脂）絶縁樹脂層１には、熱可塑性
樹脂としてはポリイミド、ポリアミドイミド、ポリフェ
ニレンオキサイド、ポリフェニレンサルファイド、アラ
ミド樹脂、ポリエステル樹脂等を用いることができ、熱
硬化性樹脂としては、フェノール樹脂、尿素樹脂、メラ
ミン樹脂、アルキド樹脂、アクリル樹脂、不飽和ポリエ
ステル樹脂、ジアリルフタレート樹脂、エポキシ樹脂、
シリコーン樹脂、シクロペンタジエンから合成した樹
脂、トリス（２−ヒドロキシエチル）イソシアヌラート
を含む樹脂、芳香族ニトリルから合成した樹脂、３量化
芳香族ジシアナミド樹脂、トリアリルトリメタリレート
を含む樹脂、フラン樹脂、ケトン樹脂、キシレン樹脂、
縮合多環芳香族を含む熱硬化性樹脂等を用いることがで
きる。絶縁樹脂層の厚さは、実装上の理由から１０〜２
００μｍの範囲であるのが好ましい。
【００１４】（線膨張係数）絶縁樹脂層の線膨張係数は
１５〜２０ｐｐｍの範囲が好ましく、さらに好ましくは
１６〜１７ｐｐｍが好ましい。線膨張係数が、１５ｐｐ
ｍ未満及び２０ｐｐｍを超えると配線を転写した基板の
反りが大きくなり、半導体チップを搭載することが困難
となる。線膨張係数を１５〜２０ｐｐｍの範囲に調整す
るために、ガラス布や充填材を樹脂中に添加しても良
い。
【００１５】（半導体パッケージ）図３に、本発明の半
導体パッケージの実施形態の一例の断面模式図を示す。
図３に示すような半導体パッケージは、上記半導体パッ
ケージ用基板に、さらに半導体チップ１０１が搭載さ
れ、その半導体チップ１０１の端子であるバンプ１０２
と配線導体の内部接続端子７（図１参照）とが、フリッ
プチップ接続によって電気的に接続している。さらに、
半導体パッケージでは、図３のように、半導体チップ１
０１がアンダーフィル材１０３のような封止樹脂で封止
されていることが好ましい。また、バイヤホールからマ
ザーボードとの電気的な外部接続をさせるためには、例
えばはんだボール１０４が挙げられる。はんだボールに
は、共晶はんだやＰｂフリーはんだが用いられる。
【００１６】上記のような半導体パッケージ用基板およ
び半導体パッケージは、以下に説明する本発明の半導体
パッケージ用基板の製造方法および半導体パッケージの
製造方法によって得られる。以下、本発明の半導体パッ
ケージ用基板の製造方法の一実施態様における各工程の
断面模式図である図２の（ａ）〜（ｈ）にそって説明す
る。
【００１７】（工程ａ）工程ａは、図２（ａ）に示すよ
うに、キャリア銅箔１１付極薄銅箔１２の粗化面側にめ
っきレジスト１３を積層する。キャリア銅箔付極薄銅箔
の極薄銅箔層の厚さは、５μｍ未満であるのが極薄銅箔
層をエッチングで除去するのに経済的であるためより好
ましい。キャリア銅箔付極薄銅箔として、例えば、古河
サーキットフォイル社製のキャリア銅箔付極薄銅箔（極
薄銅箔厚３μｍ）、三井金属社製のキャリア銅箔付極薄
銅箔（極薄銅箔厚３μｍ）等が挙げられる。めっきレジ
ストとして、例えば、ドライフィルムレジストＲＹ−３
２３０（日立化成工業株式会社、商品名）、Ｈ−Ｗ４３
０（日立化成工業株式会社、商品名）等が例示される。
フィルム状のめっきレジスト積層用の装置には、例えば
ＭＣＫ株式会社製ＭＬ６００Ｄ型常圧ホットロールラミ
ネータを用いることができる。積層条件は、レジストの
組成によって適宜選択されるが、上記の場合、ロール温
度１００〜１２０℃、ラミネート速度１．０〜１．５ｍ
／ｍｉｎ、ロール圧力０．２〜０．４ＭＰａ程度が好ま
しい。
【００１８】（工程ｂ）工程ｂは、図２（ｂ）に示すよ
うに、例えば、配線回路となる部分を遮光したマスクパ
ターン（図示せず。）を用い、露光量５０〜１５０ｍＪ
／ｃｍ2 で露光する。その後、現像し、水洗、乾燥して
配線回路形状にめっきレジストパターンを形成する。露
光には、平行光露光機ＥＸＭ−１２０１−Ｆ（オーク製
作所株式会社製）等が使用できる。現像には、例えば３
０℃、スプレー圧０．２ＭＰａ、４０秒間の条件で炭酸
ナトリウム水溶液の噴霧が例示される。
【００１９】（工程ｃ）工程ｃは、図２（ｃ）に示すよ
うに、配線パターン形状に電気めっき１４を施して配線
導体を形成する。電気めっき１４厚みは５〜１５μｍが
好ましく、例えば硫酸銅めっき液を用いて１．０Ａ／ｄ
ｍ2 の電流密度で１時間、銅めっきを行うのが好まし
い。
【００２０】（工程ｄ）工程ｄは、図２（ｄ）に示すよ
うに、めっきレジストを剥離する。例えば、アミン系剥
離液アドバンテージ２０００ＨＴＯ（ニチゴーモートン
社製、商品名）１０倍希釈液を用いて、液温５０℃、ス
プレー圧０．４ＭＰａで１．０分間処理して剥離するこ
とができる。
【００２１】（工程ｅ）工程ｅは、工程ｃで形成した配
線導体の表面に粗化処理を行う。粗化処理の条件は特に
限定されないが、例えば、配線導体の銅表面の粗化液と
してＣＺ−８１００（メック株式会社製、商品名）を用
い、３０℃、スプレー圧０．２ＭＰａで１μｍエッチン
グの条件で行うことが挙げられる。粗化処理により、絶
縁樹脂との密着力を向上させることができる。粗化処理
後、防錆処理を行うのが好ましい。防錆液は例えばＣＬ
−８３００（メック株式会社製、製品名）が挙げられ
る。
【００２２】（工程ｆ）工程ｆは、図２（ｅ）に示すよ
うに、粗化処理した配線導体面に、接着剤となる絶縁樹
脂１５を接するように配置し、加熱加圧して積層する。
絶縁樹脂として、５０μｍ厚の絶縁樹脂ＢＩＡＣ（ジャ
パンゴアテックス株式会社製、商品名）、６０μｍ厚さ
のＬＸ−６７プリプレグ（日立化成工業株式会社製、商
品名）等が例示される。絶縁樹脂の厚さは、実装上の理
由から１０〜２００μｍの範囲であるのが好ましい。積
層は、ロールラミネート、平板ラミネート等の一般的な
手法が使用できる。積層条件は絶縁樹脂の組成等により
適宜選択されるが、１８０〜２３０℃、６０〜９０分
間、２．０〜４．０ＭＰａ程度が一般的である。なお、
ジャパンゴアテックス株式会社製の上記絶縁樹脂ＢＩＡ
Ｃの場合は、好ましくは、３３０℃、５分間、２．０〜
３．０ＭＰａ程度とされている。
【００２３】（工程ｇ）工程ｇは、図２（ｆ）に示すよ
うに、絶縁樹脂側から、外部接続端子側に向かって導体
回路である電気めっき１４に達する非貫通穴１６をあけ
る工程である。この穴をあけるには、一般的なＮＣドリ
ルマシン及びレーザ穴あけ装置を使用することができ、
レーザによって形成するのが好ましい。レーザ穴あけ機
で用いられるレーザの種類は、ＣＯ2レーザ、ＹＡＧレ
ーザ、エキシマレーザ等を用いることができるが、ＣＯ
2レーザが生産性及び穴品質の点で好ましい。穴あけ条
件は、絶縁樹脂の種類及び絶縁樹脂の厚さにより調整し
て、実験的に求めるのが好ましい。ショット（パルス）
数は、穴内の絶縁樹脂が内層回路に達するところまで蒸
発できるようにする数を実験的に求めればよく、１ショ
ット未満では穴があけられず、２０ショットを超える
と、１ショットのパルスの波形デューティー比が１／１
０００近くであっても穴径が大きくなり実用的でない。
【００２４】このように非貫通穴であるバイアホールを
形成した後に、バイアホール内の絶縁樹脂のかすを除去
するためにデスミア処理を行う。このデスミア処理は、
一般的な酸性の酸化性粗化液やアルカリ性の酸化性粗化
液を用いることができる。例えば、酸性の酸化性粗化液
としては、クロム／硫酸粗化液があり、アルカリ性の酸
化粗化液は過マンガン酸カリウム粗化液等を用いること
ができる。絶縁樹脂を酸化性の粗化液で粗化した後、絶
縁樹脂表面の酸化性粗化液を化学的に中和する必要があ
るが、これも一般的な手法を取り入れることができる。
例えば、クロム／硫酸粗化液を用いた時には、亜硫酸水
素ナトリウム１０ｇ／ｌを用いて室温で５分間処理し、
また、過マンガン酸カリウム粗化液を用いたときには、
硫酸１５０ｍｌ／ｌと過酸化水素水１５ｍｌ／ｌの水溶
液に室温で５分間浸漬して中和を完了させる等である。
【００２５】（工程ｈ）キャリア銅箔の除去は、治具類
を用いて手作業で剥離することができる。
【００２６】（工程ｉ）工程ｉは、図２（ｇ）に示すよ
うに、極薄銅箔を除去する。ここで、配線導体である電
気めっき１４の上面は、絶縁樹脂層の最上面よりも極薄
銅箔の厚み分だけ低くなる。極薄銅箔の除去はエッチン
グによるのが好ましく、エッチング液は特に、硫酸／過
酸化水素系エッチング液のような、硫酸および過酸化水
素を主成分とするエッチング液が好ましい。例えば、コ
ブラエッチ（荏原電産製、商品名）を用いて、３０℃、
スプレー圧０．２ＭＰａでエッチングすることができ
る。
【００２７】（工程ｊ）配線導体である電気めっき１４
の上下面に無電解ニッケル／Ｐｄ／金めっき１７を、図
２（ｈ）に示すように、配線導体の上面と絶縁樹脂の最
上面の高さが等しくなるような条件で施す。めっきの工
程は、例えば以下の工程で行う。 ・脱脂処理 Ｚ−２００（株式会社ワールドメタル製脱脂剤、商品
名）に浸漬処理する。 ・水洗 室温で、流水で洗浄する。 ・ソフトエッチング １００ｇ／ｌ過硫酸アンモニウムに浸漬処理する。 ・水洗 室温で、流水で洗浄する。 ・酸洗処理 １０％硫酸に浸漬処理する。 ・水洗 室温で、流水で洗浄する。 ・活性化 無電解めっき用触媒溶液に浸漬処理する。 ・水洗 室温で、流水で洗浄する。 ・無電解ニッケルめっき 無電解ニッケルめっき液に浸漬処理する。 ・水洗 室温で、流水で洗浄する。 ・無電解Ｐｄめっき 無電解Ｐｄめっき液に浸漬処理する。 ・水洗 室温で、流水で洗浄する。 ・無電解金めっき 無電解金めっきに浸漬処理する。 ・水洗 室温で、流水で洗浄する。 以上のようにして、図１に示すように、電気めっき５の
上下面に順に無電解Ｎｉめっき４、無電解Ｐｄめっき
３、無電解Ａｕめっき２を得る。これにより、配線の上
面と絶縁樹脂の最上面の高さが等しい半導体パッケージ
用基板が得られる。
【００２８】本発明の半導体パッケージの製造方法は、
さらに次の工程を含む。 （工程ｋ）図３に示す様に、上記半導体パッケージ用基
板に、半導体チップ１０１を搭載し、その半導体チップ
１０１の端子であるバンプ１０２と配線導体の内部接続
端子７とを、フリップチップ接続することによって電気
的に接続させる。さらに、半導体パッケージでは、図３
のように、半導体チップ１０１をアンダーフィル材１０
３のような封止樹脂で封止するのが好ましい。また、マ
ザーボードと電気的に接続させるために、例えばはんだ
ボール１０４を形成することができる。
【００２９】
【実施例】次に、実施例により本発明をさらに説明する
が。本発明はこれら実施例に限定されるものではない。 ［実施例１］ （工程ａ）工程ａは、図２（ａ）に示すように、キャリ
ア銅箔１１付３μｍ極薄銅箔１２（古河サーキットフォ
イル製）の粗化面側にドライフィルムレジストＲＹ−３
２３０（日立化成工業株式会社、商品名）１３を常圧ホ
ットロールラミネータ（ＭＣＫ株式会社製ＭＬ６００Ｄ
型）を用い、ロール温度１１０℃、ラミネート速度１．
０ｍ／ｍｉｎ、ロール圧力０．４ＭＰａで形成した。
【００３０】（工程ｂ）工程ｂは、図２（ｂ）に示すよ
うに、配線回路となる部分を遮光したマスクパターンを
用い、平行光露光機ＥＸＭ−１２０１−Ｆ（オーク製作
所株式会社製）を用いて露光量１２０ｍＪ／ｃｍ2 の条
件で露光した。その後、３０℃、スプレー圧０．２ＭＰ
ａ、４０秒間の条件で炭酸ナトリウム水溶液を噴霧し現
像し、水洗、乾燥した。
【００３１】（工程ｃ）工程ｃは、図２（ｃ）に示すよ
うに、電気銅めっきを、硫酸銅めっき液を用いて１．０
Ａ／ｄｍ2 の電流密度で１時間めっきを行い、配線パタ
ーン形状に電気めっき１４を行った。
【００３２】（工程ｄ）工程ｄは、図２（ｄ）に示すよ
うに、アミン系剥離液アドバンテージ２０００ＨＴＯ
（ニチゴーモートン社製、商品名）１０倍希釈液を用い
て、液温５０℃、スプレー圧０．４ＭＰａ、１．０分間
処理してめっきレジストの剥離を行った。
【００３３】（工程ｅ）工程ｅは、工程ｄで形成した配
線表面に銅表面の粗化液としてＣＺ−８１００（メック
株式会社製、商品名）を用い、３０℃、スプレー圧０．
２ＭＰａで１μｍエッチングの条件で行った。粗化処理
後、ＣＬ−８３００（メック株式会社製、製品名）に浸
漬して防錆処理を行った。
【００３４】（工程ｆ）工程ｆは、図２（ｅ）に示すよ
うに、配線導体の防錆処理された面と、５０μｍ厚の絶
縁樹脂（ジャパンゴアテックス株式会社製、商品名ＢＩ
ＡＣ）１５とを真空プレスで３３０℃、５分間、２．５
ＭＰａで加熱加圧して積層した。
【００３５】（工程ｇ）工程ｇは、図２（ｆ）に示すよ
うに、レーザ加工機ＭＬ６０５ＬＤＸ（三菱電機株式会
社製品名）を使用し、周波数５００Ｈｚ、１０ショッ
ト、マスク径０．４ｍｍ、パルスエネルギー１１μＪ／
ｃｍ2の条件で、絶縁樹脂側から導体回路１４に達する
直径１００μｍの非貫通穴１６をあけた。このようにし
てバイアホールを形成した後に、バイアホール内の絶縁
樹脂のかすを除去するために過マンガン酸粗化液に７０
℃、２分間浸漬させてデスミア処理を行った。その後、
絶縁樹脂表面の粗化液を化学的に中和するために、硫酸
１５０ｍｌ／ｌと過酸化水素水１５ｍｌ／ｌの水溶液に
室温で５分間浸漬して中和を完了させた。
【００３６】（工程ｈ）キャリア銅箔の除去は、手で剥
離した。
【００３７】（工程ｉ）工程ｉは、図２（ｇ）に示すよ
うに、極薄銅箔の除去には、コブラエッチ（荏原電産
製、商品名）を用いて、３０℃、スプレー圧０．２ＭＰ
ａで６μｍをエッチングする条件でエッチングした。こ
れにより、配線導体の上面が絶縁樹脂層の最上面よりも
３μｍ低くなった。
【００３８】（工程ｊ）配線導体の上面と絶縁樹脂層の
最上面との高さが等しくなるように、以下の条件で、配
線導体上に無電解ニッケル／Ｐｄ／金めっき１７の層を
得た。 ・脱脂処理： Ｚ−２００（株式会社ワールドメタル
製、商品名）に、５０℃で、１分間浸漬処理した。 ・水洗： 室温で、２分間、流水で洗浄した。 ・ソフトエッチング： １００ｇ／ｌ過硫酸アンモニウ
ムに、室温で１分間浸漬した。 ・水洗： 室温で、２分間、流水で洗浄した。 ・酸洗処理： １０％硫酸に、室温で、１分間浸漬し
た。 ・水洗： 室温で、２分間、流水で洗浄した。 ・活性化： 無電解めっき用触媒溶液ＳＡ−１００（日
立化成工業株式会社製、商品名）に、室温で、５分間浸
漬した。 ・水洗 室温で、２分間、流水で洗浄した。 ・無電解ニッケルめっき： 無電解ニッケルめっき液で
あるＮＩＰＳ−１００（日立化成工業株式会社製、商品
名）に８５℃で、２０分間浸漬処理した。 ・水洗： 室温で、２分間、流水で洗浄した。 ・無電解Ｐｄめっき： パレット（小島化学薬品株式会
社製、商品名）７０℃、３分処理した。 ・水洗： 室温で、２分間、流水で洗浄した。 ・無電解金めっき： 無電解金めっきであるＨＧＳ−５
００（日立化成工業株式会社製、商品名）に、８５℃、
５分間浸漬処理した。 ・水洗： 室温で、２分間、流水で洗浄した。
【００３９】以上のようにして無電解Ｎｉめっきを２．
７μｍ、無電解Ｐｄめっきを０．２μｍ、無電解Ａｕめ
っきを０．１μｍの厚さで行って配線導体の上面と絶縁
樹脂層の最上面との高さが等しい半導体パッケージ用基
板（導体幅（Ｌ）／導体間隔（Ｓ）＝２０／２０μｍ、
配線高さ１０μｍ）を作製した。
【００４０】［実施例２］絶縁樹脂材料に６０μｍ厚さ
のＬＸ−６７プリプレグ（日立化成工業株式会社製、商
品名）を使用した以外は、実施例１と同様に半導体パッ
ケージ用基板を作製した。
【００４１】［比較例１］絶縁樹脂材料に従来品の６０
μｍ厚さのエポキシ接着フィルム（ガラスクロスなし、
線膨張係数６０ｐｐｍ）を用い、３μｍ極薄銅箔を下地
金属としてセミアディティブ法で配線を形成した以外
は、実施例１と同様にして半導体パッケージ用基板を作
製した。
【００４２】［比較例２］３μｍ極薄銅箔を下地金属と
してセミアディティブ法で配線を形成した以外は、実施
例１と同様にして半導体用パッケージ基板を作製した。
【００４３】以上のようにして作製した各基板に、以下
の試験を行った。結果を表１に示す。 ［めっきふり］無電解Ｎｉ／Ｐｄ／Ａｕめっき後の外観
を顕微鏡で観察して、ふり（配線間に発生する微粒子状
の析出）の有無を調べた。 （判定）判定としては、上記基板を用いて観察できたも
のを×、観察できなかったものを○とした。
【００４４】［基板の反り］ （試験方法）工程ｊの後で、平坦な定盤の上に基板を静
置し、レーザ変位計ＹＰ−１０（ソニープレシジョン社
製型番）により、室温で、各非貫通穴６（図１参照）内
の無電解Ａｕめっき２表面（はんだボール接続端子）の
変位を測定し、その最大値と最小値の差から反り量を算
出した。 （判定）判定としては、４０ｍｍ角の基板あたり１００
μｍ未満の反りを○、それ以上を×とした。
【００４５】［アンダーフィル材（封止樹脂）の充填
性］ （試験方法）図３のようにアンダーフィル材１０３（封
止樹脂）をチップと基板の間に注入し、７０℃で３０分
予備加熱した後、更に１５０℃で６０分加熱乾燥した基
板の断面を観察した。 （判定）封止樹脂が配線間に完全に充填されずにボイド
のあるものを×とした。
【００４６】
【表１】
【００４７】
【発明の効果】以上に説明したとおり、本発明によれ
ば、導体配線が樹脂面と等しい高さで形成されているた
め、めっきふりがなく、実装時のアンダーフィルのボイ
ドのないパッケージが得られる。また、熱膨張係数を銅
の熱膨張係数に合わせることができるため、基板の反り
が発生しにくいので実装性に優れている。これにより、
配線密度に優れ、低コストで接続信頼性の高い半導体パ
ッケージ用基板及び半導体パッケージを、簡略化した工
程で得ることができる。
【図面の簡単な説明】
【図１】本発明の半導体パッケージ用基板の一実施態様
を示す断面模式図である。
【図２】（ａ）〜（ｈ）は、本発明の半導体パッケージ
用基板の製造方法の一実施態様の各工程を示す断面模式
図である。
【図３】本発明の半導体パッケージの一実施態様を示す
断面模式図である。
【符号の説明】 １．絶縁樹脂層 ２．無電解Ａｕめっ
き ３．無電解Ｐｄめっき ４．無電解Ｎｉめっ
き ５．電気銅めっき ６．外部接続用非貫
通穴 ７．内部接続端子 ８．外部接続端子 ９．配線導体 １１．キャリア銅箔 １２．極薄銅箔 １３．めっきレジス
ト １４．電気めっき １５．絶縁樹脂 １６．接続用非貫通穴 １７．無電解Ｎｉ／
Ｐｄ／Ａｕめっき １０１．半導体チップ １０２．接続用バン
プ １０３．アンダーフィル材 １０４．はんだボー
ル

Claims (16)

    【特許請求の範囲】
  1. 【請求項１】 半導体チップと接続するための内部接続
    端子と、外部接続端子と、前記二つの間を接続する配線
    導体と、配線導体を支持する絶縁樹脂層とを有し、前記
    配線導体の上面と絶縁樹脂層の最上面とが同じ高さであ
    る半導体パッケージ用基板。
  2. 【請求項２】 絶縁樹脂層の線膨張係数が、１５〜２０
    ｐｐｍの範囲である請求項１に記載の半導体パッケージ
    用基板。
  3. 【請求項３】 絶縁樹脂層の厚さが１０〜２００μｍの
    範囲である請求項１または２に記載の半導体パッケージ
    用基板。
  4. 【請求項４】 以下のａ〜ｊの工程を含む半導体パッケ
    ージ用基板の製造方法。 ａ．キャリア銅箔付極薄銅箔の極薄銅箔側の粗化面にめ
    っきレジストをラミネートする工程、 ｂ．フォトリソグラフィーにより、配線回路形状にめっ
    きレジストパターンを形成する工程、 ｃ．電気めっきにより配線導体を形成する工程、 ｄ．めっきレジストを除去する工程、 ｅ．配線導体表面に絶縁樹脂との密着力を得るための粗
    化をする工程、 ｆ．絶縁樹脂を、工程ｅで粗化処理を施した配線導体と
    が接するように配置し、加熱加圧して積層する工程、 ｇ．絶縁樹脂側から外部接続端子側に向かって接続用の
    非貫通穴を形成する工程、 ｈ．キャリア銅箔を除去する工程、 ｉ．極薄銅箔を除去する工程、 ｊ．無電解Ｎｉ／Ｐｄ／Ａｕめっき皮膜を配線導体上に
    施す工程。
  5. 【請求項５】 工程ａにおけるキャリア銅箔付極薄銅箔
    の極薄銅箔層の厚さが５μｍ未満である請求項４に記載
    の半導体パッケージ用基板の製造方法。
  6. 【請求項６】 工程ｇにおける非貫通穴をレーザによっ
    て形成する請求項４または５に記載の半導体パッケージ
    用基板の製造方法。
  7. 【請求項７】 工程ｈの、キャリア銅箔の除去を機械的
    に剥離しておこなう請求項４〜６のいずれかに記載の半
    導体パッケージ用基板の製造方法。
  8. 【請求項８】 工程ｉにおける極薄銅箔の除去を硫酸／
    過酸化水素系エッチング液を用いて除去する請求項４〜
    ７のいずれかに記載の半導体パッケージ用基板の製造方
    法。
  9. 【請求項９】 半導体チップと、該半導体チップと接続
    する内部接続端子と、外部接続端子と、前記二つの端子
    の間を接続する配線導体と、配線導体を支持する絶縁樹
    脂層とを有し、前記配線導体の上面と絶縁樹脂層の最上
    面とが同じ高さである半導体パッケージ。
  10. 【請求項１０】 絶縁樹脂層の線膨張係数が１５〜２０
    ｐｐｍの範囲である請求項９に記載の半導体パッケー
    ジ。
  11. 【請求項１１】 絶縁樹脂層の厚さが、１０〜２００μ
    ｍの範囲である請求項９または１０に記載の半導体パッ
    ケージ。
  12. 【請求項１２】 以下のａ〜ｋの工程を含む半導体パッ
    ケージの製造方法。 ａ．キャリア銅箔付極薄銅箔の極薄銅箔側の粗化面にめ
    っきレジストをラミネートする工程、 ｂ．フォトリソグラフィーにより、配線回路形状にめっ
    きレジストパターンを形成する工程、 ｃ．電気めっきにより配線導体を形成する工程、 ｄ．めっきレジストを除去する工程、 ｅ．配線導体表面に絶縁樹脂との密着力を得るための粗
    化をする工程、 ｆ．絶縁樹脂を、工程ｅで粗化処理を施した配線導体と
    が接するように配置し、加熱加圧して積層する工程、 ｇ．絶縁樹脂側から外部接続端子側に向かって接続用の
    非貫通穴を形成する工程、 ｈ．キャリア銅箔を除去する工程、 ｉ．極薄銅箔を除去する工程、 ｊ．無電解Ｎｉ／Ｐｄ／Ａｕめっき皮膜を配線導体上に
    施す工程、 ｋ．半導体チップを搭載し、その半導体チップの端子と
    配線導体の内部接続端子を接続する工程。
  13. 【請求項１３】 工程ａにおけるキャリア銅箔付極薄銅
    箔の極薄銅箔層の厚さが５μｍ未満である請求項１２に
    記載の半導体パッケージの製造方法。
  14. 【請求項１４】 工程ｇにおける非貫通穴をレーザによ
    って形成する請求項１２または１３に記載の半導体パッ
    ケージの製造方法。
  15. 【請求項１５】 工程ｈの、キャリア銅箔の除去を機械
    的に剥離しておこなう請求項１２〜１４のいずれかに記
    載の半導体パッケージの製造方法。
  16. 【請求項１６】 工程ｉにおける極薄銅箔の除去を硫酸
    ／過酸化水素系エッチング液を用いて除去する請求項１
    ２〜１５のいずれかに記載の半導体パッケージの製造方
    法。
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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008291348A (ja) * 2007-04-27 2008-12-04 Hitachi Chem Co Ltd 接続端子、接続端子を用いた半導体パッケージ及び半導体パッケージの製造方法
JP2011103432A (ja) * 2009-11-11 2011-05-26 Samsung Electro-Mechanics Co Ltd 単層ボードオンチップパッケージ基板及びその製造方法
US8502398B2 (en) 2007-10-05 2013-08-06 Shinko Electric Industries Co., Ltd. Wiring board, semiconductor apparatus and method of manufacturing them

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008291348A (ja) * 2007-04-27 2008-12-04 Hitachi Chem Co Ltd 接続端子、接続端子を用いた半導体パッケージ及び半導体パッケージの製造方法
US8426742B2 (en) 2007-04-27 2013-04-23 Hitachi Chemical Company, Ltd. Connecting terminal, semiconductor package using connecting terminal and method for manufacturing semiconductor package
US8502398B2 (en) 2007-10-05 2013-08-06 Shinko Electric Industries Co., Ltd. Wiring board, semiconductor apparatus and method of manufacturing them
US8779602B2 (en) 2007-10-05 2014-07-15 Shinko Electric Industries Co., Ltd. Wiring board, semiconductor apparatus and method of manufacturing them
JP2011103432A (ja) * 2009-11-11 2011-05-26 Samsung Electro-Mechanics Co Ltd 単層ボードオンチップパッケージ基板及びその製造方法

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