JP2008263234A - 半導体チップ搭載基板及び半導体パッケージ、並びにそれらの製造方法 - Google Patents

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Abstract

【課題】高密度実装可能な薄型で信頼性に優れ、微細配線を精度良く形成でき、更に高速電気信号を効率よく伝送可能な半導体パッケージとそれに用いる半導体チップ搭載基板の製造方法を提供する。
【解決手段】一方の面に多数の半導体チップが搭載される半導体チップ搭載基板であって、キャリア層１１０と、前記キャリア層の一方の面に形成された２層以上の絶縁層１００，１０２と、おのおのの層間及び最外層の絶縁層上に形成された複数の配線１０１，１０４と、異なる層に形成された前記配線間を電気的に接続する接続導体１０５から構成され、最外層の前記配線には半導体チップ接続端子、最もキャリア層に近い層に形成された前記配線には外部接続端子１０３が形成され、前記外部接続端子部の前記キャリア層または前記キャリア層と前記絶縁層には、前記外部接続端子に達する開口１０７が形成される半導体チップ搭載基板。
【選択図】図１

Description

本発明は、半導体チップ搭載基板及び半導体パッケージ、並びにそれらの製造方法に関する。
半導体パッケージの分野では、近年一層の高集積化及び高速対応化の要求が高まっている。これらに対応した半導体パッケージとして、半導体チップを、ガラスエポキシのコア基板上にビルドアップ層を多層形成した半導体チップ搭載基板上に搭載したものが提案されている。このような半導体パッケージは、半導体チップ搭載基板の外部接続端子でさらにマザーボードと呼ばれるより大きな基板に搭載され、マザーボード内の配線によって相互に接続される。このような実装形態をとることによって、半導体チップの電極間隔である０．１〜０．２５ｍｍを、０．５〜１．０ｍｍに広げてボード上に実装することができる。
ビルドアップ基板を用いた半導体チップ搭載基板に関する技術は、薄型化、微細配線化、高信頼性化等を目的に、これまで多数提案されている。例えば、小型化に関する技術として、導体回路を有する基材の表面側に電子部品搭載部を備えると共に、基材の裏面側に電子部品側と電気的に接続する複数の外部接続用の入出力ピンを備えた電子部品搭載用基板において、前記基材の表裏両面にはビルドアップ法により層間絶縁層及び外層導体回路が形成され、前記基板の少なくとも前記電子部品搭載部の少なくとも裏側にあたる領域を含む前記層間絶縁層のほぼ全領域に複数のバイアホールを設け、該バイアホールに前記入出力ピンが立設されている半導体チップ搭載基板が提案されている（特許文献１参照。）。
また、微細配線形成においても、エッチングにより配線を形成するサブトラクト法で、歩留り良く形成できる配線は、回路導体幅／回路導体間隔（以下、Ｌ／Ｓという。）＝５０μｍ／５０μｍ程度である。更に微細なＬ／Ｓ＝３５μｍ／３５μｍ程度の配線では、基材表面に比較的薄いめっき層を形成しておき、その上にめっきレジストを形成して、電気めっきで導体を必要な厚さに形成し、その後比較的薄いめっきをソフトエッチングで除去するというセミアディティブ法が使用され始めている。
特許第３０９１０５１号公報
しかし、特許文献１のような半導体チップ搭載基板は、コア基板の厚みが１００〜４００μｍ程度であり、その表面にビルドアップ層を形成した多層の半導体チップ搭載基板では、基板厚みを２００μｍ以下にすることは困難であった。また、厚みを薄くしすぎると、基板としての剛性が低下し、基板作製工程や半導体パッケージの組立て工程で搬送が困難になるなどの問題があった。一方、発明者らは、薄型の半導体パッケージを効率よく生産できる半導体チップ搭載基板として、導電性仮基板に複数のビルドアップ層が形成された半導体チップ搭載基板であって、少なくとも、前記導電性仮基板の一方の面に形成された第１の絶縁層と、前記第１の絶縁層上に形成された第１の配線と、前記導電性仮基板と第１の配線を電気的に接続する第１の接続導体と、前記第１の配線上に形成された第２の絶縁層と、前記第２の絶縁層上に形成された第２の配線と、前記第１の配線と前記第２の配線を電気的に接続する第２の接続導体と、を備えることを特徴とする半導体チップ搭載基板を提案している。このような半導体チップ搭載基板では、半導体チップを封止した後、導電性仮基板をエッチング等により外部接続端子に加工し、その後表面にニッケル及び金めっきを施す工程が必要であり、工程が煩雑であるという問題点があった。
一方、従来技術の配線と絶縁層との接着は、配線表面に１μｍを超す凹凸を形成し、アンカー効果によって接着強度を確保していた。しかし、このように表面が１μｍを超す凹凸形状の配線に高速の電気信号を流すと、表皮効果により電気信号は配線の表面付近に集中して流れるようになるため、伝送損失が大きくなるという問題がある。また、更に微細なＬ／Ｓ＝２５μｍ／２５μｍ未満の配線になると、従来の方法で配線表面の粗化を行った場合、配線が細くなったり、配線幅のばらつきが大きくなったりするという問題がある。
本発明の目的は、上記従来技術の問題点を改善するためになされたものであり、その目的は、高密度実装可能な、薄型で信頼性に優れた半導体パッケージとそれに用いる半導体チップ搭載基板、及びそれらを効率よく製造できる製造方法を提供することである。
また、本発明の他の目的は、微細配線を精度良く形成し、更に高速電気信号を効率よく伝送可能な半導体チップ搭載基板、半導体パッケージ及びそれらを効率よく製造できる製造方法を提供することを目的とする。
上記目的を達成するために、本発明は、キャリア層の一方の面に複数のビルドアップ層を形成し、前記キャリア層の外部接続端子部に開口が形成された半導体チップ搭載基板、及び前記半導体チップ搭載基板に半導体チップを搭載し、樹脂封止後に前記キャリア層を除去した半導体パッケージ、及びそれらの製造方法を提供する。本発明は次のように構成される。
請求項１に記載の発明は、一方の面に多数の半導体チップが搭載される半導体チップ搭載基板であって、キャリア層と、前記キャリア層の一方の面に形成される２層以上の絶縁層と、前記絶縁層上に形成される複数の配線と、異なる層に形成される前記配線間を電気的に接続する接続導体から構成され、最外層の前記配線には半導体チップ接続端子、最もキャリア層に近い層に形成される前記配線には外部接続端子が形成され、前記外部接続端子が形成される箇所の前記キャリア層と該キャリア層の直上の絶縁層には、前記外部接続端子に達する開口が形成されることを特徴とする半導体チップ搭載基板である。
請求項２に記載の発明は、一方の面に多数の半導体チップが搭載される半導体チップ搭載基板であって、キャリア層と、前記キャリア層の一方の面に形成される２層以上の絶縁層と、前記キャリア層の前記絶縁層を形成する側の表面上に形成される複数の外部接続端子と、前記絶縁層上に形成される複数の配線と、前記外部接続端子と配線間または異なる層に形成される前記配線間を電気的に接続する接続導体から構成され、最外層の前記配線には半導体チップ接続端子が形成され、前記外部接続端子が形成される箇所の前記キャリア層には、前記外部接続端子に達する開口が形成されることを特徴とする半導体チップ搭載基板である。
請求項３に記載の発明は、前記絶縁層と前記キャリア層の接着力が１０〜５００Ｎ／ｍである請求項１または請求項２に記載の半導体チップ搭載基板である。
請求項４に記載の発明は、前記絶縁層の一層の厚みが１〜５０μｍである請求項１ないし請求項３のいずれかに記載の半導体チップ搭載基板である。
請求項５に記載の発明は、前記キャリア層の厚みが３０〜５００μｍである請求項１ないし請求項４のいずれかに記載の半導体チップ搭載基板である。
請求項６に記載の発明は、前記キャリア層が絶縁性フィルムである請求項１ないし請求項５のいずれかに記載の半導体チップ搭載基板である。
請求項７に記載の発明は、前記キャリア層の材質が、イミド基、アミド基、フェノール基、フェニレン基、エステル基、エーテル基、サルホン基、カーボネート基、カルボニル基、シリコーン結合を少なくとも１つ以上含む樹脂、または液晶ポリマ、含フッ素樹脂、エポキシ樹脂のいずれかである請求項１ないし請求項６のいずれかに記載の半導体チップ搭載基板である。
請求項８に記載の発明は、前記キャリア層の材質が、金属である請求項１ないし請求項６のいずれかに記載の半導体チップ搭載基板である。
請求項９に記載の発明は、キャリア層とその一方の面に形成される複数の絶縁層からなり、前記絶縁層を形成する面に多数の半導体チップが搭載される半導体チップ搭載基板の製造方法であって、前記キャリア層の一方の面に第１の絶縁層を形成する工程と、外部接続端子となる箇所の前記キャリア層及び前記第１の絶縁層に開口を形成する工程と、前記第１の絶縁層上に前記外部接続端子を含む第１の配線を形成する工程と、前記第１の絶縁層及び前記第１の配線上に第２の絶縁層を形成する工程と、前記第２の絶縁層上に第２の配線を形成する工程と、前記第１の配線と前記第２の配線を電気的に接続する接続導体を形成する工程と、最外層の配線に半導体チップ接続端子を形成する工程と、前記外部接続端子と前記最外層の配線の露出する部分に少なくともニッケル及び金めっきを施す工程を有する半導体チップ搭載基板の製造方法である。
請求項１０に記載の発明は、キャリア層とその一方の面に形成される複数の絶縁層からなり、前記絶縁層を形成する面に多数の半導体チップが搭載される半導体チップ搭載基板の製造方法であって、前記キャリア層の一方の面に外部接続端子を形成する工程と、前記キャリア層に前記外部接続端子に達する開口を形成する工程と、前記キャリア層の前記外部接続端子を形成した面に第１の絶縁層を形成する工程と、前記第１の絶縁層上に第１の配線を形成する工程と、前記外部接続端子と前記第１の配線を電気的に接続する第１の接続導体を形成する工程と、前記第１の絶縁層及び前記第１の配線上に第２の絶縁層を形成する工程と、前記第２の絶縁層上に第２の配線を形成する工程と、前記第１の配線と前記第２の配線を電気的に接続する第２の接続導体を形成する工程と、最外層の配線に半導体チップ接続端子を形成する工程と、前記外部接続端子と前記最外層の配線の露出する部分に少なくともニッケル及び金めっきを施す工程から構成を有する半導体チップ搭載基板の製造方法である。
請求項１１に記載の発明は、請求項１ないし請求項８のいずれかに記載の半導体チップ搭載基板、または請求項９または請求項１０に記載の製造方法により得られる半導体チップ搭載基板に前記半導体チップを搭載する工程と、前記半導体チップ搭載基板の前記半導体チップ接続端子と前記半導体チップを電気的に接続する工程と、少なくとも前記半導体チップの必要な箇所を封止樹脂で封止する工程と、前記半導体チップ搭載基板の前記外部接続端子に外部接続バンプを形成する工程を有することを特徴とする半導体パッケージの製造方法である。
請求項１２に記載の発明は、前記キャリア層と前記絶縁層の接着力を低下させる手段を行う工程を有する請求項１１に記載の半導体パッケージの製造方法である。
請求項１３に記載の発明は、前記半導体チップはダイボンドフィルムを用いて搭載され、前記ダイボンドフィルムが半硬化の状態で前記樹脂封止を行う工程を有する請求項１０ないし請求項１２のいずれかに記載の半導体パッケージの製造方法である。
請求項１４に記載の発明は、前記半導体チップ搭載基板の前記半導体チップ接続端子と前記半導体チップの電気的な接続をワイヤボンドで行う工程を有する請求項１０ないし請求項１３のいずれかに記載の半導体パッケージの製造方法である。
請求項１５に記載の発明は、多数の前記半導体チップを一体に繋がった前記封止樹脂で同時に封止する工程と、前記一体となった封止樹脂と前記半導体チップ搭載基板の前記絶縁層を同時にダイサーで切断する工程を更に有する請求項１０ないし請求項１４のいずれかに記載の半導体パッケージの製造方法である。
請求項１６に記載の発明は、前記封止樹脂と前記半導体チップ搭載基板の前記絶縁層の切断を、前記外部接続バンプ形成後に行う工程を有する請求項１５に記載の半導体パッケージの製造方法である。
本発明により、高密度実装可能な、薄型で信頼性に優れた半導体チップ搭載基板、半導体パッケージ及び半導体パッケージとそれらが効率よく製造できる。
また同時に、微細配線を精度良く形成し、更に高速電気信号を効率よく伝送可能な半導体チップ搭載基板、半導体パッケージ及び半導体パッケージとそれらを効率よく製造することができる。
以下、図面を用いて本発明の実施の形態を説明する。
（半導体チップ搭載基板）
図１に、本発明の半導体チップ搭載基板の一実施形態（ビルドアップ層２層）の断面模式図を示した。本発明の半導体チップ搭載基板は、図１に示したように、キャリア層１１０の一方の面に、第１の絶縁層１００が形成され、さらにその上に外部接続端子１０３を含む第１の配線１０１が形成される。外部接続端子部のキャリア層１１０と第１の絶縁層１００には開口１０７が形成される。第１の絶縁層１００及び第１の配線１０１上には、第２の絶縁層１０２が形成され、さらにその上に第２の配線１０４が形成される。第１の配線１０１と第２の配線１０４は、接続導体１０５（ブラインドビア）で電気的に接続される。図１では２層の絶縁層しか記載していないが、必要に応じて絶縁層及び配線はさらに複数層形成しても良い。最外層の絶縁層上には、半導体チップ接続端子を含む配線（図１では第２の配線１０４）が形成される。また、最外層の絶縁層（図１では第２の絶縁層１０２）及び最外層の配線（図１では第２の配線１０４）上には、必要の応じて半導体チップ接続端子を除いてソルダレジストのような絶縁被覆１０６を形成しても良い。図２には、第１の配線とは別に外部接続端子１０３をキャリア層上に形成し、第１の接続端子１０８（金属バンプ）及び第２の接続端子１０９（金属バンプ）を用いた半導体チップ搭載基板の一実施形態（ビルドアップ層２層）の断面模式図を示した。
配線の形状や各々の接続端子の配置等は特に制限されず、搭載する半導体チップや目的とする半導体パッケージを製造するために、適宜設計可能である。
（キャリア層）
従来の半導体チップ搭載基板では、使用する絶縁基材は、基板製造工程及び半導体パッケージ組立て工程での耐熱性、剛性、寸法安定性、耐薬品性等の特性と、半導体パッケージとしての耐リフロー性、ＰＣＴ性（プレッシャクッカテスト）、ＴＨＢ性（高温高湿バイアス）、ＴＣＴ性（温度サイクルテスト）等の信頼性試験の全てを満足しなければならなかった。これらの特性を全て満足できる基材としてはポリイミドフィルムやガラスエポキシ基材を用いるのが一般的であったが、ポリイミドフィルムは非常に高価であることや、薄いガラスエポキシ基材が入手困難であること等の問題点があった。
本発明の半導体チップ搭載基板は、少なくとも絶縁層とキャリア層から構成され、必要に応じて夫々の層はさらに複数の層から構成されていても良い。このため、絶縁層としては、半導体搭載基板としての剛性や寸法安定性などの特性は必ずしも必要ではなくなり、またキャリア層は封止後に除去されるため、半導体パッケージの信頼性を満足する必要がなく、従来使用できなかった安価な材料が使用可能になる。
キャリア層は、耐熱性のエンジニアリングプラスチックフィルムやそれらの樹脂を含む材料であることが好ましい。例えば、イミド基、アミド基、フェノール基、フェニレン基、エステル基、エーテル基、サルホン基、カーボネート基、カルボニル基、シリコーン結合を少なくとも１つ以上含む樹脂、または液晶ポリマ、含フッ素樹脂、エポキシ樹脂のいずれかを用いることが好ましい。さらに具体的には、イミド基を少なくとも１つ以上含む樹脂としては、ポリイミド樹脂やポリアミドイミド樹脂があり、アミド基を少なくとも１つ以上含む樹脂としては、ポリアミド樹脂やアラミド樹脂があり、フェノール基を少なくとも１つ以上含む樹脂としては、フェノール樹脂があり、フェニレン基を少なくとも１つ以上含む樹脂としては、ポリフェニレンサルファイド樹脂があり、エステル基を少なくとも１つ以上含む樹脂としては、ポリエチレンテレフタレート樹脂、ポリエチレンナフタレート樹脂やポリアリレート樹脂があり、エーテル基を少なくとも１つ以上含む樹脂としては、ポリエーテルエーテルケトン樹脂やポリエーテルイミド樹脂があり、サルホン基を少なくとも１つ以上含む樹脂としては、ポリサルホン樹脂やポリエーテルサルホン樹脂があり、カーボネート基を少なくとも１つ以上含む樹脂としては、ポリカーボネート樹脂があり、シリコーン結合を少なくとも１つ以上含む樹脂としては、シロキサン変性ポリアミドイミド樹脂がある。
さらに、キャリア層の材料は、半導体チップ搭載基板の製造、および半導体パッケージ組立て工程の特性を満足できれば特に制限するものではなく、樹脂封止後に除去するため、除去しやすいものを選択するのが好ましい。例えば、前述のエンジニアリングプラスチックフィルムの他に、銅、アルミニウム、鉄、ニッケル、またはそれらを含む合金などの金属、紙、布、ガラスクロス、またはそれらを組み合わせたものも使用できる。ただし、金属を使用する場合は、配線の金めっき工程でキャリア層に金めっきが析出するのを防止するために、レジストやその他めっきの析出しない材料で表面を被覆することが好ましい。また、キャリア層の材料は、除去後は不要になるため、環境負荷低減のためには、リサイクル可能な材料であることが好ましい。例えば、銅やアルミニウムなどの金属、熱可塑性樹脂を使用したエンジニアリングプラスチックフィルム、紙などはリサイクルが容易で好ましい。
キャリア層の材料は、透湿度が高いものを用いるのが好ましく、この透湿度が１(ｇ/ｍ2・２４ｈ)以上の材料を用いるのが好ましく、さらに、１０(ｇ/ｍ2・２４ｈ)以上のものがより好ましい。なお、材料の入手困難性の観点から、１０００(ｇ/ｍ2・２４ｈ)以下が好ましい。
透湿度は、キャリア層の厚みに反比例するため、厚みを薄くすることによって透湿性は上がる。キャリア層の厚みは、半導体チップ搭載基板の剛性及び寸法安定性を確保するために、３０〜５００μｍが好ましく、さらに５０〜２００μｍがより好ましい。しかし、使用する材料の熱膨張率、湿度膨張率、弾性率、搬送性等を考慮し、最適な厚みを実験的に求めるのが好ましい。
さらにキャリア層には、吸水性の低いものであることが好ましく、ＪＩＳ Ｋ７２０９による吸水率が、１．５重量％未満であることが好ましく、１．０重量未満であると更に好ましい。この吸水率が１．５重量％を超えると、半導体チップ搭載基板や半導体パッケージの製造工程で水分が蒸発して、その圧力で剥離やふくれまたは発泡等の不良が発生しやすくなる。
（絶縁層）
本発明における第１の絶縁層１００及び第２の絶縁層１０２は、絶縁材料からなるのが好ましい。絶縁材料としては、熱硬化性樹脂、熱可塑性樹脂、またはそれらの混合樹脂が使用できるが、特に熱硬化性の有機絶縁材料が主成分であることがより好ましい。熱硬化性樹脂としては、フェノール樹脂、尿素樹脂、メラミン樹脂、アルキッド樹脂、アクリル樹脂、不飽和ポリエステル樹脂、ジアリルフタレート樹脂、エポキシ樹脂、シリコーン樹脂、シクロペンタジエンから合成した樹脂、トリス（２−ヒドロキシエチル）イソシアヌラートを含む樹脂、芳香族ニトリルから合成した樹脂、３量化芳香族ジシアナミド樹脂、トリアリルトリメタリレートを含む樹脂、フラン樹脂、ケトン樹脂、キシレン樹脂、縮合多環芳香族を含む熱硬化性樹脂、ベンゾシクロブテン樹脂等を用いることができる。熱可塑性樹脂としては、ポリイミド樹脂、ポリフェニレンオキサイド樹脂、ポリフェニレンサルファイド樹脂、アラミド樹脂、液晶ポリマ等が挙げられる。
絶縁材料には充填材を添加しても良い。充填材としては、シリカ、タルク、水酸化アルミニウム、ホウ酸アルミニウム、窒化アルミニウム、アルミナ等が挙げられる。
絶縁層の形成方法としては、ワニス状の絶縁材料をスピンコータ、コンマコータ、印刷等で形成した後、乾燥、硬化を行うことができる。また、フィルム状に予め形成し、プレスやラミネートで基板に接着することもできる。絶縁材料によってはガラスクロスや不織布に材料を含浸させ、プリプレグ状にしてから接着して形成することもできる。さらに、金属箔にワニスを塗布し、乾燥後基板に接着することもできる。絶縁層の厚みは特に制限されるものではないが、絶縁信頼性や基板全体の厚みを考慮すれば、５〜３０μｍが好ましく、さらに５〜１５μｍがより好ましい。また、絶縁層の熱膨張係数は１０〜４０ｐｐｍ／℃であるのが好ましく、更に好ましくは１０〜２０ｐｐｍ／℃である。
（ヤング率）
第１の絶縁層１００及び第２の絶縁層１０２のヤング率は、１〜５ＧＰａであるのが熱ストレスに対する応力緩和の点で好ましい。絶縁層中の充填材は、絶縁層の熱膨張係数が１０〜４０ｐｐｍ／℃、ヤング率が１〜５ＧＰａになるように添加量を適宜調整して添加するのが好ましい。
（平坦性）
第１の絶縁層１００及び第２の絶縁層１０２の表面の平坦性は、平均粗さ（Ｒａ）で１．０μｍ以下、特に０．０１〜１．０μｍが高速電気信号の伝達特性の面から好ましく、更に０．０１〜０．４μｍであることがより好ましい。１．０μｍを超えると形成する配線の幅変動が大きく、また、高速電気信号の減衰が大きくなる傾向がある。０．０１μｍ未満では、ピール強度が十分に得られなくなるという傾向がある。
同様に配線表面の平坦性も、Ｒａで１．０μｍ以下であることが好ましい。すなわち、第１の絶縁層１００と第１の配線１０１との界面、第１の配線１０１と第２の絶縁層１０２との界面、第２の絶縁層１０２と第２の配線１０４との界面は、少なくともいずれか１つの界面の平坦性が、Ｒａで１．０μｍ以下であるのが好ましい。特に０．０１〜１．０μｍが好ましく、更に０．０１〜０．４μｍであることがより好ましい。
本発明において、Ｒａは、上述のように平均粗さであり、触針式表面粗さ計などを用い測定することが可能である（ＪＩＳ Ｃ ６４８１参照）。Ｒａは、触針式表面粗さ計などを用い測定することが可能である。
（キャリア層の除去方法）
キャリア層の除去方法としては、機械的な力で剥離する方法、機械的な研磨による方法、薬液によるウエットエッチング、プラズマ等によるドライエッチングによる方法、レーザによる方法等があり、使用する材料の組合せによって選択でき、必要に応じて組み合わせて行うこともできる。これらの中では、機械的な力で剥離する方法が好ましい。
（機械的な力で剥離する方法）
機械的に剥離するためには、絶縁層とキャリア層の接着力が１０〜５００Ｎ／ｍであることが好ましく、更に５０〜２００Ｎ／ｍであることがより好ましい。接着力が１０Ｎ／ｍ未満であると、半導体チップ搭載基板や半導体パッケージの製造工程で剥離してしまう恐れが有り、また、５００Ｎ／ｍより大きいと、キャリア層の除去工程で剥離が困難になり好ましくない。しかし、キャリア層の除去工程で以下に示す接着力低下手段を用いて、接着力を５００Ｎ／ｍ以下、より好ましくは２００Ｎ／ｍ以下にできる場合は、接着力の初期値は５００Ｎ／ｍより大きくてもよい。
（接着力低下手段）
接着力の低下は、温度処理、光照射、吸湿、液処理のいずれかもしくは組合わせで行うことができ、絶縁層やキャリア層材質等により効率的な方法を選択することが好ましい。また、接着力低下手段は、キャリア層の剥離前または剥離工程と同時に行うことができる。更に、キャリア層の絶縁層形成側に、予め離型処理を施すことにより、キャリア層と絶縁層間の接着力を調節することもできる。離型処理の方法は特に問わないが、一般的なシリコーン系または非シリコーン系材料による表面処理が使用できる。また、逆に接着力が弱い場合は、プラズマ処理やコロナ放電処理を行い、好ましい接着力に調整することもできる。
（温度処理による接着力の低下）
温度処理としては、剥離工程前に行う恒温放置と剥離工程と同時に行う加熱処理および冷却処理に大別される。恒温放置の温度としては、接着力が充分に低下してキャリア層が残らず、かつ絶縁層や半導体パッケージに熱によるダメージを与えない必要があり、５０〜２５０℃が好ましく、８０〜１５０℃がより好ましい。このような恒温放置は、封止樹脂の加熱・硬化と同時に行うことが効率的で好ましい。また、ある温度以上で急激に熱収縮する材料をキャリア層に用いれば、熱処理だけで簡単に剥離できる場合がありより好ましい。この温度としては、１８０℃〜２５０℃が好ましく、使用する材料としてはポリエチレンテレフタレート、ポリエチレンナフタレート、ポリフェニレンサルファイド、ポリエーテルエーテルケトン等が使用できる。
剥離工程と同時に行う加熱処理としては、接着力が充分に低下して絶縁層表面に汚染物質が残らず、かつ半導体パッケージに熱によるダメージを与えない温度である必要があり、例えば、４０〜２００℃が好ましく、４０〜１００℃がより好ましい。また、冷却処理としては、半導体パッケージにダメージを与えない必要があり、−２０〜３０℃が好ましく、０〜３０℃がより好ましい。
（光照射による接着力の低下）
キャリア層の剥離前に、光を照射することで、接着力を低下することができる。そのような光としては、紫外線を用いることが好ましく、一般的な配線板製造工程で用いられる紫外線露光機を用いることができる。その露光量は、キャリア層の光透過量、種類、厚みにより適切な量を実験的に求めることが好ましい。使用する波長も材料によって最適の波長を選択すればよい。
（吸湿による接着力の低下）
キャリア層の剥離前に、吸湿処理を行うことで接着力を低下できる。その条件は、例えば、６０％ＲＨ以上が好ましく、必要であれば同時に加熱することもできる。吸湿を行う雰囲気としては、汚染などの防止のために純水が好ましいが、必要に応じて有機溶剤を用いることもできる。
（液処理による接着力の低下）
キャリア層の剥離前に、液処理を行うことで接着力を低下できる。そのような液としては、水、アルコール、有機溶剤、アルカリ水溶液などを用いることができ、キャリア層の種類・厚みにより効果的なものを選択でき、さらに、組み合わせることもできる。例えば、アルコールとしては、メタノール、エタノール、プロパノールがあり、有機溶剤としては、アセトン、テトラヒドロフラン、ジメチルホルムアミド、ジメトキシエタン、トルエンなどがある。さらに、アルカリ水溶液のアルカリ成分としては、モノエタノールアミン、エチレンジアミンなどのアミン系材料や水酸化カリウム、水酸化ナトリウム、水酸化テトラメチルアンモニウムなどがある。また、液処理方法としては、液中への浸漬やスプレー噴霧があり、長時間の処理が必要な場合、液中への浸漬が好ましい。スプレー噴霧はスプレー圧によりキャリア層を剥離することができる場合に、効率的でより好ましい。
（半導体チップ搭載基板の製造方法）
半導体チップ搭載基板は、以下の製造方法の組み合わせで製造することができる。製造工程の順番は、本発明の目的を逸脱しない範囲では、特に限定しない。
（配線形成方法）
配線の形成方法としては、絶縁層上に金属箔を形成し、金属箔の不要な箇所をエッチング除去する方法（サブトラクト法）、絶縁層上の必要な箇所にのみめっきにより配線を形成する方法（アディティブ法）、絶縁層上に薄い金属層（シード層）を形成し、その後電解めっきで必要な配線を形成した後、薄い金属層をエッチングで除去する方法（セミアディティブ法）がある。
（エッチングによる配線形成）
金属箔の配線となる箇所にエッチングレジストを形成し、エッチングレジストから露出した箇所に、化学エッチング液をスプレー噴霧して、不要な金属箔をエッチング除去し、配線を形成することができる。例えば、金属箔として銅箔を用いる場合、エッチングレジストは、通常の配線板に用いることのできるエッチングレジスト材料を用いることができ、レジストインクをシルクスクリーン印刷して形成したり、エッチングレジスト用感光性ドライフィルムを銅箔の上にラミネートして、その上に配線形状に光を透過するフォトマスクを重ね、紫外線で露光し、露光しなかった箇所を現像液で除去して形成する。化学エッチング液には、塩化第二銅と塩酸の溶液、塩化第二鉄溶液、硫酸と過酸化水素の溶液、過硫酸アンモニウム溶液など、通常の配線板に用いる化学エッチング液を用いることができる。
（めっきによる配線形成）
また、配線は、絶縁層上の必要な箇所にのみめっきを行うことで形成することもでき、通常のめっきによる配線形成技術を用いることができる。
例えば、絶縁層表面に無電解めっき用触媒を付着させた後、めっきが行われない表面部分にめっきレジストを形成して、無電解めっき液に浸漬し、めっきレジストに覆われていない箇所にのみ無電解めっきを行う。その後、必要があればめっきレジストを除去することもできる。さらに、電解めっきにより、高さ５〜５０μｍの配線を形成することもできる。
（セミアディティブ法のシード層形成）
セミアディティブ法のシード層の形成方法は、蒸着またはめっきによる方法と、金属箔を貼り合わせる方法がある。同様の方法で、サブトラクト法の金属箔を形成することもできる。
(蒸着またはめっきによるシード層の形成)
絶縁層上に蒸着またはめっきによってシード層を形成することができる。例えば、シード層として、スパッタリングにより下地金属と薄膜銅層を形成する場合、薄膜銅層を形成するために使用されるスパッタリング装置は、２極スパッタ、３極スパッタ、４極スパッタ、マグネトロンスパッタ、ミラートロンスパッタ等を用いることができる。スパッタに用いるターゲットは、密着を確保するために、例えばＣｒ、Ｎｉ、Ｃｏ、Ｐｄ、Ｚｒ、Ｎｉ／Ｃｒ、Ｎｉ／Ｃｕ等の金属を下地金属として用い、５〜５０ｎｍスパッタリングする。その後、銅をターゲットにして１００〜５００ｎｍスパッタリングして薄膜銅層を形成できる。
また、絶縁層上に銅を０．５〜３μｍ無電解めっきし、形成することもできる。
(金属箔を貼り合わせる方法)
絶縁層に接着機能がある場合は、金属箔をプレスやラミネートによって貼り合わせることによりシード層を形成することもできる。しかし、薄いシード層を直接貼り合わせるのは非常に困難であるため、厚い金属箔を張り合わせた後にエッチング等により薄くする方法や、キャリア付金属箔を貼り合わせた後にキャリア層を除去する方法などがある。前者としては銅／ニッケル／銅の三層銅箔、後者としてはピーラブル銅箔などが使用でき、５μｍ以下のシード層を形成できる。
（セミアディティブ法による配線形成）
前述の方法で形成されたシード層上に、めっきレジストを必要なパターンに形成し、シード層を介して電解めっきにより配線を形成する。その後、めっきレジストを剥離し、最後にシード層をエッチング等により除去し、配線が形成できる。
（配線の形状）
配線の形状は特に問わないが、少なくとも半導体チップが搭載される最外層の配線には半導体チップ接続端子１６（ワイヤボンド端子等）が形成され、外部接続端子１９とを繋ぐ展開配線２０、層間接続端子等から構成される。また、配線の配置も特に問わないが、図３に示したように（内層配線、層間接続端子等は省略。）、半導体チップ接続端子１６より内側に外部接続端子１９を形成したファン−インタイプや、図４に示したような半導体チップ接続端子１６の外側に外部接続端子１９を形成したファン−アウトタイプ、またはこれらを組み合わせたタイプでもよい。
図３は本発明の一実施形態であるファン−インタイプ半導体チップ搭載基板の平面図である。また、図４は、本発明の別の実施形態であるファン−アウトタイプ半導体チップ搭載基板の平面図である。
図中、１３は、半導体パッケージ領域である。
フリップチップタイプの場合、１４はダイボンドフィルム接着領域、１５は半導体チップ搭載領域である。１６は半導体チップ接続端子である。
ワイヤボンドタイプの場合、１７はダイボンドフィルム接着領域、１８は半導体チップ搭載領域である。
また、１９は外部接続端子、２０は展開配線である。
さらに必要に応じて、半導体チップと電気的に接続されないダミーパターン２１を形成することもできる。ダミーパターンの形状や配置も特には問わないが、半導体チップ搭載領域に均一に配置するのが好ましい。これによって、ダイボンド接着剤で半導体チップを搭載する際に、ボイドが発生しにくくなり、信頼性を向上できる。
（配線表面の処理）
配線上に絶縁層を形成する場合は、配線表面にシランカップリング剤等のカップリング剤を含む皮膜（不図示）を形成することが好ましい。このカップリング剤を含む皮膜により、配線と絶縁層との接着信頼性を向上させることが可能である。
使用するカップリング剤はシランカップリング剤が好ましく、例えば、シランカップリング剤は、エポキシ基、アミノ基、メルカプト基、イミダゾール基、ビニル基、またはメタクリル基等の官能基を分子中に有し、これらのシランカップリング剤の１種もしくは２種以上の混合物を含有する溶液を使用することができる。シランカップリング剤溶液の調整に使用される溶媒は、水或いはアルコール、ケトン類等を用いることが可能である。また、カップリング剤の加水分解を促進するために、少量の酢酸や塩酸等の酸を添加することもできる。前記カップリング剤の含有量は、溶液全体に対して、０．０１重量％〜５重量％、好ましくは、０．１重量％〜０．５重量％である。カップリング剤による皮膜形成処理は、前記のように調整したカップリング剤溶液に浸漬する、前記溶液をスプレー噴霧する、塗布する等の方法により行うことができる。
前記のシランカップリング剤で処理した基板は、自然乾燥、加熱乾燥、または真空乾燥により乾燥を行うが、使用するカップリング剤の種類によって、乾燥前に水洗または超音波洗浄を行うことも可能である。さらに、シランカップリング剤処理前の配線表面を、脱脂処理、アルカリ処理、酸処理、水洗などを必要に応じて適宜組合せて行い、表面を清浄することが好ましい。
(接続導体)
本発明の半導体チップ搭載基板は、複数の配線層を有するため、各層の配線を電気的に接続するための接続導体を設ける。接続導体は、絶縁層に接続用の穴を設け、この穴を導電性ペーストやめっき等で充填し形成できる。穴の加工方法としては、パンチやドリルなどの機械加工、レーザ加工、薬液による化学エッチング加工、プラズマを用いたドライエッチング法などがある。穴径は特に制限しないが、直径２０〜３００μｍが好ましく、直径５０〜１５０μｍがより好ましい。
また、接続導体として、金属バンプを用いることもできる。例えば外部接続端子１０３または第１の配線１０１上に金属バンプを形成し、その上に絶縁層を形成した後、研磨等により絶縁層表面に金属バンプを露出させる方法で形成できる。
金属バンプの径は特に制限しないが、直径１０〜１５０μｍが好ましく、直径２０〜１００μｍがより好ましい。
接続導体の材質は特に問わないが、銅、ニッケル、金、銀、錫、アルミニウム、鉄やこれらを含む合金が使用できる。また、金属バンプは必要に応じて複数の金属層から形成することもできる。
（デスミア処理）
前述の方法により形成された穴のスミア除去としては、ドライ処理またはウェット処理を用いることができる。ドライ処理としては、プラズマ処理、逆スパッタリング処理、イオンガン処理、ＲＩＥ処理が使用できる。さらに、プラズマ処理には大気圧プラズマ処理、真空プラズマ処理があり必要に応じて選択できる。これらの処理に使用するガスとしては、窒素、酸素、アルゴン、フレオン(ＣＦ4)、またはこれらの混合ガスが好ましい。ウェット処理にはクロム酸塩、過マンガン酸塩等の酸化剤を用いることができる。
(外部接続端子部の開口)
外部接続端子部のキャリア層、またはキャリア層と絶縁層には外部接続端子を露出させるための開口が設けられる。開口の加工方法としては、パンチやドリルなどの機械加工、レーザ加工、薬液による化学エッチング加工、プラズマを用いたドライエッチング法などがある。開口径は特に制限しないが、直径１００〜８００μｍが好ましく、直径２００〜５００μｍがより好ましい。また、開口を形成する順番は必要に応じて、第１の配線を形成する前でも後でもよい。
（絶縁被覆の形成）
半導体チップ搭載基板の最外層の配線上には半導体チップ接続端子を除いて絶縁被覆１０６を形成することができる。パターン形成は、ワニス状の材料であれば印刷で行うことも可能であるが、より精度を確保するためには、感光性のソルダレジスト、カバーレイフィルム、フィルム状レジストを用いるのが好ましい。材質としては、エポキシ系、ポリイミド系、エポキシアクリレート系、フルオレン系の材料を用いることができる。また、絶縁被覆の厚みは５〜５０μｍであることが好ましく、１０〜３０μｍがより好ましい。厚みが５０μｍ以上では、半導体チップ搭載基板全体の厚みが厚くなり、５μｍ以下では絶縁性に問題が発生する場合がある。
（配線のめっき）
配線の必要な部分にニッケル、金めっきを順次施すことができる。さらに必要に応じてニッケル、パラジウム、金めっきとしても良い。これらのめっきは、配線の半導体チップ接続端子と、外部接続端子に施されるのが好ましい。このめっきは、無電解めっき、または電解めっきのどちらを用いてもよい。また、必要に応じて、露出した配線、ダミーパターン、補強パターン等の金属パターン表面に同時に施すこともできる。キャリア層に金属を使用した場合は、めっきレジスト等でキャリア層表面を被覆してからめっきを行ってもよい。
（半導体チップ搭載基板の製造工程）
本発明の半導体チップ搭載基板は、以下のような工程で製造することができる。図５の（ａ）〜（ｄ）に、本発明の半導体チップ搭載基板の製造方法について実施形態の一例を断面模式図で示した。ただし、製造工程の順番は、本発明の目的を逸脱しない範囲では、特に制限しない。
（工程ａ）
（工程ａ）は、図５（ａ）に示したようにキャリア層１１０の一方の面に第１の絶縁層１００を形成し、外部接続端子１０３が形成される箇所のキャリア層１１０及び第１の絶縁層１００に開口１０７を形成する工程である。
（工程ｂ）
（工程ｂ）は、図５（ｂ）に示したように、第１の絶縁層１００上に第１の配線１０１を形成する工程である。第１の配線１０１は、第１の絶縁層１００上に金属箔を接着し、その後エッチングで必要なパターンに加工することで形成できる。また、薄い金属箔を第１の絶縁層１００に接着後、セミアディティブ方で第１の配線１０１を形成しても良い。
（工程ｃ）
（工程ｃ）は、図５（ｃ）に示したように、第２の絶縁層１０２、第２の配線１０４及び接続導体１０５を形成する工程である。第１の配線１０１及び第１の絶縁層１００上に第２の絶縁層を形成する。次に、第２の絶縁層１０２にレーザ等で第１の配線１０１に達する穴を形成し、穴内部をデスミア処理した後、第２配線１０４及び接続導体１０５であるブラインドビアを形成する。配線形成方法として、アディティブ法またはセミアディティブ法を用いると、配線とブラインドビアが同時に形成でき、効率的で好ましい。図５では、配線層２層の例で説明しているが、必要に応じて(工程ｃ)を繰り返し、さらに多くの絶縁層及び配線層を形成することもできる。
（工程ｄ）
（工程ｄ）は、図５（ｄ）に示したように最外層の配線上に半導体チップ接続端子を除いて絶縁被覆１０６を形成する工程である。この工程は必ずしも必要ではなく、省略することも可能である。
（半導体チップ搭載基板の形状）
半導体チップ搭載基板の形状は、特に問わないが、図７に示したようなフレーム形状にすることが好ましい。半導体チップ搭載基板の形状をこのようにすることで、半導体パッケージの組立てを効率よく行うことができる。以下、好ましいフレーム形状について詳細に説明する。
図７の（ａ）は本発明の半導体チップ搭載基板のフレーム形状の一例を表す全体の平面図であり、（ｂ）は（ａ）の破線部分の拡大図である。図７のように、半導体パッケージ領域１３（１個の半導体パッケージとなる部分）を行及び列に各々複数個等間隔で格子状に配置したブロック２３を形成する。さらに、このようなブロックを複数個行及び列に形成する。図７では、２個のブロックしか記載していないが、必要に応じて、ブロックも格子状に配置してもよい。ブロック間のスペース幅は特に問わないが、半導体チップ搭載基板の有効利用を考えると、０．５〜１０ｍｍが好ましい。
ここで、半導体パッケージ領域間のスペース部の幅は、５０〜５００μｍが好ましく、１００〜３００μｍがより好ましい。さらに、後に半導体パッケージを切断するときに使用するダイサーのブレード幅と同じにするのが最も好ましい。このように半導体パッケージ領域を配置することで、半導体チップ搭載基板２２の有効利用が可能になる。
また、半導体チップ搭載基板２２の端部には、位置合わせ用ガイド穴１１のような位置決めのマーク等を形成することが好ましく、貫通穴によるピン穴であることがより好ましい。ピン穴の形状や配置は、形成方法や半導体パッケージの組立て装置に合うように選択すればよい。
さらに、前記半導体パッケージ領域間のスペース部や前記ブロックの外側には補強パターン２４を形成することが好ましい。補強パターンを形成することにより、半導体チップ搭載基板の剛性が向上し、半導体パッケージの組立てが容易になる。また、補強パターンは、半導体チップ搭載基板の反りやねじれの防止も可能であり、必要に応じて基板の両側、さらには内層ビルドアップ層にも形成することができる。補強パターンは、別途作製し半導体チップ搭載基板と貼り合わせてもよいが、半導体パッケージ領域に形成される配線と同時に形成された金属パターンであることが好ましく、さらに、その表面には、配線と同様のニッケル、金などのめっきを施すか、絶縁被覆をすることがより好ましい。補強パターンが、このような金属の場合は、電解めっきの際のめっきリードとして利用することも可能である。また、ブロックの外側には、ダイサーで切断する際の切断位置合わせマーク２５を形成することが好ましい。
このようにして、半導体チップ搭載基板を作製することができる。また、以上の説明では、第１の絶縁層１００上に外部接続端子１０３を形成したが、図６（ａ）に示したように、キャリア層上に外部接続端子１０３を形成し、その後同様にして第１の絶縁層１００を形成することも可能である。
（半導体パッケージの製造工程）
半導体パッケージは、前記半導体チップ搭載基板と、前記半導体チップ搭載基板に搭載された半導体チップと、前記半導体チップの少なくともフェース面（半導体素子が形成された面）を封止する樹脂とを含んで構成される。
本発明の半導体パッケージは、以下のような工程で製造することができる。図５の（ｅ）〜（ｇ）に、本発明の半導体パッケージの製造方法について実施形態の一例を断面模式図で示した。ただし、製造工程の順番は、本発明の目的を逸脱しない範囲では、特に制限しない。
（工程ｅ）
（工程ｅ）は、図５（ｅ）に示したように、本発明の半導体チップ搭載基板に、半導体チップ１１１を搭載し、半導体チップのフェース面を封止する工程である。半導体チップ１１１と半導体チップ接続端子は接続バンプ１１２を用いてフリップチップ接続することによって電気的に接続される。また、これらの半導体パッケージには、図示するように、半導体チップと半導体チップ搭載基板の間を熱硬化性樹脂等のアンダーフィル材１１３で封止することが好ましい。
さらに、半導体チップの搭載には異方導電性フィルム（ＡＣＦ）や導電性粒子を含まない接着フィルム（ＮＣＦ）を用いて行うこともできる。この場合は、アンダーフィル材で封止する工程の必要がないため、効率的である。さらに、半導体チップを搭載する際に超音波を併用すれば、電気的な接続が低温でしかも短時間で行えるためより好ましい。
（工程ｆ）
（工程ｆ）は、図５（ｆ）に示したように、キャリア層を除去する工程である。除去方法としては前述の方法が使用できるが、さらに接着力低下手段を行うことが好ましい。
（工程ｇ）
（工程ｇ）は、図５（ｇ）に示したように、外部接続端子１０３にはんだボール１１４を搭載する工程である。はんだボールには錫−鉛共晶はんだや鉛フリーはんだが用いられる。はんだボールを外部接続端子に固着する方法としては、Ｎ2リフロー装置を用いることができる。
また、図６（ｈ）には、ワイヤボンドタイプ半導体パッケージの実施形態の断面図を示した。半導体チップの搭載には、一般のダイボンドペーストも使用できるが、図６（ｆ）に示したようにダイボンドフィルム１１７を用いるのがより好ましい。半導体チップと半導体チップ接続端子との電気的な接続は金ワイヤ１１５を用いたワイヤボンドで行うのが好ましい。半導体チップの封止は、半導体用封止樹脂１１６をトランスファモールドで行うことができる。封止領域は、半導体チップの必要な部分だけを封止しても良いが、図６（ｆ）のように半導体パッケージ領域全体を封止してもよい。これは、半導体パッケージ領域を行及び列に複数個配列した図７のような半導体チップ搭載基板において、基板と封止樹脂を同時にダイサー等で切断する場合、特に有効な方法である。
最後に、ダイサー等を用いて個々の半導体パッケージに切断する。
次に、実施例を挙げて本発明を具体的に説明するが、本発明はこれら実施例に制限されるものではない。
実施例１
（工程ａ）
図５（ａ）に示したように、キャリア層１１０として７５μｍ厚のポリエチレンナフタレートフィルムを用意し、その一方の面にシリコーン系離型処理を行った後、離型処理面側に接着剤である第１の絶縁層１００としてポリイミド系接着剤Ｎ４（日立化成工業株式会社製、商品名）を１０μｍの厚みに塗布し、１２０℃で１０分間、加熱・乾燥して、半硬化状にした。絶縁層表面の粗さはＲａ＝０．１μｍであった。
次に、キャリア層１１０及び第１の絶縁層の外部接続端子が形成される位置に、ドリルを用いて直系０．３５ｍｍの開口１０７を形成した。
（工程ｂ）
図５（ｂ）に示したように、第１の絶縁層に厚み１８μｍの銅箔を重ね、２５０℃で、２ＭＰａの条件で加熱・加圧して、６０分間保持することで積層一体化し、不要な銅箔の箇所をエッチング除去して第１の配線１０１を形成した。
（工程ｃ）
図５（ｃ）に示したように、第１の配線表面に、シランカップリング剤処理をして配線表面にシランカップリング剤を含んだ皮膜（不図示）を形成した。このときの配線表面の粗さはＲａ＝０．１５μｍだった。その後(工程ａ)と同様にして第２の絶縁層１０２を形成し、２５０℃、６０分の加熱処理を行い、Ｎ４を完全に硬化させた。次に、第２の絶縁層表面から第１の配線１０１に到達するまで、レーザで直径５０μｍの穴を形成した。レーザにはＹＡＧレーザLAVIA-UV2000（住友重機械工業株式会社製、商品名）を使用し、周波数４ＫＨｚ、ショット数２０、マスク径０．４ｍｍの条件で行い、開口内部のデスミア処理として真空プラズマ処理を行った。使用したガスは、酸素とフレオンの混合ガスである。
次に、第２の配線１０４及び接続導体１０５（ブラインドビア）を形成するために、スパッタリングにより給電層となる下地金属Ｎｉ層２０ｎｍと薄膜銅層２００ｎｍとを形成した。スパッタリングは、日本真空技術株式会社製ＭＬＨ−６３１５を用いて以下に示した条件で行った。
〔条件〕
（ニッケル）
電流：５．０Ａ
電流：３５０Ｖ
電圧アルゴン流量：３５ＳＣＣＭ
圧力：５×１０-3Ｔｏｒｒ（４．９×１０-2Ｐａ）
成膜速度：０．３ｎｍ／秒
（銅）
電流：３．５Ａ
電圧：５００Ｖ
アルゴン流量：３５ＳＣＣＭ
圧力：５×１０-3Ｔｏｒｒ（４．９×１０-2Ｐａ）
成膜速度：５ｎｍ／秒
次に、めっきレジストＰＭＥＲ Ｐ−ＬＡ９００ＰＭ（東京応化工業株式会社製、商品名）をスピンコート法で膜厚２０μｍのレジスト層を形成した。１０００ｍＪ／ｃｍ2の条件で露光し、ＰＭＥＲ現像液Ｐ−７Ｇを用いて２３℃で６分間浸漬揺動し、Ｌ／Ｓ＝１０μｍ／１０μｍのレジストパターンを形成した。その後、硫酸銅めっき液を用いてパターン銅めっきを約５μｍ行った。めっきレジストの剥離は、メチルエチルケトンを用いて室温（２５℃）で１分間浸漬し除去した。銅スパッタ膜(シード層)のクイックエッチングには、ＣＰＥ−７００（三菱瓦斯化学株式会社製、商品名）の５倍希釈液を用いて、３０℃で３０秒間浸漬揺動することによりエッチング除去し、第２の配線１０４及び接続導体１０５を形成した。
（工程ｄ）
図５(ｄ)に示したように、第２の絶縁層１０２及び第２の配線１０４上にソルダレジストを絶縁被覆１０６として半導体チップ接続端子を除いて形成して、図１（１パッケージ分の断面図）、図３（１パッケージ分の平面図）、及び図７（半導体チップ搭載基板全体図）に示すようなファン−インタイプＢＧＡ用半導体チップ搭載基板を作製した。
（工程ｅ）
図５（ｅ）に示したように、前記（工程ａ）〜（工程ｄ）により作製された半導体チップ搭載基板の半導体チップ搭載領域に、接続バンプ１１２の形成された半導体チップ１１１を、フリップチップボンダを用いて超音波を印加しながら必要な数だけ搭載した。さらに、半導体チップ搭載基板と半導体チップの隙間に、半導体チップ端部からアンダーフィル材１１３を注入し、オーブンを用いて８０℃で１時間の１次硬化、及び１５０℃で４時間の２次硬化を行った。
（工程ｆ）
図５(ｆ)に示したように、接着力低下手段として８５℃／８５％ＲＨの吸湿処理を２４時間行った後、キャリア層１１０を機械的に剥離した。吸湿処理後のキャリア層と第１の絶縁層の接着力は１００Ｎ／ｍであった。
（工程ｇ）
図５（ｇ）に示したように、外部接続端子１０３に直径０．４５ｍｍの鉛・錫共晶はんだボール１１４をＮ2リフロー装置で融着した。最後に、幅２００μｍのブレードを装着したダイサーで半導体チップ搭載基板を切断し、図５（ｇ）に示した半導体パッケージを作製した。半導体パッケージの厚みは０．８ｍｍであった。
実施例２
（工程ａ）
図６（ａ）に示したように、キャリア層１１０として１００μｍ厚のガラスクロス入りポリフェニレンサルファイドフィルムを用意し、片面に銅箔を形成した。次に、銅箔の不要な部分をエッチングし、直径０．３５ｍｍの外部接続端子１０３を形成した。さらに、レーザを用いてキャリア層１１０に、外部接続端子に達する開口１０７を形成した。
（工程ｂ）
図６（ｂ）に示したように、外部接続端子１０３上に第１の接続導体１０８として高さ１２μｍの銅バンプを形成した。次に、キャリア層１１０の外部接続端子を形成した側に、第１の絶縁層１００を次のように形成した。すなわち、絶縁樹脂材料であるＦＴＦ（日立化成工業株式会社製、商品名）を用いて、スピンコート法で、１７００ｒｐｍで１５μｍ厚の絶縁層を形成し、５０℃、１５分、１００℃、１５分、１５０℃、１５分、２００℃、６０分間順次加熱硬化して第１の絶縁層１００を形成した。その後、第１の絶縁層１００が約１０μｍになるまで研磨し、表面に第１の銅バンプを露出させた。このときの第１の絶縁層１００の表面粗さはＲａ＝０．０８μｍであった。
（工程ｃ）
図６（ｃ）に示したように、第１の配線１０１を形成するために、スパッタリングにより給電層となる接着金属としてニッケル層２０ｎｍと薄膜銅層２００ｎｍとを形成した。スパッタリングは、日本真空技術株式会社製ＭＬＨ−６３１５を用いて以下に示した条件で行った。
〔条件〕
（ニッケル）
電流：５．０Ａ
電流：３５０Ｖ
電圧アルゴン流量：３５ＳＣＣＭ
圧力：５×１０-3Ｔｏｒｒ（４．９×１０-2Ｐａ）
成膜速度：０．３ｎｍ／秒
（銅）
電流：３．５Ａ
電圧：５００Ｖ
アルゴン流量：３５ＳＣＣＭ
圧力：５×１０-3Ｔｏｒｒ（４．９×１０-2Ｐａ）
成膜速度：５ｎｍ／秒
次に、めっきレジストＰＭＥＲ Ｐ−ＬＡ９００ＰＭ（東京応化工業株式会社製、商品名）をスピンコート法で膜厚２０μｍのレジスト層を形成した。１０００ｍＪ／ｃｍ2の条件で露光し、ＰＭＥＲ現像液Ｐ−７Ｇを用いて２３℃で６分間浸漬揺動し、Ｌ／Ｓ＝１０μｍ／１０μｍのレジストパターンを形成した。その後、硫酸銅めっき液を用いてパターン銅めっきを約５μｍ行った。めっきレジストの剥離は、メチルエチルケトンを用いて室温（２５℃）で１分間浸漬し除去した。銅スパッタ膜(シード層)のクイックエッチングには、ＣＰＥ−７００（三菱瓦斯化学株式会社製、商品名）の５倍希釈液を用いて、３０℃で３０秒間浸漬揺動することによりエッチング除去し第１の配線を形成した。
（工程ｄ）
図６(ｄ)に示したように、（工程ｂ）と同様にして第２の接続導体として直径５０μｍ、高さ１２μｍの第２の銅バンプ１０９をめっきで形成した後、第１の配線１０１表面に、シランカップリング剤処理をして配線表面にシランカップリング剤を含んだ皮膜（不図示）を形成した。次に(工程ｂ)と同様にして第２の絶縁層１０２を約１０μｍ形成し、表面に第２の銅バンプを露出させた。さらに(工程ｃ)と同様にして第２の配線１０４を形成した。
（工程ｅ）
図６（ｅ）に示したように、第２の絶縁層１０２及び第２の配線１０４上にソルダレジスト１０６を絶縁被覆として半導体チップ接続端子を除いて形成して、図２（１パッケージ分の断面図）、図３（１パッケージ分の平面図）、及び図７（半導体チップ搭載基板全体図）に示すようなファン−インタイプＢＧＡ用半導体チップ搭載基板を作製した。
（工程ｆ）
図６（ｆ）に示したように、前記（工程ａ）〜（工程ｅ）により作製された半導体チップ搭載基板の半導体チップ搭載領域に、ダイボンドフィルムＤＦ−１００（日立化成工業株式会社製、商品名）１１７を仮接着した半導体チップ１１１を必要な数だけ搭載した。このときダイボンドフィルム１１７は、まだ半硬化の状態を保つようにした。次に、ワイヤボンダＵＴＣ２３０（株式会社新川製、商品名）で、半導体チップ上の端子と半導体チップ搭載基板の半導体チップ接続端子とを、直径２５μｍの金ワイヤ１１５で電気的に接続した。さらに、半導体チップを封止樹脂１１６であるＣＥＬ９２００（日立化成工業株式会社製、商品名）を用いて、圧力１０ＭＰａ、温度１８０℃、時間９０秒で、図７に示す１つのブロック２３を一体にトランスファモールドした。次に、温度１８０℃のオーブンで５時間の熱処理を行い、封止樹脂１１６及びダイボンドフィルム１１７を完全硬化した。
（工程ｇ）
図６（ｇ）に示したように、接着力低下手段として８５℃／８５％ＲＨの吸湿処理を２４時間行った後、キャリア層１１０を機械的に剥離した。吸湿処理後のキャリア層と第１の接着剤の接着力は２００Ｎ／ｍであった。
（工程ｈ）
図６（ｈ）に示したように、外部接続端子１０３に直径０．４５ｍｍの鉛・錫共晶はんだボール１１４をＮ2リフロー装置で融着した。最後に、幅２００μｍのブレードを装着したダイサーで封止樹脂と半導体チップ搭載基板を同時に切断し、図６（ｈ）に示した半導体パッケージを作製した。半導体パッケージの厚みは１．２ｍｍであった。
比較例
図８に示したように、コア基板１３０として０．４ｍｍ厚のガラス布エポキシ樹脂基板を用い、このガラス布エポキシ樹脂基板の半導体チップ搭載面とは反対面に２層の絶縁層及び配線層を設けた半導体チップ搭載基板を作製した。その後、実施例１の(工程ｅ)及び(工程ｇ)と同様にして、ファン−インタイプＢＧＡ半導体パッケージを作製した。半導体パッケージの厚みは１．５ｍｍであった。
以上のように作製した各半導体パッケージに、以下の試験を行った。
半導体パッケージの信頼性試験：
各々の半導体パッケージサンプルを、吸湿処理を行った後、サンプル数２２個を到達温度２４０℃、長さ２ｍのリフロー炉に０．５ｍ／分の条件で流してリフローし、クラックの発生を調べた。リフロー後にクラックが発生した数をＮＧ数として、その結果を表１に示した。また、同様に半導体パッケージの数２２個を厚さ０．８ｍｍのマザーボードに実装し、−５５〜１２５℃、各３０分の条件で温度サイクル試験を行い、はんだボールの接続信頼性を調べた。温度サイクル試験後の接続不良の数を温度サイクル試験後のＮＧ数とし、その結果を表２に示した。
Figure 2008263234
Figure 2008263234
本発明の半導体チップ搭載基板の製造方法により製造した半導体チップ搭載基板を用いた実施例１、２は、リフロー試験、温度サイクル試験による接続信頼性が優れている。これに対し、本発明の製造方法によらない比較例は、接続信頼性に劣る。このように、本発明によれば、高密度実装可能な、薄型で温度サイクル性等の信頼性に優れた半導体パッケージと、それに用いる半導体チップ搭載基板及びそれらの製造方法を提供することができる。
また、微細配線を精度良く形成でき、高速電気信号を効率よく伝送できる半導体チップ搭載基板、半導体パッケージを提供することができる。
本発明の一実施形態が適用される半導体チップ搭載基板の断面図。 本発明の別の実施形態が適用される半導体チップ搭載基板の断面図。 本発明の一実施形態であるファン−インタイプ半導体チップ搭載基板の平面図。 本発明の別の実施形態であるファン−アウトタイプ半導体チップ搭載基板の平面図。 （ａ）〜（ｇ）は、本発明の半導体チップ搭載基板及び半導体パッケージの製造方法の一実施形態を示す工程図。 （ａ）〜（ｈ）は、本発明の半導体チップ搭載基板及び半導体パッケージの製造方法の別の実施形態を示す工程図。 （ａ）は、本発明のフレーム形状半導体チップ搭載基板の一例を表す全体の平面図であり、（ｂ）は、（ａ）の破線部分の拡大図。 従来の半導体チップ搭載基板を用いたフリップチップタイプ半導体パッケージの断面図。
符号の説明
１１ 位置合わせ用ガイド穴
１３ 半導体パッケージ領域
１４ ダイボンドフィルム接着領域（フリップチップタイプ）
１５ 半導体チップ搭載領域（フリップチップタイプ）
１６ 半導体チップ接続端子
１７ ダイボンドフィルム接着領域（ワイヤボンドタイプ）
１８ 半導体チップ搭載領域（ワイヤボンドタイプ）
１９ 外部接続端子
２０ 展開配線
２１ ダミーパターン
２２ 半導体チップ搭載基板
２３ ブロック
２４ 補強パターン
２５ 切断位置合わせマーク
１００ 第１の絶縁層
１０１ 第１の配線
１０２ 第２の絶縁層
１０３ 外部接続端子
１０４ 第２の配線
１０５ 接続導体（ブラインドビア）
１０６ 絶縁被覆（ソルダレジスト）
１０７ 開口
１０８ 第１の接続導体（金属バンプ）
１０９ 第２の接続導体（金属バンプ）
１１０ キャリア層
１１１ 半導体チップ
１１２ 接続バンプ
１１３ アンダーフィル材
１１４ はんだボール
１１５ 金ワイヤ
１１６ 封止樹脂
１１７ ダイボンドフィルム
１３０ コア基板

Claims (16)

  1. 一方の面に多数の半導体チップが搭載される半導体チップ搭載基板であって、キャリア層と、前記キャリア層の一方の面に形成される２層以上の絶縁層と、前記絶縁層上に形成される複数の配線と、異なる層に形成される前記配線間を電気的に接続する接続導体から構成され、最外層の前記配線には半導体チップ接続端子、最もキャリア層に近い層に形成される前記配線には外部接続端子が形成され、前記外部接続端子が形成される箇所の前記キャリア層と該キャリア層の直上の絶縁層には、前記外部接続端子に達する開口が形成されることを特徴とする半導体チップ搭載基板。
  2. 一方の面に多数の半導体チップが搭載される半導体チップ搭載基板であって、キャリア層と、前記キャリア層の一方の面に形成される２層以上の絶縁層と、前記キャリア層の前記絶縁層を形成する側の表面上に形成される複数の外部接続端子と、前記絶縁層上に形成される複数の配線と、前記外部接続端子と配線間または異なる層に形成される前記配線間を電気的に接続する接続導体から構成され、最外層の前記配線には半導体チップ接続端子が形成され、前記外部接続端子が形成される箇所の前記キャリア層には、前記外部接続端子に達する開口が形成されることを特徴とする半導体チップ搭載基板。
  3. 前記絶縁層と前記キャリア層の接着力が１０〜５００Ｎ／ｍである請求項１または請求項２に記載の半導体チップ搭載基板。
  4. 前記絶縁層の一層の厚みが１〜５０μｍである請求項１ないし請求項３のいずれかに記載の半導体チップ搭載基板。
  5. 前記キャリア層の厚みが３０〜５００μｍである請求項１ないし請求項４のいずれかに記載の半導体チップ搭載基板。
  6. 前記キャリア層が絶縁性フィルムである請求項１ないし請求項５のいずれかに記載の半導体チップ搭載基板。
  7. 前記キャリア層の材質が、イミド基、アミド基、フェノール基、フェニレン基、エステル基、エーテル基、サルホン基、カーボネート基、カルボニル基、シリコーン結合を少なくとも１つ以上含む樹脂、または液晶ポリマ、含フッ素樹脂、エポキシ樹脂のいずれかである請求項１ないし請求項６のいずれかに記載の半導体チップ搭載基板。
  8. 前記キャリア層の材質が、金属である請求項１ないし請求項６のいずれかに記載の半導体チップ搭載基板。
  9. キャリア層とその一方の面に形成される複数の絶縁層からなり、前記絶縁層を形成する面に多数の半導体チップが搭載される半導体チップ搭載基板の製造方法であって、前記キャリア層の一方の面に第１の絶縁層を形成する工程と、外部接続端子となる箇所の前記キャリア層及び前記第１の絶縁層に開口を形成する工程と、前記第１の絶縁層上に前記外部接続端子を含む第１の配線を形成する工程と、前記第１の絶縁層及び前記第１の配線上に第２の絶縁層を形成する工程と、前記第２の絶縁層上に第２の配線を形成する工程と、前記第１の配線と前記第２の配線を電気的に接続する接続導体を形成する工程と、最外層の配線に半導体チップ接続端子を形成する工程と、前記外部接続端子と前記最外層の配線の露出する部分に少なくともニッケル及び金めっきを施す工程を有する半導体チップ搭載基板の製造方法。
  10. キャリア層とその一方の面に形成される複数の絶縁層からなり、前記絶縁層を形成する面に多数の半導体チップが搭載される半導体チップ搭載基板の製造方法であって、前記キャリア層の一方の面に外部接続端子を形成する工程と、前記キャリア層に前記外部接続端子に達する開口を形成する工程と、前記キャリア層の前記外部接続端子を形成した面に第１の絶縁層を形成する工程と、前記第１の絶縁層上に第１の配線を形成する工程と、前記外部接続端子と前記第１の配線を電気的に接続する第１の接続導体を形成する工程と、前記第１の絶縁層及び前記第１の配線上に第２の絶縁層を形成する工程と、前記第２の絶縁層上に第２の配線を形成する工程と、前記第１の配線と前記第２の配線を電気的に接続する第２の接続導体を形成する工程と、最外層の配線に半導体チップ接続端子を形成する工程と、前記外部接続端子と前記最外層の配線の露出する部分に少なくともニッケル及び金めっきを施す工程を有する半導体チップ搭載基板の製造方法。
  11. 請求項１ないし請求項８のいずれかに記載の半導体チップ搭載基板、または請求項９または請求項１０に記載の製造方法により得られる半導体チップ搭載基板に前記半導体チップを搭載する工程と、前記半導体チップ搭載基板の前記半導体チップ接続端子と前記半導体チップを電気的に接続する工程と、少なくとも前記半導体チップの必要な箇所を封止樹脂で封止する工程と、前記半導体チップ搭載基板の前記外部接続端子に外部接続バンプを形成する工程を有することを特徴とする半導体パッケージの製造方法。
  12. 前記キャリア層と前記絶縁層の接着力を低下させる手段を行う工程を有する請求項１１に記載の半導体パッケージの製造方法。
  13. 前記半導体チップはダイボンドフィルムを用いて搭載され、前記ダイボンドフィルムが半硬化の状態で前記樹脂封止を行う工程を有する請求項１０ないし請求項１２のいずれかに記載の半導体パッケージの製造方法。
  14. 前記半導体チップ搭載基板の前記半導体チップ接続端子と前記半導体チップの電気的な接続をワイヤボンドで行う工程を有する請求項１０ないし請求項１３のいずれかに記載の半導体パッケージの製造方法。
  15. 多数の前記半導体チップを一体に繋がった前記封止樹脂で同時に封止する工程と、前記一体となった封止樹脂と前記半導体チップ搭載基板の前記絶縁層を同時にダイサーで切断する工程を更に有する請求項１０ないし請求項１４のいずれかに記載の半導体パッケージの製造方法。
  16. 前記封止樹脂と前記半導体チップ搭載基板の前記絶縁層の切断を、前記外部接続バンプ形成後に行う工程を有する請求項１５に記載の半導体パッケージの製造方法。
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