JPH113953A - 半導体装置の製造方法及び半導体装置 - Google Patents

半導体装置の製造方法及び半導体装置

Info

Publication number
JPH113953A
JPH113953A JP9152678A JP15267897A JPH113953A JP H113953 A JPH113953 A JP H113953A JP 9152678 A JP9152678 A JP 9152678A JP 15267897 A JP15267897 A JP 15267897A JP H113953 A JPH113953 A JP H113953A
Authority
JP
Japan
Prior art keywords
semiconductor device
manufacturing
electrode member
electrode
holding substrate
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Withdrawn
Application number
JP9152678A
Other languages
English (en)
Inventor
Toshiyuki Yoda
敏幸 誉田
Akihiro Oku
昭広 奥
Takakuni Watanabe
孝訓 渡辺
Kazuto Tsuji
和人 辻
Yoshiyuki Yoneda
義之 米田
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Fujitsu Ltd
Original Assignee
Fujitsu Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Fujitsu Ltd filed Critical Fujitsu Ltd
Priority to JP9152678A priority Critical patent/JPH113953A/ja
Priority to US08/962,395 priority patent/US5891758A/en
Publication of JPH113953A publication Critical patent/JPH113953A/ja
Priority to US09/231,487 priority patent/US6069408A/en
Withdrawn legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/568—Temporary substrate used as encapsulation process aid
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/565—Moulds
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/484—Connecting portions
    • H01L2224/48463—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a ball bond
    • H01L2224/48465—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a ball bond the other connecting portion not on the bonding area being a wedge bond, i.e. ball-to-wedge, regular stitch
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/491—Disposition
    • H01L2224/49105—Connecting at different heights
    • H01L2224/49109—Connecting at different heights outside the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/491—Disposition
    • H01L2224/4912—Layout
    • H01L2224/49171—Fan-out arrangements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H01L2924/1815—Shape
    • H01L2924/1816—Exposing the passive side of the semiconductor or solid-state body
    • H01L2924/18165—Exposing the passive side of the semiconductor or solid-state body of a wire bonded chip
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10T—TECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
    • Y10T29/00—Metal working
    • Y10T29/49—Method of mechanical manufacture
    • Y10T29/49002—Electrical device making
    • Y10T29/49117—Conductor or circuit manufacturing
    • Y10T29/49169—Assembling electrical component directly to terminal or elongated conductor

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Encapsulation Of And Coatings For Semiconductor Or Solid State Devices (AREA)

Abstract

(57)【要約】 【課題】本発明はリードレス表面実装型でかつ樹脂封止
型の半導体装置及びその製造方法に関し、金属膜と樹脂
突起との接合を確実に行うことにより信頼性の向上を図
ることを課題とする。 【解決手段】半導体装置の製造方法において、 電極収
納凹部20A が形成された保持基板19A を用い、この保持
基板19A 上に半導体素子11を搭載すると共に、前記電極
収納凹部20A に保持基板19A に対し別個形成された電極
部材13A を装着する搭載工程と、半導体素子11に形成さ
れた電極パッド14と電極部材13A とを電気的に接続する
接続工程と、保持基板19A を金型の一部として用いて保
持基板19A上に樹脂パッケージ12を形成する封止工程
と、保持基板19A から樹脂パッケージ12を電極部材13A
と共に分離する分離工程とを有する。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は半導体装置の製造方
法及び半導体装置に係り、特にリードレス表面実装型で
かつ樹脂封止型の半導体装置の製造方法及び半導体装置
に関する。近年、電子機器の小型化により樹脂封止型の
半導体装置に設けられるリードのピッチが小さくなる傾
向にある。そのため、樹脂封止型の半導体装置において
新たな構造，製造方法が必要となる。
【０００２】
【従来の技術】図１９及び図２０は、従来の樹脂封止型
半導体装置の断面を示す図である。図１９において、１
は樹脂，２は半導体素子，３はアウターリード，４はボ
ンディングワイヤ，５はダイパッドを示す。この半導体
装置はＳＳＯＰ(ShrinkSmall Outoline Package) と呼
ばれるパッケージ構造のものであり、アウターリード３
がガルウイング状に曲げられて基板に実装される構成と
されいる。
【０００３】また、図２０において、１は樹脂，２は半
導体素子，４はボンディングワイヤ，６は半田ボール，
７はチップ２を搭載する搭載基板を夫々示している。こ
の半導体装置はＢＧＡ(Ball Grid Array) と呼ばれるパ
ッケージ構造のものであり、基板に実装される端子部分
が半田ボール６により形成されている。しかるに、図１
９に示すＳＳＯＰタイプの半導体装置では、樹脂１内に
示すインナーリード８からアウターリード３への引き回
し部分９の面積や、アウターリード３自身の占める面積
が大きく、実装面積が大きくなってしまうという問題点
があった。また、図２０に示されるＢＧＡタイプの半導
体装置では、搭載基板７を用いる点で、コストが高くな
ってしまうという問題点があった。
【０００４】そこで出願人は先に、上記の問題点を解決
しうる半導体装置として、特願平７−３２２８０３を提
案した。図２１は、上記出願に係る半導体装置１１０を
示している。同図に示されるように、半導体装置１１０
は、半導体素子１１１，樹脂パッケージ１１２，及び金
属膜１１３等からなる極めて簡単な構成とされており、
樹脂パッケージ１１２の実装面１１６に一体的に形成さ
れた樹脂突起１１７に金属膜１１３を被膜形成したこと
を特徴としている。
【０００５】上記構成とされた半導体装置１１０は、従
来のＳＳＯＰのようなインナーリードやアウターリード
が不要となり、インナーリードからアウターリードへの
引き回しのための面積や、アウターリード自身の面積が
不要となり、半導体装置１１０の小型化を図ることがで
きる。また、従来のＢＧＡのような半田ボールを形成す
るために搭載基板を用いる必要がなくなるため、半導体
装置１１０のコスト低減を図ることができる。更に、樹
脂突起１１７及び金属膜１１３は、協働してＢＧＡタイ
プの半導体装置の半田バンプと同等の機能を奏するた
め、実装性を向上することができる。
【０００６】
【発明が解決しようとする課題】上記のように、半導体
装置１１０は図１９及び図２０に示される従来の半導体
装置では得ることができない種々の効果を実現すること
ができる。しかるに、半導体装置１１０は、単に金属膜
１１３が樹脂突起１１７を覆うように配設されていた構
成であったため、金属膜１１３と樹脂突起１１７との接
合部分において十分な接合強度を持たせることが困難で
あった。このため、例えば半導体製造工程中、或いは実
装時等において金属膜１１３が樹脂突起１１７から剥離
してしまい、半導体装置１１０の信頼性が低下してしま
うという問題点があった。
【０００７】本発明は上記の点に鑑みてなされたもので
あり、金属膜と樹脂突起との接合を確実に行うことによ
り信頼性の向上を図った半導体装置の製造方法及び半導
体装置を提供することを目的とする。
【０００８】
【課題を解決するための手段】上記の課題は、下記の手
段を講じることにより解決することができる。請求項１
記載の発明では、電極収納凹部が形成された保持基板を
用い、前記保持基板上に半導体素子を搭載すると共に、
前記電極収納凹部に前記保持基板に対し別個形成された
電極部材を装着する搭載工程と、前記半導体素子に形成
された電極パッドと前記電極部材とを電気的に接続する
接続工程と、前記保持基板を金型の一部として用い、前
記保持基板上に前記半導体素子を封止する樹脂パッケー
ジを形成する封止工程と、前記保持基板から前記樹脂パ
ッケージを前記電極部材と共に分離する分離工程とを有
することを特徴とするものである。
【０００９】また、請求項２記載の発明では、前記請求
項１記載の半導体装置の製造方法において、前記保持基
板に前記電極収納凹部と共に前記半導体素子が装着され
る素子収納凹部を形成し、前記搭載工程において、前記
半導体素子を前記素子収納凹部に搭載するとにより前記
保持基板に保持させることを特徴とするものである。
【００１０】また、請求項３記載の発明では、前記請求
項１記載の半導体装置の製造方法において、前記搭載工
程で、前記保持基板の前記半導体素子が搭載される位置
に粘着性を有する粘着部材を配設すると共に、該粘着部
材により前記半導体素子を前記保持基板上に保持するこ
とを特徴とするものである。
【００１１】また、請求項４記載の発明では、前記請求
項３記載の半導体装置の製造方法において、前記粘着部
材の面積を、前記半導体素子の面積よりも小さく設定し
たことを特徴とするものである。また、請求項５記載の
発明では、前記請求項１乃至４のいずれかに記載の半導
体装置の製造方法において、前記保持基板に吸引孔を形
成し、前記半導体素子及び前記電極部材を前記保持基板
に吸着した状態で前記接続工程及び前記封止工程を実施
することを特徴とするものである。
【００１２】また、請求項６記載の発明では、前記請求
項１乃至５のいずれかに記載の半導体装置の製造方法に
おいて、前記搭載工程を実施する前に、前記電極部材の
一部または全面にメッキ膜を形成するメッキ工程を実施
することを特徴とするものである。また、請求項７記載
の発明では、前記請求項６記載の半導体装置の製造方法
において、前記メッキ工程で形成されるメッキ膜が金で
あることを特徴とするものである。
【００１３】また、請求項８記載の発明では、前記請求
項６記載の半導体装置の製造方法において、前記メッキ
工程で形成されるメッキ膜が半田であることを特徴とす
るものである。また、請求項９記載の発明では、前記請
求項１乃至８のいずれかに記載の半導体装置の製造方法
において、前記搭載工程を実施する前に、前記保持基板
の前記樹脂パッケージと接触する部位に、樹脂との密着
性を悪くする離型剤を塗布したことを特徴とするもので
ある。
【００１４】また、請求項１０記載の発明では、前記請
求項１乃至８のいずれかに記載の半導体装置の製造方法
において、前記搭載工程を実施する前に、前記保持基板
の前記樹脂パッケージと接触する部位に金メッキを施す
ことを特徴とするものである。また、請求項１１記載の
発明では、前記請求項２乃至１０のいずれかに記載の半
導体装置の製造方法において、前記保持基板として、前
記電極収納凹部の深さが前記素子収納凹部の深さに対し
大きく設定されたものを用いることを特徴とするもので
ある。
【００１５】また、請求項１２記載の発明では、前記請
求項１乃至１１のいずれかに記載の半導体装置の製造方
法において、前記搭載工程を実施する前に、金属板から
切り出すことにより前記電極部材を形成する電極部材形
成工程を実施しておくことを特徴とするものである。ま
た、請求項１３記載の発明では、前記請求項１乃至１１
のいずれかに記載の半導体装置の製造方法において、前
記搭載工程で用いる前記電極部材として半田ボールまた
は金ボールを用いたことを特徴とするものである。
【００１６】また、請求項１４記載の発明では、前記請
求項１乃至１３のいずれかに記載の半導体装置の製造方
法において、前記搭載工程において高さの異なる前記電
極部材を搭載し、前記接続工程で実施される結線処理が
異なる高さで行なわれるようにしたことを特徴とするも
のである。
【００１７】また、請求項１５記載の発明では、前記請
求項１乃至１４のいずれかに記載の半導体装置の製造方
法において、前記搭載工程で前記電極部材を前記電極収
納凹部に装着される際、前記電極部材と前記電極収納凹
部とが密着する構造としたことを特徴とするものであ
る。また、請求項１６記載の発明では、前記請求項１乃
至１５のいずれかに記載の半導体装置の製造方法におい
て、前記接続工程で実施される前記電極パッドと前記電
極部材とを電気的に接続する手段として、ワイヤボンデ
ィング，ＴＡＢ(Tape Automated Bonding)，フリップチ
ップボンディングの何れか一の手段を用いたことを特徴
とするものである。
【００１８】また、請求項１７記載の発明に係る半導体
装置では、半導体素子と、前記半導体素子を封止する樹
脂パッケージと、前記樹脂パッケージに埋設されること
により保持されると共に、実装面に一部が露出して外部
接続端子を構成する電極部材と、前記半導体素子上の電
極パッドと前記電極部材とを電気的に接続する接続手段
とを具備することを特徴とするものである。
【００１９】また、請求項１８記載の発明では、前記請
求項１７記載の半導体装置において、前記半導体素子の
下面に、前記半導体装置の面積より小さな面積とされた
スペーサを配設すると共に、このスペーサを囲繞する部
位に前記樹脂パッケージを構成する封止樹脂が回り込ん
だ構成としたことを特徴とするものである。
【００２０】また、請求項１９記載の発明では、前記請
求項１７記載の半導体装置において、前記電極部材は、
前記樹脂パッケージの外縁部より外側に延出形成されて
いることを特徴とするものである。また、請求項２０記
載の発明では、前記請求項１７記載の半導体装置におい
て、前記電極部材を高背電極部材と、該高背電極部材よ
りも高さが低い低背電極部材とにより構成したことを特
徴とするものである。
【００２１】また、請求項２１記載の発明では、前記請
求項１７乃至２０のいずれかに記載の半導体装置におい
て、前記電極部材が金属球により形成されていることを
特徴とするものである。また、請求項２２記載の発明で
は、前記請求項１７乃至２１のいずれかに記載の半導体
装置において、前記電極部材の一部または全面にメッキ
膜が形成されたことを特徴とするものである。
【００２２】更に、請求項２３記載の発明では、前記請
求項１７乃至２１のいずれかに記載の半導体装置におい
て、前記電極部材が半田または金で形成されていること
を特徴とするものである。上記した各手段は、次のよう
に作用する。請求項１記載の発明によれば、電極部材は
保持基板に対し別個形成されており、搭載工程において
この電極部材は保持基板の電極収納凹部に装着される。
よって、電極部材と電極収納凹部との接合力は、従来の
金属膜１１３が樹脂突起１１７とメッキにより接合され
ていた構成（図２１参照）に比べ小さくなる。よって、
本請求項に係る構成によれば、分離工程において保持基
板から樹脂パッケージを分離する際、電極部材を保持基
板から容易に分離させることができ、電極部材が保持基
板に残存することを防止することができる。
【００２３】また、電極部材は樹脂パッケージに埋設さ
れた状態で保持されるため、確実に保持される。よっ
て、例えば半導体製造工程中において、電極部材が樹脂
パッケージから離脱するようなことはなく、半導体装置
の信頼性を向上させることができる。また、請求項２記
載の発明によれば、搭載工程において、半導体素子は素
子収納凹部に搭載されることにより保持基板に保持され
る。よって、半導体素子を保持基板に搭載するために、
別個に接着剤等を用いる必要はなくなり、部品点数の削
減及び工数の低減を図ることができる。
【００２４】また、請求項３記載の発明によれば、搭載
工程において、粘着部材を用いて半導体素子を保持基板
上に保持することにより、確実に半導体素子を保持基板
に保持させることができる。また、請求項４記載の発明
によれば、粘着部材を配設することにより、半導体素子
を保持基板の表面に対し粘着部材の厚さ分だけ浮かせた
状態で搭載することができる。また、粘着部材の面積を
半導体素子の面積よりも小さく設定したことにより、半
導体素子の底面と保持基板の表面との間に間隙を形成す
ることができる。
【００２５】よって、封止工程で樹脂パッケージを形成
する際、封止樹脂はこの間隙内に装填されるため、半導
体素子の底面を粘着部材及び樹脂パッケージにより保護
することができる。これにより、半導体装置を実装基板
に実装した際に、半導体素子と実装基板がショートして
まう事を防止することができる。また、半導体素子が樹
脂パッケージから離脱することを防止でき、よって半導
体装置の信頼性を向上させることができる。
【００２６】また、請求項５記載の発明によれば、保持
基板に形成された吸引孔を用い、半導体素子及び電極部
材を保持基板に吸着した状態で接続工程及び封止工程を
実施することにより、半導体素子及び電極部材を保持す
るための余分な材料（異物という）を使用することなく
保持を行なえる。このため、半導体素子及び電極部材と
保持基板との間に不純物が混入する危険性を低減でき、
コンタミネーションが少なくなるため、信頼性を向上さ
せることができる。また、異物と半導体素子及び電極部
材との間の境界面が少なくなるため、熱応力等による境
界面での剥がれや割れが少なくなり、これによっても信
頼性を向上させることができる。
【００２７】また、請求項６記載の発明によれば、搭載
工程を実施する前にメッキ工程を実施し、予め電極部材
の一部または全面にメッキ膜を形成しておくことによ
り、樹脂パッケージを形成した後にメッキ処理を行なう
方法に比べ、容易かつ樹脂パッケージにダメージを与え
ることなくメッキ膜の形成を行なうことができる。
【００２８】また、請求項７記載の発明によれば、メッ
キ工程で形成されるメッキ膜を金により構成したことに
より、金は樹脂が付着し難いため、封止工程において電
極部材と電極収納凹部との間に封止樹脂が侵入しても、
分離工程において確実に電極部材を保持基板から分離す
ることができる。
【００２９】また、請求項８記載の発明によれば、メッ
キ工程で形成されるメッキ膜を半田としたことにより、
半導体装置を実装基板に実装する際、この半田よりなる
メッキ膜により半導体装置を実装基板に半田付けするこ
とができる。よって、半導体装置の実装処理を容易に行
なうことができる。
【００３０】また、請求項９及び請求項１０記載の発明
によれば、搭載工程を実施する前に、保持基板の樹脂パ
ッケージと接触する部位に樹脂との密着性を悪くする離
型剤を塗布しておくことにより、或いは搭載工程を実施
する前に、保持基板の樹脂パッケージと接触する部位に
金メッキを施しておくことにより、封止工程において保
持基板上に樹脂パッケージが形成されても、保持基板と
樹脂パッケージとの接合力は弱いため、分離工程におい
て容易かつ確実に樹脂パッケージを保持基板から分離さ
せることができる。
【００３１】また、請求項１１記載の発明によれば、電
極収納凹部の深さが素子収納凹部の深さに対し大きく設
定された保持基板を用いたことにより、製造された半導
体装置は、樹脂パッケージの実装面（底面）に対する電
極部材の突出量は半導体素子の突出量に比べて大きくな
る。よって、半導体装置を実装基板に実装した際、半導
体素子の底面と実装基板との間には間隙が形成され、よ
って半導体素子と実装基板とがショートしてしまうこと
を防止することができる。
【００３２】また、請求項１２記載の発明によれば、搭
載工程を実施する前に電極部材形成工程を実施し、金属
板から切り出すことにより予め電極部材を形成しておく
ことにより、従来のようにメッキにより金属膜１１３を
メッキにより形成する方法に比べ、厚さの大なる電極部
材を容易かつ短時間で形成することができる。
【００３３】また、請求項１３記載の発明によれば、搭
載工程で用いる電極部材として半田ボールまたは金ボー
ルを用いたことにより、製造される半導体装置をＢＧＡ
(Ball Ｇrid Array)と同様に取り扱うことが可能とな
り、実装性の向上を図り得ると共に、多ピン化に対応さ
せることができる。
【００３４】また、請求項１４記載の発明によれば、搭
載工程において高さの異なる電極部材を搭載し、接続工
程で実施される結線処理が異なる高さで行なわれるよう
にしたことにより、ボンディングする位置（ボンディン
グ高さ）を変えることが可能となる。よって、多段でボ
ンディングを行なえるため隣接する接続手段（ワイヤ）
が接触することを防止でき、ファインピッチ化及び多ピ
ン化を図ることができる。
【００３５】また、請求項１５記載の発明によれば、搭
載工程で電極部材を電極収納凹部に装着される際、電極
部材と電極収納凹部とが密着する構造としたことによ
り、封止工程において電極部材と電極収納凹部との間に
封止樹脂が侵入することを防止でき、よって分離工程に
おいて確実に電極部材を保持基板から分離することがで
きる。
【００３６】また、請求項１６記載の発明のように、電
極パッドと電極部材との接続は、ワイヤボンディング，
ＴＡＢ(Tape Automated Bonding)，フリップチップボン
ディングの何れをも適用することができる。また、請求
項１７記載の発明によれば、電極部材は樹脂パッケージ
に埋設された状態で保持されるため、確実に保持され、
よって半導体装置の実装処理時等において電極部材が樹
脂パッケージから離脱するようなことはなく、半導体装
置の信頼性を向上させることができる。
【００３７】また、請求項１８記載の発明によれば、半
導体素子の下面に半導体装置の面積より小さな面積とさ
れたスペーサを配設すると共に、このスペーサを囲繞す
る部位に樹脂パッケージを構成する封止樹脂が回り込ん
だ構成としたことにより、半導体素子の底面をスペーサ
及び樹脂パッケージにより保護することができる。これ
により、半導体装置を実装基板に実装した際に、半導体
素子と実装基板がショートしてまう事を防止することが
でき、また半導体素子が樹脂パッケージから離脱するこ
とを防止できるため、半導体装置の信頼性を向上させる
ことができる。
【００３８】また、請求項１９記載の発明によれば、電
極部材が樹脂パッケージの外縁部より外側に延出形成さ
れた構成としたことにより、この延出部分にプローブを
当接させ試験を行なう事が可能となり、よって実装した
状態で半導体装置に対し動作試験を行なうことができ
る。また、請求項２０記載の発明によれば、電極部材を
高背電極部材と、この高背電極部材よりも高さが低い低
背電極部材とにより構成したことにより、多段でボンデ
ィングが可能となり電極部材間の狭ピッチ化を図れるた
め、多ピン化に対応することが可能となる。
【００３９】更に、請求項２１記載の発明によれば、電
極部材として金属球を用いたことにより、パッケージ構
造はＢＧＡ(Ball Ｇrid Array)に似た構造となり、よっ
て実装性の向上を図り得ると共に多ピン化に対応するこ
とができる。
【００４０】
【発明の実施の形態】次に本発明の実施の形態について
図面と共に説明する。図１は本発明の一実施例である半
導体装置１０を示している。同図は、半導体装置１０の
断面を示してる。この半導体装置１０は、大略すると半
導体素子１１，樹脂パッケージ１２，及び電極部材１３
Ａからなる極めて簡単な構成とされている。
【００４１】半導体素子１１は、その上面に複数の電極
パッド１４が形成されている。また、樹脂パッケージ１
２は、例えばエポキシ樹脂を後述するようにモールド成
形（ポッティングも可能である）することにより形成さ
れるものである。また、電極部材１３Ａは外部接続端子
として機能するものであり、例えば銅合金であるリード
フレーム材を切り出すことにより形成されている。この
電極部材１３Ａは樹脂パッケージ１２に埋設されると共
に、その一部は樹脂パッケージ１２の外部に露出した構
成とされている。このように、電極部材１３Ａは樹脂パ
ッケージ１２に埋設された構造とされているため強固に
保持され、よって容易に樹脂パッケージ１２から離脱す
るようなことはない。よって、半導体装置１０を実装基
板に実装する実装処理時に電極部材１３Ａが樹脂パッケ
ージ１２から離脱するようなことはなく、半導体装置の
信頼性を向上させることができる。
【００４２】また、電極部材１３と前記した電極パッド
１４との間にはワイヤ１８が配設されており、これによ
り電極部材１３と半導体素子１１は電気的に接続した構
成となっている。尚、本実施例におていは、電極部材１
３と電極パッド１４とを接続する手段としてワイヤボン
ディング法を用いてるが、電極部材１３と電極パッド１
４との接続手段はワイヤボンディング法に限定されるも
のではなく、例えばＴＡＢ(Tape Automated Bonding)ま
たはフリップチップボンディング等を用いることも可能
である。特に、フリップチップボンディングを用いる場
合には、バンプを電極部材１３に設けても、また半導体
素子１１の電極パッド１４上に設けた構成としてもよ
い。
【００４３】更に、本実施例では、電極部材１３にメッ
キ膜１５を形成している。このメッキ膜１５の材質とし
ては、金を用いても、また半田を用いてもよい。メッキ
膜１５として金を用いた場合には、電極部材１３の保護
を確実に行なえると共に、実装基板との電気的接続性を
向上させることができる。また、メッキ膜１５として半
田を用いた場合には、半導体装置１０を実装基板（図示
せず）に実装する際、この半田よりなるメッキ膜１５に
より実装基板に対し半田付けすることができ、よって半
導体装置１０の実装処理を容易に行なうことができる。
【００４４】尚、メッキ膜１５は必ずしも電極部材１３
の全面に形成する必要はなく、少なくとも樹脂パッケー
ジ１２から露出した部位に形成されていればよい。ま
た、メッキ膜１５は１層構造に限定されるものではな
く、半導体装置１０の実装形態に対応するよう多層構造
としてもよい。上記構成とされた半導体装置１０は、従
来のＳＳＯＰのようなインナーリードやアウターリード
が不要となり、インナーリードからアウターリードへの
引き回しのための面積や、アウターリード自身の面積が
不要となり、半導体装置１０の小型化を図ることができ
る。
【００４５】また、従来のＢＧＡのような半田ボールを
形成するために搭載基板を用いる必要がなくなるため、
半導体装置１０のコスト低減を図ることができる。ま
た、電極部材１３は、ＢＧＡタイプの半導体装置のバン
プ（突起電極）と同等の機能を奏するため、実装性を向
上することができる。尚、上記した実施例に係る半導体
装置１０では、電極部材１３としてリードフレーム材を
切り出した構成のものを用いたが、電極部材１３として
金属球を用いてもよい。この金属球としては、例えば金
ボール或いは半田ボールを適用することが考えられる。
この金属球を電極部材１３として用いた半導体装置は、
電極部材１３が球状となるためＢＧＡ(Ball Ｇrid Arra
y)と同様に取り扱うことが可能となり、実装性の向上及
び多ピン化を図ることができる。
【００４６】続いて、上記した第１実施例に係る半導体
装置１０の製造方法について図２乃至図６を用いて説明
する。本実施例に係る半導体装置１０の製造方法は、大
略すると搭載工程，接続工程，封止工程，及び分離工程
を有している。以下、各工程について説明する。先ず、
搭載工程について説明する。図２及び図３は、搭載工程
を説明するための図である。この搭載工程では、電極収
納凹部２０Ａが形成された保持基板１９Ａを用い、この
保持基板１９Ａ上に半導体素子１１を搭載すると共に、
電極収納凹部２０Ａに電極部材１３Ａを装着する処理を
行なう。
【００４７】保持基板１９Ａは半導体素子１１及び電極
部材１３Ａと熱膨張係数が近い金属により形成されてお
り、図２に示されるように、その中央部には素子収納凹
部２１が形成されると共に、素子収納凹部２１を囲繞す
るように複数の電極収納凹部２０Ａが形成されている。
この電極収納凹部２０Ａの深さは、素子収納凹部２１の
深さよりも深くなるよう構成されている。また、素子収
納凹部２１の平面形状は半導体素子１１の底面形状と対
応するよう構成されており、素子収納凹部２１の平面形
状は電極部材１３Ａの底面形状と対応するよう構成され
ている。
【００４８】尚、素子収納凹部２１及び電極収納凹部２
０Ａを保持基板１９Ａに形成する方法としては、切削加
工法（機械加工法）を用いても、またエッチング法を用
いてもよい。この保持基板１９Ａの上面には、後述する
封止工程において樹脂パッケージ１２が形成されるが、
保持基板１９Ａの上面において樹脂パッケージ１２が形
成される所定部分には、予め封止樹脂２５（樹脂パッケ
ージ１２）との接合性が低い離型剤（図示せず）が塗布
或いは金膜が形成されている。また、少なくとも電極収
納凹部２０Ａの内面には、金メッキが施されている。
【００４９】上記構成とされた保持基板１９Ａには、図
３に示されるように、半導体素子１１及び電極部材１３
Ａが搭載される。この搭載工程で行なわれる処理は、単
に半導体素子１１を素子収納凹部２１に搭載し、かつ電
極部材１３Ａを電極収納凹部２０Ａに装着するのみであ
る。この際、素子収納凹部２１，電極収納凹部２０Ａに
接着剤等を塗布することはなく、半導体素子１１と素子
収納凹部２１との間における嵌着力、及び電極部材１３
Ａと電極収納凹部２０Ａとの間における嵌着力によりの
み半導体素子１１及び電極部材１３Ａは保持基板１９Ａ
に保持される。よって、極めて簡単に半導体素子１１及
び電極部材１３Ａを保持基板１９Ａに保持させることが
できると共に、接着剤等を用いることがないため部品点
数の削減及び工数の低減を図ることができる。
【００５０】ところで、上記の半導体装置１１及び電極
部材１３Ａは、別工程において予め形成しておく。電極
部材１３Ａは、搭載工程に先立って実施される電極部材
形成工程及びメッキ工程を経ることにより形成される。
この電極部材形成工程では、リードフレーム板（例え
ば、銅合金よりなる）に対してプレス打ち抜き加工を実
施し、これにより個々の電極部材１３Ａを切り出す。こ
のように、電極部材１３Ａは電極部材形成工程において
リードフレーム板から切り出され形成されるため、従来
のように金属膜１１３をメッキにより形成する構成に比
べ、容易にかつ効率良く電極部材１３Ａを形成するとが
できる。
【００５１】また、電極部材１３Ａの高さ寸法はリード
フレーム板の厚さにより決められるため、電極部材１３
Ａの高さ寸法を変更しても形成効率に影響を与えるよう
なことはない。また、電極部材１３Ａに対するメッキ処
理は、後述する封止工程を終了した後に実施することも
考えられる。しかるに、封止工程の終了後にメッキ処理
を行なう構成では、形成された樹脂パッケージ１２がメ
ッキ液で傷むおそれがある。よって、搭載工程を実施す
る前にメッキ工程を実施し、予め電極部材１３Ａの一部
または全面にメッキ膜１５を形成しておくことにより、
樹脂パッケージ１２にダメージを与えることなくメッキ
膜１５の形成を行なうことができる。
【００５２】上記のように切り出された電極部材１３Ａ
には、続いてメッキ工程が実施される。このメッキ工程
では、電極部材１３Ａの全面或いはその一部の面にメッ
キ膜１５（図１参照）を形成する。このメッキ膜１５の
材料としては、金或いは半田を用いることが考えられ
る。尚、メッキ膜１５として金を用いた時の効果、及び
半田を用いた時の効果については前述したたため、その
説明は省略する。
【００５３】上記の搭載工程が終了すると、続いて接続
工程が実施される。図４は、接続工程を説明するための
図である。接続工程では、半導体素子１１に形成された
電極パッド１４と電極部材１３Ａとを電気的に接続する
処理が行なわれる。本実施例では、電極パッド１４と電
極部材１３Ａとを電気的に接続するのにワイヤ１８を用
いており、このワイヤ１８を配設する手段としてはワイ
ヤボンディング法が用いられている。尚、前記したよう
に、電極部材１３と電極パッド１４との接続手段はワイ
ヤボンディング法に限定されるものではなく、例えばＴ
ＡＢ(Tape Automated Bonding)またはフリップチップボ
ンディング等を用いることも可能であり、特にフリップ
チップボンディングを用いる場合には、バンプを電極部
材１３に設けても、また半導体素子１１の電極パッド１
４上に設けた構成としてもよい。
【００５４】上記の接続工程が終了すると、続いて封止
工程が実施される。図５は、封止工程を説明するための
図である。封止工程では、保持基板１９Ａを金型の一部
として用い、保持基板１９Ａ上に半導体素子１１を封止
する樹脂パッケージ１２を形成する。樹脂パッケージ１
２を形成するには、半導体素子１１，電極部材１３，及
びワイヤ１８が配設された保持基板１９Ａを金型２２Ａ
内に装着する。この金型２２Ａは上型２３と下型２４と
により構成されており、保持基板１９Ａはこの上型２３
と下型２４との間に挟持された状態で装着される。
【００５５】上型２３には、樹脂パッケージ１２の形状
に対応したキャビティ２６が形成さると共に、樹脂パッ
ケージ１２となる封止樹脂２５が装填されるゲート３３
が形成されている。これに対し、下型２４は金型の一部
として機能する保持基板１９Ａが載置されるものであ
り、よってその上面は平坦面とされている。よって、下
型２４の構造は簡単となり、これにより金型２２Ａの金
型コストの低減を図ることができる。
【００５６】上記のように金型２２Ａ内に保持基板１９
Ａが装着されると、続いてゲート３３から封止樹脂２５
（梨地で示す）がキャビティ２６内に装填される。尚、
本実施例では、樹脂パッケージ１２を形成する手段とし
てモールド成形法を用いた例を示しているが、ボッティ
ングにより樹脂パッケージ１２を形成することも可能で
ある。また、同図では１個の半導体素子１１にのみ樹脂
パッケージ１２を形成する構成を示しているが、保持基
板１９Ａ上に複数の半導体素子１１及び電極部材１３を
形成すると共に、金型２２Ａにも複数のキャビティ２６
を形成し、いわゆる多数個取りを可能とした構成として
もよい。
【００５７】上記した封止工程が終了すると、続いて分
離工程が実施される。図６は分離工程を説明するための
図である。この分離工程では、保持基板１９Ａから樹脂
パッケージ１２を電極部材１３Ａと共に分離する処理が
実施される。本実施例では、樹脂パッケージ１２を保持
基板１９Ａから引き抜く（矢印方向に引き抜く）ことに
より、保持基板１９Ａから樹脂パッケージ１２を電極部
材１３Ａと共に分離する方法が用いられている。この
時、保持基板１９Ａと樹脂パッケージ１２との接合力、
電極収納凹部２０Ａと電極部材１３Ａとの接合力が大き
いと、分離の際に樹脂パッケージ１２に割れが発生した
り、また電極部材１３Ａが保持基板１９Ａに残存するこ
とが考えられる。
【００５８】しかるに、上記したように電極部材１３Ａ
と電極収納凹部２０Ａとの接合力は、両者１３Ａ，２０
Ａが単に嵌合した構成であるめ比較的小さな接合力とな
っている。また、電極部材１３Ａは樹脂パッケージ１２
に埋設された状態で保持されるため、電極部材１３Ａと
樹脂パッケージ１２との接合強度は大きい。更に、封止
工程において電極部材１３Ａと電極収納凹部２０Ａとの
間に封止樹脂２５が侵入した場合には、この封止樹脂２
５は電極部材１３Ａと電極収納凹部２０Ａとを接合する
接着剤と等価の機能を奏し、電極部材１３Ａが電極収納
凹部２０Ａから離脱しないおそれがある。しかるに、本
実施例では、電極部材１３Ａの表面に樹脂との密着性が
低い金よりなるメッキ膜１５（図１参照）が形成されお
り、また電極収納凹部２０Ａの内部にも金膜が形成され
ている。
【００５９】よって、分離工程において保持基板１９Ａ
から樹脂パッケージ１２を分離する際、電極部材１３Ａ
を保持基板１９Ａから確実に分離させることができ、電
極部材１３Ａが保持基板１９Ａに残存することを防止す
ることができる。また本実施例では、前記のように搭載
工程を実施する前に、保持基板１９Ａの樹脂パッケージ
１２と接触する部位に封止樹脂２５（樹脂パッケージ１
２）との密着性を悪くする離型剤或いは金膜が配設され
ている。このため、樹脂パッケージ１２が形成されても
保持基板１９Ａと樹脂パッケージ１２との接合力は弱
く、よって分離工程において損傷を与えることなく確実
に樹脂パッケージ１２を保持基板１９Ａから分離させる
ことができる。
【００６０】上記一連の工程を実施することにより、図
１に示す半導体装置１０が製造される。本実施例の製造
方法では、従来必要とされたリードの切断処理、及びリ
ードを所定形状（例えばガルウィング形状）に成形する
工程は不要となり、半導体装置１０の製造工程を簡単化
することができる。また本実施例では、前記したように
電極収納凹部２０Ａの深さが素子収納凹部２１の深さに
対し大きく設定された保持基板１９Ａを用いている。こ
のため、製造された半導体装置１０は、樹脂パッケージ
１２の実装面１６に対する電極部材１３Ａの突出量は半
導体素子１１の突出量に比べて大きくなる。よって、半
導体装置１０を実装基板に実装した際、半導体素子１１
の底面と実装基板（図示せず）との間には間隙（図中、
矢印Ｌで示す寸法の間隙）が形成され、よって半導体素
子１１と実装基板とがショートすることを確実に防止す
ることができる。
【００６１】続いて、上記した第１実施例に係る半導体
装置の製造方法の変形例について図７及び図８を用いて
説明する。図７は、変形例に係る接続工程を示してお
り、また図８は変形例に係る封止工程を示している。本
変形例では、保持基板１９Ｂに形成された電極用吸引孔
２７及び素子用吸引孔２８を設けたことを特徴とするも
のである。電極用吸引孔２７は、電極収納凹部２０Ａに
対応して形成されており、その上端部は電極収納凹部２
０Ａの底面に開口し、下端部は保持基板１９Ｂの下面に
開口している。また、素子用吸引孔２８は素子収納凹部
２１に対応して形成されており、その上端部は素子収納
凹部２１の底面に開口し、下端部は保持基板１９Ｂの下
面に開口している。
【００６２】本変形例に係る接続工程では、図７に示す
ように保持基板１９Ｂはヒータブロック３０上に装着し
た状態で使用される。ヒータブロック３０は保持基板１
９Ｂを介して電極部材１３Ａを加熱するものであり、こ
れによりキャピラリ３２を用いたワイヤボンディング処
理を良好な状態で行なうことができる。また、本実施例
では超音波ボンディングが用いられているため、保持基
板１９Ｂはクランパ２９を用いてヒータブロック３０に
固定されている。
【００６３】また、ヒータブロック３０には保持基板１
９Ｂに形成された電極用吸引孔２７及び素子用吸引孔２
８と連通する吸引管３１が設けられており、またこの吸
引管３１は図示しない吸引装置（例えば、真空ポンプ
等）に接続されている。従って、吸引装置を駆動して吸
引管３１に対して真空引きを行なうと、半導体素子１１
は素子収納凹部２１の底面に、また電極部材１３Ａは電
極収納凹部２０Ａの底面に吸着される。よって、本変形
例によれば、半導体素子１１及び電極部材１３Ａを保持
基板１９Ｂに吸着した状態で接続工程を実施することが
できる。
【００６４】一方、本変形例に係る封止工程では、図８
に示すように金型２２Ｂを構成する下型２４Ａに、保持
基板１９Ｂに形成された電極用吸引孔２７及び素子用吸
引孔２８と連通する吸引管３３が設けられており、また
この吸引管３３は図示しない吸引装置（例えば、真空ポ
ンプ等）に接続されている。従って、吸引装置を駆動し
て吸引管３１に対して真空引きを行なうと、半導体素子
１１は素子収納凹部２１の底面に、また電極部材１３Ａ
は電極収納凹部２０Ａの底面に吸着される。よって、本
変形例によれば、半導体素子１１及び電極部材１３Ａを
保持基板１９Ｂに吸着した状態で封止工程を実施するこ
とができる。
【００６５】このように、半導体素子１１及び電極部材
１３Ａを保持基板１９Ｂに吸着した状態で接続工程及び
封止工程を実施することにより、半導体素子１１及び電
極部材１３Ａを保持するための余分な材料（保持するた
めの治具等。尚、以下これを異物という）を使用するこ
となく保持を行なうことができる。このため、半導体素
子１１及び電極部材１３Ａと保持基板１９Ｂとの間に不
純物が混入する危険性を低減でき、コンタミネーション
が少なくなるため、信頼性を向上させることができる。
また、異物と半導体素子１１及び電極部材１３Ａとの間
の境界面が少なくなるため、熱応力等による境界面での
剥がれや割れが少なくなり、これによっても信頼性を向
上させることができる。
【００６６】続いて、本発明の第２実施例である半導体
装置１０Ｂ及びその製造方法について説明する。図９は
第２実施例である半導体装置１０Ｂを示しており、また
図１０乃至図１２は第２実施例である半導体装置１０Ｂ
の製造方法を説明するための図である。尚、図９乃至図
１２において、第１実施例に係る半導体装置１０Ａ及び
その製造方法を説明するために用いた図１乃至図８に図
示した構成と同一構成については、同一符号を付してそ
の説明を省略する。
【００６７】本実施例に係る半導体装置１０Ｂは、半導
体素子１１の下面にテープ部材３５を配設したことを特
徴とするものである。このテープ部材３５は、例えば両
面に接着剤が塗布されたものであり、よって粘着部材と
して機能する。また、テープ部材３５は所定の厚み（図
中、この厚みを矢印ｈ１で示す）を有しており、スペー
サとしても機能する。更に、このテープ部材３５の面積
は、半導体素子１１の面積よりも小さく設定されてい
る。従って、半導体素子１１の下面にはテープ部材３５
が配設されず露出した部分が存在している。
【００６８】次に、上記構成とされた半導体装置１０Ｂ
の製造方法について説明する。図１０及び図１１は、第
２実施例に係る製造方法の搭載工程を示している。本実
施例では、保持基板１９Ｃに素子収納凹部２１は形成さ
れておらず、図１０に示されるように、半導体素子１１
が搭載される位置にテープ部材３５が配設されている。
上記のように、テープ部材３５はいわゆる両面接着テー
プであるため、保持基板１９Ｃに対するテープ部材３５
の配設は容易に行なうことができる。
【００６９】続いて、上記の保持基板１９Ｃに対し半導
体素子１１及び電極部材１３Ａを装着する。この際、半
導体素子１１はテープ部材３５上に搭載される。このよ
うに、搭載工程において粘着部材として機能するテープ
部材３５を用いて半導体素子１１を保持基板１９Ｃ上に
保持することにより、確実に半導体素子１１を保持基板
１９Ｃに保持させることができる。
【００７０】また、上記のように搭載工程においてテー
プ部材３５を設けることにより、このテープ部材３５は
スペーサとしても機能し、半導体素子１１を保持基板１
９Ｃの表面に対しテープ部材３５の厚さ分（ｈ１）だけ
浮かせた状態で搭載することができる。また、テープ部
材３５の面積は、半導体素子１１の面積よりも小さく設
定とれているため、図１１に示されるように、半導体素
子１１の底面と保持基板１９Ｃの表面との間に間隙を形
成することができる。
【００７１】図１２は、本実施例に係る封止工程を示し
ている。上記のように半導体素子１１の底面と保持基板
１９Ｃの表面との間に間隙が存在するよう構成すること
により、封止工程において樹脂パッケージ１２を形成す
る際、封止樹脂２５はこの間隙内にも装填される。この
ため、半導体素子１１の底面は、テープ部材３５及び樹
脂パッケージ１２により覆われた構成となる。
【００７２】上記の如く製造された半導体装置１０Ｂ
は、半導体素子１１の底面がテープ部材３５及び樹脂パ
ッケージ１２で覆われた構成であるため、この半導体装
置１０Ｂを実装基板に実装する際、半導体素子１１と実
装基板とがショートすることを防止することができる。
また、半導体素子１１の下面にも樹脂パッケージ１２が
回り込んだ構成となるため、半導体素子１１が樹脂パッ
ケージ１２から離脱することを防止でき、よって半導体
装置１０Ｂの信頼性を向上させることができる。
【００７３】続いて、本発明の第３実施例である半導体
装置１０Ｃ及びその製造方法について説明する。図１３
は第３実施例である半導体装置１０Ｃを示しており、ま
た図１４及び図１５は第３実施例である半導体装置１０
Ｂの製造方法を説明するための図である。尚、図１３乃
至図１５においても、第１実施例に係る半導体装置１０
Ａ及びその製造方法を説明するために用いた図１乃至図
８に図示した構成と同一構成については、同一符号を付
してその説明を省略する。
【００７４】本実施例に係る半導体装置１０Ｃは、電極
部材１３Ｂが樹脂パッケージ１２の外縁部（図１３中、
矢印Ａで示す）より外側に延出形成された構成としたこ
とを特徴とするものである。図１３に示す例では、電極
部材１３Ｂは樹脂パッケージ１２の外縁部Ａより寸法Ｗ
だけ外側に延出した構成とされている。このように、樹
脂パッケージ１２の外縁部Ａに対し電極部材１３Ｂを外
側に延出させることにより、この延出部分にプローブを
当接させ試験を行なう事が可能となる。これにより、半
導体装置１０Ｃを実装基板に実装した後においても、半
導体装置１０Ｃに対し動作試験を行なうことが可能とな
る。
【００７５】次に、上記構成とされた半導体装置１０Ｃ
の製造方法について説明する。図１４及び図１５は、第
２実施例に係る製造方法の搭載工程を示している。図１
４にに示す製造方法では、保持基板１９Ｄに形成される
電極収納凹部２０Ｂの大きさを、前記した各実施例にお
ける電極収納凹部２０Ａに対して大きく設定したことを
特徴とする。
【００７６】即ち、本実施例における電極収納凹部２０
Ｂは、前記した各実施例における電極収納凹部２０Ａに
対して外側に長く延出し、樹脂パッケージ１２の外縁部
Ａより外側に延在するよう構成されている。上記構成と
された電極収納凹部２０Ｂが形成された保持基板１９Ｄ
を用いることにより、前記した各実施例と同様の製造工
程により半導体装置１０Ｃを製造することができる。
【００７７】一方、半導体装置１０Ｃは電極部材１３Ｂ
が樹脂パッケージ１２の外縁部Ａより外側に延出した構
成であるため、図１５に示されるリードフレーム３６を
用いて半導体装置１０Ｃを製造することも可能となる。
このリードフレーム３６は、樹脂パッケージ１２の外周
縁（この外周縁位置を一点鎖線Ｂで示す）よりも大きく
設定された枠体３７と、この枠体３７と一体的に形成さ
れた電極部材１３Ｂを有している。
【００７８】そして、このリードフレーム３６に対し半
導体素子１１をワイヤ１８を用いて接続した後、封止工
程を実施することにより樹脂パッケージ１２を形成す
る。この封止工程が終了した時点で、図中一点鎖線Ｂで
示す位置より内側は樹脂パッケージ１２に封止された構
成となる。従って、封止工程が終了した時点で、電極部
材１３Ｂの一部及び枠体３７は樹脂パッケージ１２の外
部に位置している。
【００７９】続いて、図中破線で示す位置Ｃでリードフ
レーム３６を切断し、枠体３７を除去する。これによ
り、電極部材１３Ｂの一部は樹脂パッケージ１２の外部
に延出した構成となり、図１３に示す半導体装置１０Ｃ
が製造される。このように、リードフレーム３６を用い
て半導体装置１０Ｃを製造することにより、既存の半導
体製造設備の利用を図ることができると共に、製造効率
を向上させることができる。
【００８０】続いて、本発明の第４実施例である半導体
装置１０Ｄ及びその製造方法について説明する。図１６
は第４実施例である半導体装置１０Ｄを示しており、ま
た図１７は第４実施例である半導体装置１０Ｄの製造方
法を説明するための図である。尚、図１６及び図１７に
おいても、第１実施例に係る半導体装置１０Ａ及びその
製造方法を説明するために用いた図１乃至図８に図示し
た構成と同一構成については、同一符号を付してその説
明を省略する。
【００８１】本実施例に係る半導体装置１０Ｄは、電極
部材を高背電極部材１３Ｃ（高さを図中Ｈ１で示す）
と、この高背電極部材１３Ｃよりも高さが低い低背電極
部材１３Ｄ（高さを図中Ｈ２で示す）とにより構成した
ことを特徴とするものである。図１６に示されるよう
に、低背電極部材１３Ｄは半導体素子１１に近い内周側
に配設されており、また高背電極部材１３Ｃは低背電極
部材１３Ｄの配設位置を囲繞するよう外周側に配設され
ている。このように、電極部材を高背電極部材１３Ｃと
低背電極部材１３Ｄとにより構成することにより、各電
極部材１３Ｃ，１３Ｄ間の狭ピッチ化を図ることがで
き、よって多ピン化に対応することが可能となる。
【００８２】図１７は、上記構成とされた半導体装置１
０Ｄの製造工程における接続工程を示している。同図に
示されるように、保持基板１９Ｅに形成されてる高背電
極部材１３Ｃ用の第１の電極収納凹部２０Ｃの深さと、
低背電極部材１３Ｄ用の第２の電極収納凹部２０Ｄの深
さとは等しい深さとされている。従って、搭載工程にお
いて高背電極部材１３Ｃを第１の電極収納凹部２０Ｃ
に、また低背電極部材１３Ｄを第２の電極収納凹部２０
Ｄに装着すると、図示されるように保持基板１９Ｅ上へ
の各電極部材１３Ｃ，１３Ｄの突出量は異なるものとな
る。
【００８３】よって接続工程では、高さの異なる高背電
極部材１３Ｃ，低背電極部材１３Ｄに対してワイヤ１８
を接続することとなり、いわゆる多段でボンディングが
可能となる。このように多段ボンディングが可能となる
ことにより、隣接するワイヤ１８が接触することを防止
でき、ファインピッチ化及び多ピン化を図ることが可能
となる。
【００８４】続いて、電極部材の変形例について説明す
る。図１８（Ａ）〜（Ｄ）は、電極部材の各種変形例を
示している。図１８（Ａ）に示す電極部材１３Ｅは、そ
の上部に鍔部３８を形成すると共に、保持基板１９Ｆに
形成された電極収納凹部２０Ｅに電極部材１３Ｅを装着
した状態において、鍔部３８が保持基板１９Ｆの上面に
対し所定の間隔（図中、矢印ｈ２で示す）を形成するよ
う構成したことを特徴とするものである。
【００８５】上記構成とされた電極部材１３Ｅでは、封
止工程を実施することにより、樹脂パッケージ１２を構
成する封止樹脂２５は鍔部３８の下部にも充填されるこ
ととなり、電極部材１３Ｅと樹脂パッケージ１２との接
合力は増大する。よって、本変形例によれば、分離工程
において電極部材１３Ｅが保持基板１９Ｆに残存するこ
とを確実に防止することができる。
【００８６】また、図１８（Ｂ）〜（Ｄ）に示される電
極部材１３Ｆ〜１３Ｈは、夫々電極収納凹部２０Ｆ〜２
０Ｈとの密着性を向上させたものである。即ち、上記し
たように封止工程において電極部材１３Ｆ〜１３Ｈと電
極収納凹部２０Ｆ〜２０Ｈとの間に封止樹脂２５が侵入
すると、この封止樹脂２５が接着剤と等価の機能を奏
し、分離工程において電極部材１３Ｆ〜１３Ｈを電極収
納凹部２０Ｆ〜２０Ｈから分離する妨げとなる。しかる
に、電極部材１３Ｆ〜１３Ｈと電極収納凹部２０Ｆ〜２
０Ｈとの密着性を向上させることにより、封止樹脂２５
の侵入を防止でき、分離工程を円滑に行なうことができ
る。以下、電極部材１３Ｆ〜１３Ｈの夫々について説明
する。
【００８７】図１８（Ｂ）に示される電極部材１３Ｆ
は、その上端部の大きさ（図中、矢印Ｗ１で示す）を下
端部の大きさ（図中、矢印Ｗ２で示す）に対して大きく
すると共に、上端部から下端部に向け漸次その大きさが
小さくなるよう構成したことを特徴とするものである。
また、上端部の大きさＷ１は、保持基板１９Ｇに形成さ
る電極収納凹部２０Ｆの大きさ（図中、矢印Ｗ３で示
す）より大きく、かつ下端部の大きさＷ２は電極収納凹
部２０Ｆの大きさＷ３より小さく設定されている（Ｗ１
＜Ｗ３＜Ｗ２）。
【００８８】上記構成とするこにより、電極部材１３Ｆ
の外周は必ず電極収納凹部２０Ｆと接触することにな
り、よって電極部材１３Ｆと電極収納凹部２０Ｆとの密
着性を向上させることができる。また、図１８（Ｃ）に
示される電極部材１３Ｇは、電極部材１３Ｇを球形状と
する共に、保持基板１９Ｈに形成される電極収納凹部２
０Ｇの形状を電極部材１３Ｇの形状に対応させて略球形
状としたことを特徴とするものである。電極収納凹部２
０Ｇの上部には、電極部材１３Ｇの挿入を許容する最小
限の孔が形成されている。よって、装着時には電極部材
１３Ｇを電極収納凹部２０Ｇに押し込んで装着すること
となり、この構成によっても電極部材１３Ｇと電極収納
凹部２０Ｇとの密着性を向上させることができる。
【００８９】更に、図１８（Ｄ）に示される電極部材１
３Ｈは、その上部に鍔部３９を形成すると共に、電極収
納凹部２０Ｈに電極部材１３Ｈを装着した状態におい
て、鍔部３９が保持基板１９Ｉの上面に当接するよう構
成したことを特徴とするものである。この構成とするこ
とにより、電極部材１３Ｈが電極収納凹部２０Ｈに装着
された状態において、鍔部３９は電極収納凹部２０Ｈを
閉塞する栓として機能する。よって、この構成によって
も電極部材１３Ｈと電極収納凹部２０Ｈとの密着性を向
上させることができる。
【００９０】
【発明の効果】上述の如く本発明によれば、次に述べる
種々の効果を実現することができる。請求項１記載の発
明によれば、分離工程において保持基板から樹脂パッケ
ージを分離する際、電極部材を保持基板から容易に分離
させることができ、電極部材が保持基板に残存すること
を防止することができる。また、電極部材は確実に保持
されるため、半導体装置の信頼性を向上させることがで
きる。
【００９１】また、請求項２記載の発明によれば、半導
体素子を保持基板に搭載するために別個に接着剤等を用
いる必要はなくなり、部品点数の削減及び工数の低減を
図ることができる。また、請求項３記載の発明によれ
ば、搭載工程において粘着部材を用いて半導体素子を保
持基板上に保持するため、確実に半導体素子を保持基板
に保持させることができる。
【００９２】また、請求項４記載の発明によれば、半導
体装置を実装基板に実装した際に、半導体素子と実装基
板がショートしてまう事を防止することができると共
に、半導体素子が樹脂パッケージから離脱することを防
止でき、よって半導体装置の信頼性を向上させることが
できる。また、請求項５記載の発明によれば、半導体素
子及び電極部材と保持基板との間に不純物が混入する危
険性を低減でき、コンタミネーションが少なくなるた
め、信頼性を向上させることができる。また、異物と半
導体素子及び電極部材との間の境界面が少なくなるた
め、熱応力等による境界面での剥がれや割れが少なくな
り、これによっても信頼性を向上させることができる。
【００９３】また、請求項６記載の発明によれば、樹脂
パッケージを形成した後にメッキ処理を行なう方法に比
べ、容易かつ樹脂パッケージにダメージを与えることな
くメッキ膜の形成を行なうことができる。また、請求項
７記載の発明によれば、封止工程において電極部材と電
極収納凹部との間に封止樹脂が侵入しても、分離工程に
おいて確実に電極部材を保持基板から分離することがで
きる。
【００９４】また、請求項８記載の発明によれば、半導
体装置を実装基板に実装する際、半田よりなるメッキ膜
により半導体装置を実装基板に半田付けすることができ
るため、半導体装置の実装処理を容易に行なうことがで
きる。また、請求項９及び請求項１０記載の発明によれ
ば、封止工程において保持基板上に樹脂パッケージが形
成されても、保持基板と樹脂パッケージとの接合力は弱
いため、分離工程において容易かつ確実に樹脂パッケー
ジを保持基板から分離させることができる。
【００９５】また、請求項１１記載の発明によれば、半
導体装置を実装基板に実装した際、半導体素子の底面と
実装基板との間には間隙が形成され、よって半導体素子
と実装基板とがショートすることを防止することができ
る。また、請求項１２記載の発明によれば、厚さの大な
る電極部材を容易かつ短時間で形成することができる。
【００９６】また、請求項１３記載の発明によれば、製
造される半導体装置をＢＧＡ(BallＧrid Array)と同様
に取り扱うことが可能となり、実装性の向上を図り得る
と共に、多ピン化に対応させることができる。また、請
求項１４記載の発明によれば、多段でボンディングを行
なえるため、隣接する接続手段（ワイヤ）が接触するこ
とを防止でき、ファインピッチ化及び多ピン化を図るこ
とができる。
【００９７】また、請求項１５記載の発明によれば、封
止工程において電極部材と電極収納凹部との間に封止樹
脂が侵入することを防止でき、よって分離工程において
確実に電極部材を保持基板から分離することができる。
また、請求項１７記載の発明によれば、電極部材は樹脂
パッケージに確実に保持されるため、半導体装置の実装
処理時等において電極部材が樹脂パッケージから離脱す
ることを防止でき、半導体装置の信頼性を向上させるこ
とができる。
【００９８】また、請求項１８記載の発明によれば、半
導体装置を実装基板に実装した際に、半導体素子と実装
基板がショートしてまう事を防止することができ、また
半導体素子が樹脂パッケージから離脱することを防止で
きるため、半導体装置の信頼性を向上させることができ
る。また、請求項１９記載の発明によれば、電極部材が
樹脂パッケージの外縁部より外側に延出した延出部分に
プローブを当接させ試験を行なう事が可能となり、よっ
て実装した状態で半導体装置に対し動作試験を行なうこ
とができる。
【００９９】また、請求項２０記載の発明によれば、多
段でボンディングが可能となり電極部材間の狭ピッチ化
を図れるため、多ピン化に対応することが可能となる。
更に、請求項２１記載の発明によれば、パッケージ構造
はＢＧＡ(Ball ＧridArray)に似た構造となり、よって
実装性の向上を図り得ると共に多ピン化に対応すること
ができる。
【図面の簡単な説明】
【図１】本発明の第１実施例である半導体装置の断面図
である。
【図２】本発明の第１実施例である半導体装置の製造方
法の搭載工程を説明するための図である（その１）。
【図３】本発明の第１実施例である半導体装置の製造方
法の搭載工程を説明するための図である（その２）。
【図４】本発明の第１実施例である半導体装置の製造方
法の接続工程を説明するための図である。
【図５】本発明の第１実施例である半導体装置の製造方
法の封止工程を説明するための図である。
【図６】本発明の第１実施例である半導体装置の製造方
法の分離工程を説明するための図である。
【図７】接続工程の変形例を説明するための図である。
【図８】封止工程の変形例を説明するための図である。
【図９】本発明の第２実施例である半導体装置の断面図
である。
【図１０】本発明の第２実施例である半導体装置の製造
方法の搭載工程を説明するための図である（その１）。
【図１１】本発明の第２実施例である半導体装置の製造
方法の搭載工程を説明するための図である（その２）。
【図１２】本発明の第２実施例である半導体装置の製造
方法の分離工程を説明するための図である。
【図１３】本発明の第３実施例である半導体装置の断面
図である。
【図１４】本発明の第３実施例である半導体装置の製造
方法の封止工程が終了した状態を示す図である。
【図１５】本発明の第３実施例である半導体装置の製造
方法で適用しうるリードフレームを説明するための図で
ある。
【図１６】本発明の第４実施例である半導体装置の断面
図である。
【図１７】本発明の第４実施例である半導体装置の製造
方法の接続工程を説明するための図である。
【図１８】電極部材の変形例を説明するための図であ
る。
【図１９】従来の半導体装置の一例を説明するための図
である。
【図２０】従来の半導体装置の一例を説明するための図
である。
【図２１】従来の半導体装置の一例を説明するための図
である。
【符号の説明】
１０Ａ〜１０Ｄ 半導体装置 １１ 半導体素子 １２ 樹脂パッケージ １３Ａ〜１３Ｈ 電極部材 １４ 電極パッド １８ ワイヤ １９Ａ〜１９Ｉ 保持基板 ２０Ａ〜２０Ｈ 電極収納凹部 ２１ 素子収納凹部 ２２Ａ，２２Ｂ 金型 ２３ 上型 ２４，２４Ａ 下型 ２７ 電極用吸引孔 ２８ 素子用吸引孔 ３０ ヒータブロック ３５ テープ部材 ３６ リードフレーム ３８，３９ 鍔部
フロントページの続き (72)発明者 渡辺 孝訓 神奈川県川崎市中原区上小田中４丁目１番 １号 富士通株式会社内 (72)発明者 辻 和人 神奈川県川崎市中原区上小田中４丁目１番 １号 富士通株式会社内 (72)発明者 米田 義之 神奈川県川崎市中原区上小田中４丁目１番 １号 富士通株式会社内

Claims (23)

    【特許請求の範囲】
  1. 【請求項１】 電極収納凹部が形成された保持基板を用
    い、前記保持基板上に半導体素子を搭載すると共に、前
    記電極収納凹部に前記保持基板に対し別個形成された電
    極部材を装着する搭載工程と、 前記半導体素子に形成された電極パッドと前記電極部材
    とを電気的に接続する接続工程と、 前記保持基板を金型の一部として用い、前記保持基板上
    に前記半導体素子を封止する樹脂パッケージを形成する
    封止工程と、 前記保持基板から前記樹脂パッケージを前記電極部材と
    共に分離する分離工程とを有することを特徴とする半導
    体装置の製造方法。
  2. 【請求項２】 請求項１記載の半導体装置の製造方法に
    おいて、 前記保持基板に前記電極収納凹部と共に前記半導体素子
    が装着される素子収納凹部を形成し、 前記搭載工程において、前記半導体素子を前記素子収納
    凹部に搭載するとにより前記保持基板に保持させること
    を特徴とする半導体装置の製造方法。
  3. 【請求項３】 請求項１記載の半導体装置の製造方法に
    おいて、 前記搭載工程で、前記保持基板の前記半導体素子が搭載
    される位置に粘着性を有する粘着部材を配設すると共
    に、該粘着部材により前記半導体素子を前記保持基板上
    に保持することを特徴とする半導体装置の製造方法。
  4. 【請求項４】 請求項３記載の半導体装置の製造方法に
    おいて、 前記粘着部材の面積を、前記半導体素子の面積よりも小
    さく設定したことを特徴とする半導体装置の製造方法。
  5. 【請求項５】 請求項１乃至４のいずれかに記載の半導
    体装置の製造方法において、 前記保持基板に吸引孔を形成し、前記半導体素子及び前
    記電極部材を前記保持基板に吸着した状態で前記接続工
    程及び前記封止工程を実施することを特徴とする半導体
    装置の製造方法。
  6. 【請求項６】 請求項１乃至５のいずれかに記載の半導
    体装置の製造方法において、 前記搭載工程を実施する前に、前記電極部材の一部また
    は全面にメッキ膜を形成するメッキ工程を実施すること
    を特徴とする半導体装置の製造方法。
  7. 【請求項７】 請求項６記載の半導体装置の製造方法に
    おいて、 前記メッキ工程で形成されるメッキ膜が金であることを
    特徴とする半導体装置の製造方法。
  8. 【請求項８】 請求項６記載の半導体装置の製造方法に
    おいて、 前記メッキ工程で形成されるメッキ膜が半田であること
    を特徴とする半導体装置の製造方法。
  9. 【請求項９】 請求項１乃至８のいずれかに記載の半導
    体装置の製造方法において、 前記搭載工程を実施する前に、前記保持基板の前記樹脂
    パッケージと接触する部位に、樹脂との密着性を悪くす
    る離型剤を塗布したことを特徴とする半導体装置の製造
    方法。
  10. 【請求項１０】 請求項１乃至８のいずれかに記載の半
    導体装置の製造方法において、 前記搭載工程を実施する前に、前記保持基板の前記樹脂
    パッケージと接触する部位に金メッキを施すことを特徴
    とする半導体装置の製造方法。
  11. 【請求項１１】 請求項２乃至１０のいずれかに記載の
    半導体装置の製造方法において、 前記保持基板として、前記電極収納凹部の深さが前記素
    子収納凹部の深さに対し大きく設定されたものを用いる
    ことを特徴とする半導体装置の製造方法。
  12. 【請求項１２】 請求項１乃至１１のいずれかに記載の
    半導体装置の製造方法において、 前記搭載工程を実施する前に、金属板から切り出すこと
    により前記電極部材を形成する電極部材形成工程を実施
    しておくことを特徴とする半導体装置の製造方法。
  13. 【請求項１３】 請求項１乃至１１のいずれかに記載の
    半導体装置の製造方法において、 前記搭載工程で用いる前記電極部材として半田ボールま
    たは金ボールを用いたことを特徴とする半導体装置の製
    造方法。
  14. 【請求項１４】 請求項１乃至１３のいずれかに記載の
    半導体装置の製造方法において、 前記搭載工程で高さの異なる前記電極部材を搭載し、前
    記接続工程で実施される結線処理が異なる高さで行なわ
    れるようにしたことを特徴とする半導体装置の製造方
    法。
  15. 【請求項１５】 請求項１乃至１４のいずれかに記載の
    半導体装置の製造方法において、 前記搭載工程で前記電極部材を前記電極収納凹部に装着
    される際、前記電極部材と前記電極収納凹部とが密着す
    る構造としたことを特徴とする半導体装置の製造方法。
  16. 【請求項１６】 請求項１乃至１５のいずれかに記載の
    半導体装置の製造方法において、 前記接続工程で実施される前記電極パッドと前記電極部
    材とを電気的に接続する手段として、ワイヤボンディン
    グ，ＴＡＢ(Tape Automated Bonding)，フリップチップ
    ボンディングの何れか一の手段を用いたことを特徴とす
    る半導体装置の製造方法。
  17. 【請求項１７】 半導体素子と、 前記半導体素子を封止する樹脂パッケージと、 前記樹脂パッケージに埋設されることにより保持される
    と共に、実装面に一部が露出して外部接続端子を構成す
    る電極部材と、 前記半導体素子上の電極パッドと前記電極部材とを電気
    的に接続する接続手段とを具備することを特徴とする半
    導体装置。
  18. 【請求項１８】 請求項１７記載の半導体装置におい
    て、 前記半導体素子の下面に、前記半導体装置の面積より小
    さな面積とされたスペーサを配設すると共に、該スペー
    サを囲繞する部位に前記樹脂パッケージを構成する封止
    樹脂が回り込んだ構成としたことを特徴とする半導体装
    置。
  19. 【請求項１９】 請求項１７記載の半導体装置におい
    て、 前記電極部材は、前記樹脂パッケージの外縁部より外側
    に延出形成されていることを特徴とする半導体装置。
  20. 【請求項２０】 請求項１７記載の半導体装置におい
    て、 前記電極部材を高背電極部材と、該高背電極部材よりも
    高さが低い低背電極部材とにより構成したことを特徴と
    する半導体装置。
  21. 【請求項２１】 請求項１７乃至２０のいずれかに記載
    の半導体装置において、 前記電極部材が金属球により形成されていることを特徴
    とする半導体装置。
  22. 【請求項２２】 請求項１７乃至２１のいずれかに記載
    の半導体装置において、 前記電極部材の一部または全面にメッキ膜が形成された
    ことを特徴とする半導体装置。
  23. 【請求項２３】 請求項１７乃至２１のいずれかに記載
    の半導体装置において、 前記電極部材が半田または金で形成されていることを特
    徴とする半導体装置。
JP9152678A 1997-06-10 1997-06-10 半導体装置の製造方法及び半導体装置 Withdrawn JPH113953A (ja)

Priority Applications (3)

Application Number Priority Date Filing Date Title
JP9152678A JPH113953A (ja) 1997-06-10 1997-06-10 半導体装置の製造方法及び半導体装置
US08/962,395 US5891758A (en) 1997-06-10 1997-10-31 Semiconductor device and method for manufacturing semiconductor device
US09/231,487 US6069408A (en) 1997-06-10 1999-01-14 Semiconductor device and method of manufacturing semiconductor device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP9152678A JPH113953A (ja) 1997-06-10 1997-06-10 半導体装置の製造方法及び半導体装置

Publications (1)

Publication Number Publication Date
JPH113953A true JPH113953A (ja) 1999-01-06

Family

ID=15545729

Family Applications (1)

Application Number Title Priority Date Filing Date
JP9152678A Withdrawn JPH113953A (ja) 1997-06-10 1997-06-10 半導体装置の製造方法及び半導体装置

Country Status (2)

Country Link
US (2) US5891758A (ja)
JP (1) JPH113953A (ja)

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006210941A (ja) * 2006-03-27 2006-08-10 Renesas Technology Corp 半導体装置
JP2008537332A (ja) * 2005-04-18 2008-09-11 フリースケール セミコンダクター インコーポレイテッド 基板無し半導体パッケージを形成する方法
JP2008263234A (ja) * 2008-07-17 2008-10-30 Hitachi Chem Co Ltd 半導体チップ搭載基板及び半導体パッケージ、並びにそれらの製造方法
JP2008282853A (ja) * 2007-05-08 2008-11-20 Spansion Llc 半導体装置及びその製造方法
JP2011134851A (ja) * 2009-12-24 2011-07-07 Hitachi Chem Co Ltd 半導体装置、その製造法、半導体装置接続用配線基材、半導体装置搭載用配線板及びその製造法

Families Citing this family (27)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1110846C (zh) * 1996-07-12 2003-06-04 富士通株式会社 半导体装置的制造方法
US6881611B1 (en) * 1996-07-12 2005-04-19 Fujitsu Limited Method and mold for manufacturing semiconductor device, semiconductor device and method for mounting the device
KR100306937B1 (ko) * 1996-12-04 2001-12-17 모기 준이치 수지 밀폐형 반도체 장치 및 그의 제조 방법
US6433360B1 (en) * 1999-01-15 2002-08-13 Xilinx, Inc. Structure and method of testing failed or returned die to determine failure location and type
US6342730B1 (en) * 2000-01-28 2002-01-29 Advanced Semiconductor Engineering, Inc. Low-pin-count chip package and manufacturing method thereof
JP3510841B2 (ja) * 2000-05-09 2004-03-29 三洋電機株式会社 板状体、リードフレームおよび半導体装置の製造方法
JP3883784B2 (ja) * 2000-05-24 2007-02-21 三洋電機株式会社 板状体および半導体装置の製造方法
JP3813797B2 (ja) * 2000-07-07 2006-08-23 株式会社ルネサステクノロジ 半導体装置の製造方法
DE10047135B4 (de) * 2000-09-22 2006-08-24 Infineon Technologies Ag Verfahren zum Herstellen eines Kunststoff umhüllten Bauelementes und Kunststoff umhülltes Bauelement
US6469907B1 (en) 2000-10-23 2002-10-22 Team Pacific, Corporation Packaging for power and other circuitry
US6358773B1 (en) * 2000-12-27 2002-03-19 Vincent Lin Method of making substrate for use in forming image sensor package
TW486793B (en) * 2001-05-29 2002-05-11 Siliconware Precision Industries Co Ltd Packaging method for preventing a low viscosity encapsulant from flashing
JP4262937B2 (ja) * 2001-07-26 2009-05-13 シャープ株式会社 半導体レーザ装置
US8574961B2 (en) * 2003-04-29 2013-11-05 Semiconductor Components Industries, Llc Method of marking a low profile packaged semiconductor device
US7446396B2 (en) * 2005-02-10 2008-11-04 Stats Chippac Ltd. Stacked integrated circuit leadframe package system
US7598599B2 (en) * 2006-03-09 2009-10-06 Stats Chippac Ltd. Semiconductor package system with substrate having different bondable heights at lead finger tips
US20070284139A1 (en) * 2006-06-10 2007-12-13 Chee Keong Chin Sawn integrated circuit package system
KR100780966B1 (ko) * 2006-12-07 2007-12-03 삼성전자주식회사 반도체 패키지 및 그 제조 방법
US7875967B2 (en) * 2008-03-10 2011-01-25 Stats Chippac Ltd. Integrated circuit with step molded inner stacking module package in package system
US7977161B2 (en) * 2008-11-17 2011-07-12 Infineon Technologies Ag Method of manufacturing a semiconductor package using a carrier
US8406004B2 (en) 2008-12-09 2013-03-26 Stats Chippac Ltd. Integrated circuit packaging system and method of manufacture thereof
US9076737B2 (en) * 2009-06-19 2015-07-07 Stats Chippac Ltd. Integrated circuit packaging system with bumps and method of manufacture thereof
JP2014203861A (ja) * 2013-04-02 2014-10-27 三菱電機株式会社 半導体装置および半導体モジュール
JP6354285B2 (ja) * 2014-04-22 2018-07-11 オムロン株式会社 電子部品を埋設した樹脂構造体およびその製造方法
US9870985B1 (en) * 2016-07-11 2018-01-16 Amkor Technology, Inc. Semiconductor package with clip alignment notch
US10211128B2 (en) 2017-06-06 2019-02-19 Amkor Technology, Inc. Semiconductor package having inspection structure and related methods
US10910294B2 (en) 2019-06-04 2021-02-02 Amkor Technology Singapore Holding Pte. Ltd. Semiconductor device and method of manufacturing semiconductor device

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
AU637874B2 (en) * 1990-01-23 1993-06-10 Sumitomo Electric Industries, Ltd. Substrate for packaging a semiconductor device
JP3281994B2 (ja) * 1993-06-10 2002-05-13 日本テキサス・インスツルメンツ株式会社 樹脂封止型半導体装置
KR0139694B1 (ko) * 1994-05-11 1998-06-01 문정환 솔더 볼을 이용한 반도체 패키지 및 그 제조방법
US5656550A (en) * 1994-08-24 1997-08-12 Fujitsu Limited Method of producing a semicondutor device having a lead portion with outer connecting terminal
SG46955A1 (en) * 1995-10-28 1998-03-20 Inst Of Microelectronics Ic packaging lead frame for reducing chip stress and deformation
KR0185512B1 (ko) * 1996-08-19 1999-03-20 김광호 칼럼리드구조를갖는패키지및그의제조방법
JPH10163368A (ja) * 1996-12-02 1998-06-19 Fujitsu Ltd 半導体装置の製造方法及び半導体装置

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008537332A (ja) * 2005-04-18 2008-09-11 フリースケール セミコンダクター インコーポレイテッド 基板無し半導体パッケージを形成する方法
JP2006210941A (ja) * 2006-03-27 2006-08-10 Renesas Technology Corp 半導体装置
JP2008282853A (ja) * 2007-05-08 2008-11-20 Spansion Llc 半導体装置及びその製造方法
JP2008263234A (ja) * 2008-07-17 2008-10-30 Hitachi Chem Co Ltd 半導体チップ搭載基板及び半導体パッケージ、並びにそれらの製造方法
JP2011134851A (ja) * 2009-12-24 2011-07-07 Hitachi Chem Co Ltd 半導体装置、その製造法、半導体装置接続用配線基材、半導体装置搭載用配線板及びその製造法

Also Published As

Publication number Publication date
US6069408A (en) 2000-05-30
US5891758A (en) 1999-04-06

Similar Documents

Publication Publication Date Title
JPH113953A (ja) 半導体装置の製造方法及び半導体装置
JP3839321B2 (ja) 半導体装置およびその製造方法
JP4633740B2 (ja) フリップチップｑｆｎパッケージおよびそのための方法
US5508556A (en) Leaded semiconductor device having accessible power supply pad terminals
JP3207738B2 (ja) 樹脂封止型半導体装置及びその製造方法
TWI453838B (zh) 具有散熱器之無引線封裝
US20080157328A1 (en) Semiconductor device and method for manufacturing same
US20030143776A1 (en) Method of manufacturing an encapsulated integrated circuit package
WO2004004005A1 (ja) 半導体装置およびその製造方法
JP2008160148A (ja) 電子パッケージの形成方法
JPH11312706A (ja) 樹脂封止型半導体装置及びその製造方法、リードフレーム
JP2003037219A (ja) 樹脂封止型半導体装置およびその製造方法
JP2005531137A (ja) 部分的にパターン形成したリードフレームならびに半導体パッケージングにおけるその製造および使用の方法
JPH1012773A (ja) 樹脂封止型半導体装置およびその製造方法
KR20040100997A (ko) 반도체 장치 및 그 제조 방법
TW200811973A (en) Semiconductor device and its manufacturing method
US10872845B2 (en) Process for manufacturing a flip chip semiconductor package and a corresponding flip chip package
US6404100B1 (en) Surface acoustic wave apparatus and method of manufacturing the same
JP3502377B2 (ja) リードフレーム、樹脂封止型半導体装置及びその製造方法
US7579680B2 (en) Packaging system for semiconductor devices
JP3181243B2 (ja) 半導体装置及びその製造方法
CN112216658A (zh) 具有适应各种管芯尺寸的引线框架的半导体器件
JP5857883B2 (ja) モールドパッケージの製造方法
JP4651218B2 (ja) 半導体装置の製造方法
JP3649064B2 (ja) 半導体装置の製造方法

Legal Events

Date Code Title Description
A300 Application deemed to be withdrawn because no request for examination was validly filed

Free format text: JAPANESE INTERMEDIATE CODE: A300

Effective date: 20040907