KR100780966B1 - 반도체 패키지 및 그 제조 방법 - Google Patents

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Abstract

본 발명은 반도체 칩의 본딩 패드가 와이어 본딩에 의해 배선부와 전기적으로 연결되는 반도체 패키지 및 그 제조 방법에 관한 것이다. 본 발명의 실시예에 따른 반도체 패키지는 기판; 기판 상에 배치되고, 제 1 두께를 갖는 배선들 및 제 1 두께보다 작은 제 2 두께를 갖는 배선들을 포함하는 배선부; 기판 상에 탑재되며, 복수의 본딩 패드들을 포함하는 하나 이상의 반도체 칩; 배선들과 본딩 패드들을 전기적으로 연결하는 복수의 와이어를 포함한다.
와이어 본딩, 본드 핑거(bond finger), 인쇄회로기판, 단락(short)

Description

반도체 패키지 및 그 제조 방법{Semiconductor package and method of manufacturing the same}
도 1은 종래의 와이어 본딩 공정을 이용한 종래의 반도체 패키지를 도시하는 사시도이다.
도 2는 도 1에 도시된 종래의 접속 패드(20)를 개략적으로 도시하는 상면도이다.
도 3은 본 발명의 일실시예에 따른 반도체 패키지(500)의 배선부(200R)를 도시하는 단면도이다.
도 4는 본 발명의 일실시예에 따른 와이어 본딩 공정을 도시하는 단면도이다.
도 5 및 도 6은 각각 본 발명의 실시예에 따른 와이어 본딩 공정을 도시하는 평면도이다.
* 도면의 주요부분에 대한 부호의 설명 *
100: 기판 200a, 200b: 배선들
200R: 배선부 300a, 300b: 반도체 칩들
310: 본딩 패드 400: 와이어
400a: 와이어 볼 500: 반도체 패키지
본 발명은 반도체 패키지 및 그 제조 방법에 관한 것으로서, 더욱 상세하게는, 반도체 칩의 본딩 패드가 와이어 본딩에 의해 반도체 패키지 내부의 배선부와 전기적으로 연결되는 반도체 패키지 및 그 제조 방법에 관한 것이다.
최근 반도체 집적 기술과 전자 공학 기술의 발전에 의해 전자 제품의 소형화, 고용량화 및 다기능화가 촉진되고 있다. 그 대표적 예로서, 휴대용 멀티미디어 재생 장치 또는 휴대 전화 또는 이들의 기능이 결합된 다양한 디지털 장치들이 상용화됨을 지적할 수 있다. 이와 같은 디지털 장치는 소형화되면서도 대용량의 멀티미디어 정보를 처리하거나 다중 기능을 수행하여야 하므로, 칩스케일 패키지(chip scale package; CSP), 시스템온칩(system on chip; SOC) 패키지 또는 멀티칩 패키지(multi chip package)와 같은 고집적 패키지 기술에 의해 구현된다. 상기 칩 스케일 패키지의 경우 반도체 칩과 외부 배선을 솔더 범프에 의해 직접 연결하여 배선 공정을 단순화시킬 수 있지만, 와이어를 이용하여 반도체 칩의 본딩 패드와 외부 배선을 연결하는 방법이 신뢰성이 높고 저비용의 공정을 실현할 수 있기 때문에 보편적으로 사용되고 있다.
도 1은 종래의 와이어 본딩 공정을 이용한 종래의 반도체 패키지(50)를 도시하는 사시도이며, 도 2는 도 1에 도시된 종래의 접속 패드(20)를 개략적으로 도시하는 상면도이다.
도 1 및 도 2를 참조하면, 인쇄회로기판 또는 세라믹 기판과 같은 기판(10) 상에, 소정의 간격만큼 이격되어 전기적으로 분리된 복수의 접속 패드들(20)로 이루어진 배선부(20R)가 배치된다. 반도체 칩(30)은 접착층(미도시)에 의해 기판(10) 상에 부착될 수 있다. 반도체 칩(30)의 가장자리부에는 전력 및 신호의 입출력을 위한 본딩 패드들(31)이 배치된다. 본딩 패드(31)는 와이어(40)에 의하여 접속 패드(20)에 전기적으로 연결된다. 당해 기술분야에 잘 알려진 바와 같이, 와이어 본딩 공정에서는, 캐필러리(미도시)를 사용하여, 접속 패드(20)에 와이어 볼(40a)에 의해 와이어(40)의 일단부를 본딩한 후, 반도체 칩(30)의 본딩 패드(31) 상에 와이어(40)의 타단부를 본딩시킴으로써, 본딩 패드(31)와 접속 패드(20)가 전기적으로 연결될 수 있다.
접속 패드(20) 및 와이어(40)의 개수는 탑재된 반도체 칩(30)에 요구되는 입출력 신호의 수와 관련되며, 상술한 바와 같이 전자 제품의 고용량화 및 다기능화에 따라 그 개수는 점차 증가하고 있다. 그러나, 접속 패드(20)의 피치(P)와 그에 따른 접속 패드(20)의 폭(w) 및 간격(d)은. 상술한 전자 제품의 소형화 요구에 따라 점차 감소되고 있는 추세이다.
와이어 본딩 공정에서, 와이어 볼(40a)이 접속 패드(20)과 와이어(40) 사이에 신뢰성 있는 결합력을 제공하기 위해서는, 와이어 볼(40a)의 직경(R)이 특정 임계값 이상일 것이 요구된다. 접속 패드(20)의 피치(P)를 감소시키기 위하여, 직경이 작은 와이어(40)를 사용함으로써 와이어 볼 직경(R)의 임계값을 감소될 수 있다. 그러나, 와이어(40)의 직경이 감소될수록, 후속하는 에폭시 수지의 주입 공정 에서 와이어(40)의 휩쓸림(sweep) 현상이 초래되어 와이어들(40) 사이에 단락이 발생할 우려가 있다. 이와 같이, 접속 패드 피치(P)의 감소에 대응하여 와이어(40)의 직경을 감소시켜 와이어 볼 직경(R)의 임계값을 감소시키는 것은 한계가 있다.
최근 전자 제품의 소형화 추세에 따라 접속 패드 피치(P)가 극소화되지만, 와이어 볼(40a)의 직경이 임계값 이상으로 유지되어야 하기 때문에, 와이어 본딩 공정시 와이어 볼(40a)에 의해 인접한 접속 패드들(20) 사이에 전기적 단락이 빈번하게 발생하고 있다. 이로 인하여, 최종 제품의 불량률이 증가하고 있으며, 이를 방지할 수 있는 고정밀 와이어링 설비는 비용 상승의 심각한 원인이 되고 있다.
따라서, 본 발명이 이루고자 하는 기술적 과제는, 반도체 패키지의 소형화에 따라 반도체 패키지 내부의 배선들의 피치가 감소됨에도 불구하고, 배선과 와이어 사이에 충분한 결합력을 확보할 수 있는 반도체 패키지를 제공하는 것이다.
또한, 본 발명이 이루고자 하는 다른 기술적 과제는, 반도체 패키지의 소형화에 따라 반도체 패키지 내부의 배선들의 피치가 감소됨에도 불구하고, 인접한 배선들 사이에 단락을 초래하지 않으면서도 저비용의 와이어 본딩 공정을 수행할 수 있는 반도체 패키지의 제조 방법을 제공하는 것이다.
상기 기술적 과제를 달성하기 위한 본 발명에 따른 반도체 패키지는, 기판; 상기 기판 상에 배치되고, 제 1 두께를 갖는 배선들 및 상기 제 1 두께보다 작은 제 2 두께를 갖는 배선들을 포함하는 배선부; 상기 기판 상에 탑재되며, 복수의 본 딩 패드들을 포함하는 하나 이상의 반도체 칩; 상기 배선들과 상기 본딩 패드들을 전기적으로 연결하는 복수의 와이어를 포함할 수 있다.
본 발명의 일부 실시예에서, 상기 제 1 두께를 갖는 배선과 상기 제 2 두께를 갖는 배선은 상기 기판 상에 서로 교번하여 배치될 수 있다. 상기 와이어는 와이어 볼에 의해 상기 배선부들에 본딩될 수 있으며, 상기 제 1 두께는 상기 제 2 두께에 대하여 상기 와이어 볼의 두께 이상의 차이를 가질 수 있다.
본 발명의 일부 실시예들에서, 상기 와이어들은 상기 제 1 두께를 갖는 배선들과 상기 제 2 두께를 갖는 배선들 상에 교번하여 나란히 본딩될 수 있다. 또한 본 발명의 다른 실시예들에서는, 상기 와이어들이 두께 차이와 무관하게 상기 배선들 상에 나란히 본딩될 수도 있다.
본 발명의 실시예에 따르면, 반도체 패키지의 소형화에 따라 상기 배선들의 피치가 감소되어도, 임계값 이상의 와이어 볼을 적용할 수 있어, 상기 배선과 와이어 사이에 충분한 결합력을 확보하면서도 배선 사이의 단락에 의한 불량을 감소시킬 수 있다.
또한, 상기 다른 기술적 과제를 달성하기 위한 본 발명에 따른 반도체 패키지의 제조 방법은, 기판 상에 제 1 두께를 갖는 배선들 및 상기 제 1 두께보다 작은 제 2 두께를 갖는 배선들을 포함하는 배선부를 제공하고, 상기 기판 상에 복수의 본딩 패드를 포함하는 하나 이상의 반도체 칩을 배치한다.
이후, 상기 제 1 두께를 갖는 배선들 및 상기 제 2 두께를 갖는 배선들 중 어느 하나의 그룹 상에 선택적으로 제 1 와이어 본딩을 수행한 다음, 상기 제 1 와 이어 본딩이 수행되지 않은 다른 그룹 상에 선택적으로 제 2 와이어 본딩을 수행한다.
본 발명의 일부 실시예들에서, 상기 제 1 와이어 본딩 공정 및 상기 제 2 와이어 본딩 공정은, 와이어를 공급하는 캐필러리에 의해 상기 배선부들 상에 와이어 볼에 의한 1차 본딩부를 형성한 후, 상기 1차 본딩부로부터 캐필러리를 동작시켜 와이어 루프를 형성하고, 상기 반도체 칩의 상기 본딩 패드 상에 와이어를 본딩시켜 2차 본딩부를 형성함으로써 수행될 수 있다. 본 발명의 다른 실시예들에서는, 상기 2차 본딩부를 형성하는 단계 이전에, 상기 본딩 패드 상에 볼 범프를 더 형성할 수도 있다. 본 발명의 일부 실시예들에서, 상기 제 1 와이어 본딩 공정은 상기 제 2 두께를 갖는 배선부에 대하여 수행되며, 상기 제 2 와이어 본딩 공정은 상기 제 1 두께를 갖는 배선부에 대하여 수행될 수 있다.
본 발명의 실시예에 따르면, 반도체 패키지의 소형화에 따라 상기 배선들의 피치가 감소되어도, 임계값 이상의 와이어 볼을 적용할 수 있어, 인접한 배선들 사이에 단락을 초래하지 않으면서도 신뢰성 있는 와이어 본딩 공정을 수행할 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다.
본 발명의 실시예들은 당해 기술 분야에서 통상의 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위하여 제공되는 것이며, 하기 실시예는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 하기 실시예에 한정되는 것은 아 니다. 이하의 설명에서 어떤 층이 다른 층의 위에 존재한다고 기술될 때, 이는 다른 층의 바로 위에 존재할 수도 있고, 그 사이에 제3의 층이 게재될 수도 있다. 또한, 도면에서 각 층의 두께나 크기는 설명의 편의 및 명확성을 위하여 과장된 것이며, 도면상에서 동일 부호는 동일한 요소를 지칭한다. 본 명세서에서 사용된 바와 같이, 용어 "및/또는"은 해당 열거된 항목 중 어느 하나 및 하나 이상의 모든 조합을 포함한다.
본 명세서에서 제 1, 제 2 등의 용어가 다양한 부재, 부품, 영역, 층들 및/또는 부분들을 설명하기 위하여 사용되지만, 이들 부재, 부품, 영역, 층들 및/또는 부분들은 이들 용어에 의해 한정되어서는 안됨은 자명하다. 이들 용어는 하나의 부재, 부품, 영역, 층 또는 부분을 다른 영역, 층 또는 부분과 구별하기 위하여만 사용된다. 따라서, 이하 상술할 제 1 부재, 부품, 영역, 층 또는 부분은 본 발명의 가르침으로부터 벗어나지 않고서도 제 2 부재, 부품, 영역, 층 또는 부분을 지칭할 수 있다.
도 3은 본 발명의 일실시예에 따른 반도체 패키지(500)의 배선부(200R)를 도시하는 단면도이다.
도 3을 참조하면, 반도체 패키지(500)의 기판(100) 상에는 배선부(200R)가 제공될 수 있다. 배선부(200)는 두께가 서로 다른 복수의 배선들(200a, 200b)을 포함한다. 기판(100)은 당해 기술분야에 공지된 바와 같이 인쇄회로기판일 수 있으며, 배선들(200a, 200b)은 상기 인쇄회로기판 상에 형성된 접속 패드일 수 있다. 배선들(200a, 200b)은 상부에 금층이 도금된 니켈 및 구리 등의 금속층으로 이루어 질 수 있다.
배선부(200)는 제 1 두께(h1)를 갖는 배선들(200a) 및 제 1 두께(h2)보다 작은 제 2 두께(h2)를 갖는 배선들(200b)을 포함할 수 있다. 예를 들면, 제 1 두께(h1)는 15 ㎛ 내지 25 ㎛ 이고, 제 2 두께(h2)는 5 ㎛ 내지 10 ㎛ 일 수 있다.
제 1 두께(h1)를 갖는 배선들(200a) 및 제 1 두께(h2)보다 작은 제 2 두께(h2)를 갖는 배선들(200b)은, 도시된 바와 같이 서로 교번하여 배치될 수 있다. 이와 같이 서로 다른 높이를 갖는 배선들(200a, 200b)은 제 1 두께(h1)를 갖는 배선을 먼저 형성한 후, 이들 중 일부의 배선을 식각하여 일부 배선이 제 2 두께(h2)를 갖도록 함으로써 제공될 수 있다.
기판(100) 상에 반도체 칩(300a, 300b)이 배치될 수 있다. 반도체 칩(300a, 300b)은 도시된 바와 같이, 복수의 반도체 칩(300a, 300b)이 적층된 형태를 가질 수 있다. 또한, 복수의 반도체 칩(300a, 300b)이 기판(100)의 서로 다른 영역에 개별적으로 배치될 수도 있다. 반도체 칩(300a, 300b) 상에는 전력 및 신호의 입출력을 위한 본딩 패드들(310)이 형성된다.
와이어 본딩 공정을 수행하여, 본딩 패드들(310)과 이에 대응되는 배선들(200a, 200b)을 와이어(400)에 의해 전기적으로 연결할 수 있다. 예를 들면, 와이어(400)를 공급할 수 있는 캐필러리(미도시)를 사용하여, 고전압 방전에 의해 와이어(400)의 일단부에 볼(도 4의 400a' 참조)을 형성하고, 상기 볼을 배선(200a, 200b) 상에 접촉 및 가압시켜 배선(200a, 200b) 상에 와이어 볼(400a)에 의한 1차 본딩부를 형성한다.
이후, 상기 1차 본딩부로부터 캐필러리를 동작시켜 일정한 궤적을 갖는 와이어 루프를 형성한 후, 반도체 칩(300a, 300b)의 본딩 패드(310)에 와이어(400)를 본딩시킴으로써 2 차 본딩부를 형성할 수 있다. 상기 2차 본딩부를 형성하기 이전에, 반도체 칩(300a, 300b)의 접속 패드 상에 당해 기술 분야에서 알려진 바와 같이 상기 캐필러리를 이용하여 볼 범프를 미리 형성할 수도 있다.
도 4는 본 발명의 일실시예에 따른 와이어 본딩 공정을 도시하는 단면도이다. 도 4에 도시된 배선들(200a, 200b)은 도 3의 선(Ⅳ-Ⅳ)를 따라 절취된 단면을 갖는다.
도 4를 참조하면, 와이어 본딩 공정은 제 1 두께(h1)를 갖는 배선(200a) 및 제 2 두께(h2)를 갖는 배선(200b)들 중 어느 하나의 그룹에 선택적으로 수행된 후, 상기 와이어 본딩 공정이 수행되지 않은 다른 그룹에 대하여 다시 와이어 본딩 공정이 수행됨으로써 이루어진다. 예를 들면, 제 2 두께(h2)를 갖는 배선들(200b)에 대해서만 먼저 와이어 본딩 공정이 수행되고, 이후, 다른 그룹, 예를 들면 제 1 두께(h1)를 갖는 배선들(200a)에 대하여 와이어 본딩 공정이 다시 수행될 수 있다.
도시된 바와 같이, 제 1 두께(h1)와 제 2 두께(h2)가 와이어 볼(400a)의 두께(t) 이상의 차이를 갖는 경우, 배선들(200a, 200b)의 피치(p)가 감소되어 배선(200a, 200b)의 폭(w)과 간격(d)이 축소되더라도, 배선(200a, 200b)의 폭(w)보다 큰 직경(R)을 갖는 와이어 볼(400a)을 적용할 수 있게 된다. 이것은, 와이어 볼(400a)의 직경(R)이 배선 양측의 간격(W)만큼 증가하여도 와이어 볼(400a)에 의해 인접한 배선들(200a, 200b) 사이에 단락이 발생하지 않기 때문이다.
이와 같이, 본 발명의 일부 실시예에 따르면 반도체 패키지의 배선 피치(p)가 감소하더라도 임계값 이상의 직경(R)을 갖는 와이어 볼(400a)을 적용할 수 있으므로, 와이어(400)와 배선(200a, 200b) 사이에 충분한 결합력을 확보할 수 있는 반도체 패키지가 제공될 수 있다.
도 5 및 도 6은 각각 본 발명의 실시예에 따른 와이어 본딩 공정을 도시하는 평면도이다.
도 5를 참조하면, 본 발명의 일부 실시예에서 와이어 본딩 공정은 와이어 볼(400a)에 의한 와이어(400)의 본딩부가 제 1 두께(h1)를 갖는 배선들(200a)과 제 2 두께(h2)를 갖는 배선들(200b) 상에 교번하여 나란히 배치되도록 수행될 수 있다. 도 3에 도시된 바와 같이, 2 이상의 반도체 칩(300a, 300b)을 적층하는 경우, 와이어(400)의 수가 증가되는데, 이때 와이어 볼(400a)의 위치를 다르게 함으로써 와이어 볼들(400a)에 의한 단락의 위험을 방지할 수 있다.
도 6을 참조하면, 본 발명의 다른 실시예에서, 와이어 본딩 공정은 배선들(200a, 200b) 상에 와이어 볼(400a)이 나란히 배치되도록 수행될 수도 있다. 고객의 요구에 따라 도 3에 도시된 반도체 패키지(500)의 크기를 반도체 칩(300a, 300b)의 크기와 유사한 수준으로 감소시켜야 하는 경우 또는 반도체 칩(300a, 300b)의 크기가 증가하는 경우, 기판(100) 상에 배선부(200R)가 형성될 영역이 축소되므로, 배선(200a, 200b)의 길이(L)가 감소될 수 있다. 이 경우, 와이어 본딩 공정에서, 도 5에 도시된 바와 같이 와이어 볼(400a)의 위치를 서로 다르게 하는 것은 불가능하지만, 배선들(200a, 200b)이 와이어 볼(400a)의 두께(t) 이상의 높이 차를 가질 수 있으므로, 와이어 볼들(400a) 사이에 발생할 수 있는 전기적 단락이 방지될 수 있다.
상술한 바와 같이, 도 3은 기판 및 기판 상에 형성된 배선에 대하여 도시하고 있으나, 본 발명은 이에 한정되지 아니하며, 와이어 본딩에 의해 반도체 칩과 연결되는 반도체 패키지 내부의 임의의 배선 예를 들면, 리드 등도 본 발명에 포함될 수 있음은 자명하다. 또한, 도 3은 와이어 볼에 의한 와이어 본딩 공정을 도시하고 있지만, 스티치 법에 의한 와이어 본딩 공정에도 본 발명이 적용됨은 자명하다.
이상에서 설명한 본 발명이 전술한 실시예 및 첨부된 도면에 한정되지 않으며, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러가지 치환, 변형 및 변경이 가능하다는 것은, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
본 발명의 반도체 패키지는, 반도체 패키지가 소형화됨에 따라 상기 배선들의 피치가 감소되어도, 제 1 두께를 갖는 배선들 및 상기 제 1 두께보다 작은 제 2 두께를 갖는 배선들로 이루어진 배선부를 포함함으로써, 상기 배선과 와이어 사이에 임계값 이상의 크기를 갖는 와이어 볼을 적용할 수 있으며, 이로 인하여 충분한 결합력을 확보하면서도 배선 사이의 단락에 의한 불량이 감소될 수 있다.
또한, 본 발명의 반도체 패키지의 제조 방법은 반도체 패키지의 소형화에 따라 상기 배선들의 피치가 감소되어도, 상기 제 1 두께를 갖는 배선들과 상기 제 2 두께를 갖는 배선들 중 어느 하나의 그룹 상에 선택적으로 제 1 와이어 본딩을 수행하고, 상기 제 1 와이어 본딩 공정이 수행되지 않은 다른 그룹 상에 선택적으로 다시 제 2 와이어 본딩 공정을 수행함으로써, 인접한 배선들 사이에 단락을 초래하지 않으면서도 저비용의 와이어 본딩 공정을 수행할 수 있다.

Claims (18)

  1. 기판;
    상기 기판 상에 배치되고, 제 1 두께를 갖는 배선들 및 상기 제 1 두께보다 작은 제 2 두께를 갖는 배선들을 포함하는 배선부;
    상기 기판 상에 탑재되며, 복수의 본딩 패드들을 포함하는 하나 이상의 반도체 칩;
    상기 배선들과 상기 본딩 패드들을 전기적으로 연결하는 복수의 와이어를 포함하는 반도체 패키지.
  2. 제 1 항에 있어서,
    상기 제 1 두께는 15 ㎛ 내지 25 ㎛이고,
    상기 제 2 두께는 5 ㎛ 내지 10 ㎛인 반도체 패키지.
  3. 제 1 항에 있어서,
    상기 제 1 두께를 갖는 배선과 상기 제 2 두께를 갖는 배선은 상기 기판 상에 서로 교번하여 배치되는 반도체 패키지.
  4. 제 1 항에 있어서,
    상기 와이어는 와이어 볼에 의해 상기 배선부들에 본딩되는 반도체 패키지.
  5. 제 4 항에 있어서,
    상기 제 1 두께는 상기 제 2 두께에 대하여 상기 와이어 볼의 두께 이상의 차이를 갖는 반도체 패키지.
  6. 제 1 항에 있어서,
    상기 와이어들은 상기 제 1 두께를 갖는 배선들과 상기 제 2 두께를 갖는 배선들 상에 교번하여 나란히 본딩되는 반도체 패키지.
  7. 제 1 항에 있어서,
    상기 와이어들은 상기 배선들 상에 나란히 본딩되는 반도체 패키지.
  8. 제 1 항에 있어서,
    상기 기판은 인쇄회로기판이며, 상기 배선은 상기 인쇄회로기판 상에 형성된 접속 패드인 반도체 패키지.
  9. 제 1 항에 있어서,
    상기 배선은 리드 프레임의 리드인 반도체 패키지.
  10. 기판 상에 제 1 두께를 갖는 배선들 및 상기 제 1 두께보다 작은 제 2 두께 를 갖는 배선들을 포함하는 배선부를 제공하는 단계;
    상기 기판 상에 복수의 본딩 패드를 포함하는 하나 이상의 반도체 칩을 제공하는 단계;
    상기 제 1 두께를 갖는 배선들 및 상기 제 2 두께를 갖는 배선들 중 어느 하나의 그룹 상에 선택적으로 제 1 와이어 본딩을 수행하는 단계; 및
    상기 제 1 와이어 본딩이 수행되지 않은 다른 그룹 상에 선택적으로 제 2 와이어 본딩을 수행하는 단계를 포함하는 반도체 패키지의 제조 방법.
  11. 제 10 항에 있어서,
    상기 제 1 와이어 본딩 공정 및 상기 제 2 와이어 본딩 공정은,
    와이어를 공급하는 캐필러리에 의해 상기 배선부들 상에 와이어 볼에 의한 1차 본딩부를 형성하는 단계;
    상기 1차 본딩부로부터 캐필러리를 동작시켜 와이어 루프를 형성하는 단계; 및
    상기 반도체 칩의 상기 본딩 패드 상에 와이어를 본딩시켜 2차 본딩부를 형성하는 단계를 포함하는 반도체 패키지의 제조 방법.
  12. 제 11 항에 있어서,
    상기 2차 본딩부를 형성하는 단계 이전에, 상기 본딩 패드 상에 볼 범프를 형성하는 단계를 더 포함하는 반도체 패키지의 제조 방법.
  13. 제 10 항에 있어서,
    상기 제 1 와이어 본딩 공정은 상기 제 2 두께를 갖는 배선부에 대하여 수행되며, 상기 제 2 와이어 본딩 공정은 상기 제 1 두께를 갖는 배선부에 대하여 수행되는 반도체 패키지의 제조 방법.
  14. 제 11 항에 있어서,
    상기 제 1 두께는 상기 제 2 두께에 대하여 상기 와이어 볼의 두께 이상의 차이를 갖는 반도체 패키지의 제조 방법.
  15. 제 10 항에 있어서,
    상기 제 1 두께는 15 ㎛ 내지 25 ㎛이고,
    상기 제 2 두께는 5 ㎛ 내지 10 ㎛인 반도체 패키지의 제조 방법.
  16. 제 10 항에 있어서, 상기 배선부를 제공하는 단계는,
    상기 제 1 두께를 갖는 배선을 먼저 형성한 후, 이들 중 일부의 배선을 식각하여 일부 배선이 상기 제 2 두께를 갖도록 함으로써 제공되는 반도체 패키지의 제조 방법.
  17. 제 10 항에 있어서,
    상기 기판은 인쇄회로기판이며, 상기 배선은 상기 인쇄회로기판 상에 형성된 접속 패드인 반도체 패키지의 제조 방법.
  18. 제 10 항에 있어서,
    상기 배선은 리드 프레임의 리드인 반도체 패키지의 제조 방법.
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