JP5166903B2 - 半導体装置 - Google Patents
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Description
平面形状が、互いに対向する一対の第1辺と、前記第1辺とそれぞれ交差し、かつ、互いに対向する一対の第2辺とを備えた四角形からなる第1表面、前記第1表面上に形成され、かつ、平面視において前記第1辺のみに沿って形成された複数の第1パッド、前記第1表面上に形成され、かつ、平面視において前記第2辺のみに沿って形成された複数の第2パッド、前記第1表面上に形成され、かつ、平面視において前記第2辺のみに沿って形成され、かつ、平面視において前記複数の第2パッドと前記第2辺との間に配置された複数の第3パッド、および前記第1表面とは反対側の第1裏面を有し、前記第1裏面が前記配線基板の前記上面と対向し、かつ、前記複数の基板パッドが露出するように、前記配線基板の前記上面に搭載された第1半導体チップと、
平面形状が、互いに対向する一対の第3辺と、前記第3辺とそれぞれ交差し、かつ、互いに対向する一対の第4辺とを備えた四角形からなる第2表面、前記第2表面に形成され、かつ、前記第3辺のみに沿って形成された複数の第4パッド、および前記第2表面とは反対側の第2裏面を有し、前記第2裏面が前記第1半導体チップの前記第1表面と対向し、かつ、前記複数の第1、第2および第3パッドを露出し、かつ、平面視において前記第3辺が前記第1半導体チップの前記第2辺と並び、かつ、平面視において前記複数の第2パッドが前記第3辺に沿うように、前記第1半導体チップの前記第1表面上に搭載された第2半導体チップと、
前記第2半導体チップの前記複数の第4パッドと前記第1半導体チップの前記複数の第2パッドとを、それぞれ電気的に接続する複数の第1ワイヤと、
前記第1半導体チップの前記複数の第3パッドと前記配線基板の前記複数の基板パッドとを、それぞれ電気的に接続する複数の第2ワイヤと、
を含み、
前記配線基板の前記複数の基板パッドは、平面視において、前記第1半導体チップの前記第2辺に沿って配置されており、
前記第2半導体チップの外形寸法は、前記第1半導体チップの外形寸法よりも小さく、
前記複数の第2および第3パッドは、平面視において、前記第2半導体チップと前記第1半導体チップの前記第2辺との間に位置しており、
前記複数の第2パッドは、前記複数の第3パッドとそれぞれ電気的に接続された複数の外部用パッドと、前記複数の第1パッドとそれぞれ電気的に接続され、かつ、平面視において前記複数の外部用パッドの間に配置された複数の内部用パッドとを有し、
前記第2半導体チップの前記複数の第4パッドは、複数の外部インタフェース用パッドと、平面視において前記複数の外部インタフェース用パッドの間に配置された複数の内部インタフェース用パッドとを有しているものである。
図15は、本実施の形態のメモリカードの内部構造を示す概略平面図である。本実施の形態のメモリカード1Aは、配線基板2と、その主面(表面)上に実装されたメモリチップM1と、メモリチップM1の表面上に実装されたコントローラチップ3とを備えている。配線基板2およびメモリチップM1は、接着剤などにより互いに固定されており、コントローラチップ3は、接着剤などによりメモリチップM1の表面に固定されている。
本実施の形態は、携帯電話用記録媒体として利用されるメモリカードに適用したものである。図1は、本実施の形態のメモリカードの内部構造を示す概略平面図、図2は、このメモリカードの裏面の外観を示す平面図、図3は、図1のA−A線断面図である。
図9は、2層の再配置配線16、6を形成したメモリチップM2の要部拡大断面図、図10は、第1層目の再配置配線16の平面パターンを示すメモリチップM2の平面図、図11は、第2層目の再配置配線6の平面パターンを示すメモリチップM2の平面図である。なお、図9では、前記図7に示したMOSトランジスタTrや信号配線31、32の図示を省略してある。
2 配線基板
3 コントローラチップ
4 チップコンデンサ
5 モールド樹脂
5A 凹溝
6 再配置配線
6B 位置認識マーク
6C 半田ペーストパッド
6G 再配置配線
7、7G パッド
8 Auワイヤ
9 パッド
10 パッド
11 Auワイヤ
12 パッド
13 パッド
14 Auワイヤ
16、16G 再配置配線
20 外部接続端子
21 裏面配線
22 ビアホール
23 表面配線
24 絶縁層
25 ソルダレジスト
26 接着剤
27 ポリイミド樹脂膜
30 基板
31、32 信号配線
33 表面保護膜
34、35 ポリイミド樹脂膜
36 UBM層
40 配線基板
41a、41b、42 パッド
43 再配置配線
44 パッド
45、46 Auワイヤ
M、M1、M2 メモリチップ
Claims (4)
- 上面、前記上面に形成された複数の基板パッド、前記上面とは反対側の下面、および前記下面に形成され、かつ、前記複数の基板パッドとそれぞれ電気的に接続された複数の外部接続端子を有する配線基板と、
平面形状が、互いに対向する一対の第1辺と、前記第1辺とそれぞれ交差し、かつ、互いに対向する一対の第2辺とを備えた四角形からなる第1表面、前記第1表面上に形成され、かつ、平面視において前記第1辺のみに沿って形成された複数の第1パッド、前記第1表面上に形成され、かつ、平面視において前記第2辺のみに沿って形成された複数の第2パッド、前記第1表面上に形成され、かつ、平面視において前記第2辺のみに沿って形成され、かつ、平面視において前記複数の第2パッドと前記第2辺との間に配置された複数の第3パッド、および前記第1表面とは反対側の第1裏面を有し、前記第1裏面が前記配線基板の前記上面と対向し、かつ、前記複数の基板パッドが露出するように、前記配線基板の前記上面に搭載された第1半導体チップと、
平面形状が、互いに対向する一対の第3辺と、前記第3辺とそれぞれ交差し、かつ、互いに対向する一対の第4辺とを備えた四角形からなる第2表面、前記第2表面に形成され、かつ、前記第3辺のみに沿って形成された複数の第4パッド、および前記第2表面とは反対側の第2裏面を有し、前記第2裏面が前記第1半導体チップの前記第1表面と対向し、かつ、前記複数の第1、第2および第3パッドを露出し、かつ、平面視において前記第3辺が前記第1半導体チップの前記第2辺と並び、かつ、平面視において前記複数の第2パッドが前記第3辺に沿うように、前記第1半導体チップの前記第1表面上に搭載された第2半導体チップと、
前記第2半導体チップの前記複数の第4パッドと前記第1半導体チップの前記複数の第2パッドとを、それぞれ電気的に接続する複数の第1ワイヤと、
前記第1半導体チップの前記複数の第3パッドと前記配線基板の前記複数の基板パッドとを、それぞれ電気的に接続する複数の第2ワイヤと、
を含み、
前記配線基板の前記複数の基板パッドは、平面視において、前記第1半導体チップの前記第2辺に沿って配置されており、
前記第2半導体チップの外形寸法は、前記第1半導体チップの外形寸法よりも小さく、
前記複数の第2および第3パッドは、平面視において、前記第2半導体チップと前記第1半導体チップの前記第2辺との間に位置しており、
前記複数の第2パッドは、前記複数の第3パッドとそれぞれ電気的に接続された複数の外部用パッドと、前記複数の第1パッドとそれぞれ電気的に接続され、かつ、平面視において前記複数の外部用パッドの間に配置された複数の内部用パッドとを有し、
前記第2半導体チップの前記複数の第4パッドは、複数の外部インタフェース用パッドと、平面視において前記複数の外部インタフェース用パッドの間に配置された複数の内部インタフェース用パッドとを有していることを特徴とする半導体装置。 - 前記第1半導体チップは、メモリチップであり、
前記第2半導体チップは、前記第1半導体チップを制御するコントローラチップであることを特徴とする請求項1記載の半導体装置。 - 前記複数の第1パッドは、前記第1半導体チップの前記第1表面上に形成された複数の第1再配置配線を介して前記複数の内部用パッドとそれぞれ電気的に接続されており、
前記複数の第3パッドは、前記第1半導体チップの前記第1表面上に形成された複数の第2再配置配線を介して前記複数の外部用パッドとそれぞれ電気的に接続されており、
前記複数の第1再配置配線のそれぞれは、平面視において、前記複数の内部用パッドから前記第1半導体チップの内側に向かって引き出されており、
前記複数の第2再配置配線のそれぞれは、平面視において、前記複数の外部用パッドから前記第1半導体チップの外側に向かって引き出されていることを特徴とする請求項2記載の半導体装置。 - 前記第1半導体チップの前記第1表面上には、平面視において前記複数の第2パッドと前記複数の第3パッドとの間に位置するように、受動素子が搭載されており、
前記受動素子の2つの電極のうちの一方は、前記複数の第2再配置配線のうちの1つを介して前記第2パッドと電気的に接続されており、
前記受動素子の2つの電極のうちの他方は、前記複数の第2再配置配線のうちの他の1つを介して前記第2パッドと電気的に接続されていることを特徴とする請求項3記載の半導体装置。
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