JP2005260053A - 半導体装置及び半導体装置の製造方法 - Google Patents

半導体装置及び半導体装置の製造方法 Download PDF

Info

Publication number
JP2005260053A
JP2005260053A JP2004070763A JP2004070763A JP2005260053A JP 2005260053 A JP2005260053 A JP 2005260053A JP 2004070763 A JP2004070763 A JP 2004070763A JP 2004070763 A JP2004070763 A JP 2004070763A JP 2005260053 A JP2005260053 A JP 2005260053A
Authority
JP
Japan
Prior art keywords
semiconductor chip
wiring
chip
low impedance
bump
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2004070763A
Other languages
English (en)
Inventor
Yoshiaki Morishita
佳昭 森下
Nobuteru O
延輝 王
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
NEC Electronics Corp
Original Assignee
NEC Electronics Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by NEC Electronics Corp filed Critical NEC Electronics Corp
Priority to JP2004070763A priority Critical patent/JP2005260053A/ja
Priority to US11/072,258 priority patent/US7501707B2/en
Publication of JP2005260053A publication Critical patent/JP2005260053A/ja
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0657—Stacked arrangements of devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0556—Disposition
    • H01L2224/05571—Disposition the external layer being disposed in a recess of the surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05573—Single external layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05617—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950°C
    • H01L2224/05624—Aluminium [Al] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16135—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/16145—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/0651—Wire or wire-like electrical connections from device to substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06513—Bump or bump-like direct electrical connections between devices, e.g. flip-chip connection, solder bumps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06527—Special adaptation of electrical connections, e.g. rewiring, engineering changes, pressure contacts, layout
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/301—Electrical effects
    • H01L2924/30107—Inductance
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/301—Electrical effects
    • H01L2924/3011—Impedance

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

【課題】
複数の半導体チップを多層構造に実装した場合の、シグナル・インテグリティの影響を低減し、電源の電圧ドロップを抑止できる半導体装置を提供すること。
【解決手段】
本発明にかかる半導体装置は、上側外部端子３１を有する上側半導体チップ３０と、下側外部端子２２と上側外部端子３１と接続するための下側バンプ２４ａとを有する下側半導体チップ２０とを備え、上側半導体チップ３０と下側半導体チップ２０の回路面同士がバンプを介して接続され、下側半導体チップ２０の直上に、外部端子２２とバンプ２４ａとを接続し、下側半導体チップ２０の内部配線より低いインピーダンスを有する低インピーダンス配線２６とを備えたものである。
【選択図】 図１

Description

本発明は、半導体装置及び半導体装置の製造方法に関し、特に、複数の半導体チップを多層構造に実装する半導体装置及び半導体装置の製造方法に関する。
近年、電子機器の小型化、多機能化が急速に進んでおり、これを実現するために、より集積度の高い半導体装置が望まれている。半導体装置の集積度を上げる手法として、例えば、複数の機能を１つの半導体チップに集約するＳＯＣ（System On a Chip）や、複数の半導体チップを多層構造に配置し１つの半導体装置に実装するＳＩＰ（System in a Package）等が利用されている。
このような高集積、高密度の半導体装置のプロセスは、サブミクロン単位に微細化されており、これにともないシグナル・インテグリティ（信号波形の品質）の影響が重要視されている。シグナル・インテグリティの問題は、信号劣化によるクロストークや電圧ドロップ（電圧降下やＩＲドロップとも呼ばれる）等を引き起こし、半導体装置の動作に様々な弊害を与える。
ＳＩＰの一つであるＣＯＣ（Chip On Chip）型の半導体装置は、２つの半導体チップがフェイスダウンボンディング方式により互いの回路面が対向して接合され形成されている。本明細書において、半導体チップの回路面とは、ＬＳＩ等の回路が形成されている側の面であり、半導体チップの底面とは、回路面の反対側の面である。
図５は、従来のＣＯＣ型の半導体装置の概略断面図である。この半導体装置１００は、パッケージ基板１１０と、下側半導体チップ１２０と、上側半導体チップ１３０とを備えている。
パッケージ基板１１０は、実装面に下側半導体チップ１２０が搭載されている。本明細書において、パッケージ基板の実装面とは、半導体チップが搭載される側の面であり、パッケージ基板の底面とは、実装面の反対側の面である。
パッケージ基板１１０の底面には、半田ボール等のパッケージ外部端子１１１が形成されている。また、パッケージ基板１１０の内部には、配線やスルーホールが設けられている。
下側半導体チップ１２０は、回路面に多層薄膜配線等の下側チップ内配線１２１が形成されており、回路面上の周辺部にパッド等の下側外部端子１２２が形成されている。また、下側半導体チップ１２０の回路面の略中央部には、内部回路や下側内部端子が設けられている（不図示）。
上側半導体チップ１３０は、回路面上の周辺部に上側外部端子１３１が形成されている。また、上側半導体チップ１３０の回路面の略中央部には、内部回路や上側内部端子が設けられている（不図示）。
パッケージ外部端子１１１と、パッケージ基板１１０の実装面の配線とは、パッケージ基板１１０内部のスルーホール等により電気的に接続されている。パッケージ基板１１０の実装面の配線と、下側外部端子１２２とは、ボンディングワイヤ１２３を介して電気的に接続されている。下側チップ内配線１２１と上側外部端子１３１、下側内部端子と上側内部端子は、それぞれバンプ１２４を介して電気的に接続されている。
半導体装置１００では、パッケージ外部端子１１１に電源を供給して、下側半導体チップ１２０及び上側半導体チップ１３０の内部回路を動作させる。下側半導体チップ１２０の内部回路へは、パッケージ外部端子１１１、下側外部端子１２２を介して電源が供給される。上側半導体チップ１３０の内部回路へは、パッケージ外部端子１１１、下側外部端子１２２、下側チップ内配線１２１、バンプ１２４、上側外部端子１３１を介して電源が供給される。
従って、上側半導体チップ１３０の内部回路へは、下側チップ内配線１２１等の抵抗により電圧ドロップした電源が供給されてしまう。すなわち、下側半導体チップ１２０の内部回路への電源供給に比べて、上側半導体チップ１３０の内部回路への電源供給は、シグナル・インテグリティの影響が大きいという問題がある。
半導体プロセスの微細化が進むにつれ、チップ単体のみでも消費電流が増大して、消費電流×電源配線抵抗で決まる電源の電圧ドロップが大きくなってきていることから、電源の電圧ドロップの低減が望まれている。
また、ロジックチップの小型化や搭載するメモリの大容量化が進んでおり、上側半導体チップ１３０にメモリチップ、下側半導体チップ１２０にロジックチップが使われるだけでなく、上側半導体チップ１３０にロジックチップ、下側半導体チップ１２０にメモリチップが使われ始めている。この場合に、電源の電圧ドロップがロジックチップの駆動に大きな影響を与えてしまう。
さらに、ロジックチップの小型化とともに、定格駆動電圧の低下も進んでいるため、電源の電圧ドロップに対する感度が大きくなり、半導体装置１００のような周辺パッド構造（周辺パッドからパッケージ外部端子へ接続される構造）で許容できる消費電力値が低くなってきていることから、電圧ドロップによるチップ単体への消費電力制限が厳しくなっている。
半導体装置１００のようなＣＯＣ構造の場合、上下の半導体チップの消費電力をすべて下側半導体チップ１２０の下側外部端子１２２から供給する必要があるため、チップ単体で所望の消費電力を許容できる電源構造だけでは電圧ドロップを抑制することは困難である。
特に、上側半導体チップ１３０への電源供給は、下側外部端子１２２から上側外部端子１３１まで、ボンディングワイヤなどと比べて抵抗の高い、半導体チップ製造工程により形成された下側チップ内配線１２１で行う必要があり、チップ単体で生じる電圧ドロップに加えて、下側チップ内配線１２１で生じる電圧ドロップ分を考慮しなければならない。
さらに、下側チップ内配線１２１によって電源インダクタンスも大きくなり、インダクタンスと電流変動の積で決まる同時スイッチングノイズも大きくなってしまい動作速度の低下、回路の誤動作の原因となる。
尚、従来のＣＯＣ型の半導体装置として、例えば、特許文献１のものが知られている。しかしながら、この半導体装置では、半導体実装工程において、半導体チップの回路面上に絶縁層を形成している。
特開２００３−１７６５５号公報
このように、従来の半導体装置では、複数の半導体チップを多層構造に実装すると、半導体チップが単体の構造に比べて、シグナル・インテグリティの影響が大きく、電源の電圧ドロップが生じるという問題点があった。また、電源の電圧ドロップにより、動作速度低下や誤動作を招き、許容消費電力が小さくなっていた。さらに、電源配線のインダクタンスの増大により、同時スイッチングノイズも大きくなっていた。
本発明は、このような問題点を解決するためになされたもので、複数の半導体チップを多層構造に実装した場合の、シグナル・インテグリティの影響を低減し、電源の電圧ドロップを抑止できる半導体装置を提供することを目的とする。
本発明にかかる半導体装置は、外部接続用端子を有する第１の半導体チップと、当該第１の半導体チップの下方に配置された第２の半導体チップとを備え、前記第１の半導体チップと前記第２の半導体チップの回路面同士がバンプを介して接続された半導体装置であって、前記第２の半導体チップの直上に、前記第１の半導体チップの外部接続用端子と当該第２の半導体チップの外部配線とを接続し、当該第２の半導体チップの内部配線より低いインピーダンスを有する低インピーダンス配線を備えるものである。これにより、シグナル・インテグリティの影響を低減することができる。
上述の半導体装置において、前記第１の半導体チップの外部接続用端子は、前記低インピーダンス配線に直接、接続された前記バンプを介して接続され、前記第２の半導体チップの外部配線は、前記低インピーダンス配線と直接、接続されていてもよい。これにより、シグナル・インテグリティの影響をより低減することができる。
上述の半導体装置において、前記第２の半導体チップは、外部接続用端子と、チップ間接続用端子とをさらに備え、前記低インピーダンス配線と前記第１の半導体チップの外部接続用端子とは、前記チップ間接続用端子を介して接続され、前記低インピーダンス配線と前記第２の半導体チップの外部配線とは、前記第２の半導体チップの外部接続用端子を介して接続されていてもよい。これにより、シグナル・インテグリティの影響をより低減することができる。
上述の半導体装置において、前記低インピーダンス配線は、前記第２の半導体チップの外部接続用端子と、前記チップ間接続用端子との間を直接又は前記第２の半導体チップの内部配線を介して接続していてもよい。これにより、シグナル・インテグリティの影響をより低減することができる。
上述の半導体装置において、前記低インピーダンス配線は、前記第２の半導体チップの内部配線よりも厚い膜厚を有する厚膜配線であってもよい。これにより、シグナル・インテグリティの影響をより低減することができる。
上述の半導体装置において、前記低インピーダンス配線は、前記第１の半導体チップ及び／又は前記第２の半導体チップに対して電源供給するための配線であってもよい。これにより、電源の電圧ドロップを低減することができる。
上述の半導体装置において、前記低インピーダンス配線は、前記第２の半導体チップの回路面上に前記バンプを形成する工程と同じ工程により製造されていてもよい。これにより、効率よく電源の電圧ドロップを低減することができる。
上述の半導体装置において、前記第２の半導体チップは、前記第１の半導体チップよりも回路面の面積が大きくてもよい。ＣＯＣ型の半導体装置について、電源の電圧ドロップを低減することができる。
上述の半導体装置において、前記第１の半導体チップはロジックチップであり、前記第２の半導体チップはメモリチップであってもよい。これにより、ロジックチップの電源の電圧ドロップを低減することができる。
本発明にかかる半導体装置の製造方法は、外部接続用端子を有する第１の半導体チップの回路面上に、第１のバンプを形成する工程と、第２の半導体チップの回路面上に、第２のバンプを形成するとともに、当該第２の半導体チップの回路面上に、当該第２の半導体チップの内部配線より低いインピーダンスを有する低インピーダンス配線を形成する工程と、前記第１の半導体チップと前記第２の半導体チップの回路面同士を対向させ、前記第１のバンプと前記第２のバンプを接続するとともに、前記第１のバンプと前記低インピーダンス配線とを直接、接続する工程と、前記第２の半導体チップの外部配線と前記低インピーダンス配線とを直接、接続する工程と、を備えるものである。これにより、シグナル・インテグリティの影響を低減する半導体装置を得ることができる。
本発明にかかる半導体装置の製造方法は、第１の外部接続用端子を有する第１の半導体チップの回路面上に、第１のバンプを形成する工程と、第２の外部接続用端子と、前記第１の外部接続用端子と接続するためのチップ間接続用端子と、を有する第２の半導体チップの回路面上に、第２のバンプを形成する工程と、前記第２の半導体チップの回路面上に、前記第２の外部接続用端子と前記チップ間接続用端子とを接続し、当該第２の半導体チップの内部配線より低いインピーダンスを有する低インピーダンス配線を形成する工程と、前記第１の半導体チップと前記第２の半導体チップの回路面同士を対向させ、前記第１のバンプと前記第２のバンプを接続する工程と、を備え、前記低インピーダンス配線を形成する工程は、前記第２のバンプを形成する工程と同じ工程のものである。これにより、シグナル・インテグリティの影響を低減する半導体装置を得ることができる。
上述の半導体装置の製造方法において、前記低インピーダンス配線を形成する工程は、前記低インピーダンス配線を前記第２のチップの回路面の直上に形成してもよい。これにより、シグナル・インテグリティの影響を低減する半導体装置を効率よく得ることができる。
上述の半導体装置の製造方法において、前記低インピーダンス配線を形成する工程は、メッキ工程であってもよい。これにより、シグナル・インテグリティの影響を低減する半導体装置を効率よく得ることができる。
本発明によれば、複数の半導体チップを多層構造に実装した場合の、シグナル・インテグリティの影響を低減し、電源の電圧ドロップを抑止できる半導体装置を提供することができる。
以下に、本発明を適用可能な実施の形態が説明される。以下の説明は、本発明の実施形態を説明するものであり、本発明が以下の実施形態に限定されるものではない。説明の明確化のため、以下の記載及び図面は、適宜、省略及び簡略化がなされている。又、当業者であれば、以下の実施形態の各要素を、本発明の範囲において容易に変更、追加、変換することが可能である。尚、各図において同一の符号を付されたものは同様の要素を示しており、適宜、説明を省略する。
発明の実施の形態１．
まず、図１及び図２を用いて、本発明の実施の形態１にかかる半導体装置の構成について説明する。図１は本実施形態にかかる半導体装置の概略断面図であり、図２は本実施形態にかかる半導体装置の概略平面図である。
本実施形態にかかる半導体装置１は、ＬＳＩ製造工程（拡散工程）等の半導体チップ製造工程において製造された複数の半導体チップを、半導体実装工程において多層構造に搭載されたＳＩＰ構造の半導体装置であり、ここでは一例として、２つの半導体チップからなるＣＯＣ型の半導体装置である。
図１に示されるように、この半導体装置１は、パッケージ基板１０と、下側半導体チップ２０と、上側半導体チップ３０とを備えている。半導体装置１は、下側半導体チップ２０と上側半導体チップ３０の互いの回路面が対向して接合されているＣＯＣ型の半導体装置である。また、パッケージ基板１０の実装面、下側半導体チップ２０、上側半導体チップ３０は封止樹脂（不図示）により封止されている。
パッケージ基板１０は、実装面に下側半導体チップ２０が搭載されており、底面に半田ボール等のパッケージ外部端子１１が形成されている。また、パッケージ基板１０の内部には、配線やスルーホールが設けられている。
下側半導体チップ２０は、上側半導体チップ３０よりも回路面の面積が大きい半導体チップである。下側半導体チップ２０と上側半導体チップ３０は、ＬＳＩチップ等であり、同じ機能のチップでもよいし、異なる機能のチップでもよい。
例えば、ＡＳＩＣ等のようなロジックチップとＤＲＡＭ等のメモリチップを組み合わせてＣＯＣ構造を実現する場合、プロセス微細化と使用メモリ容量の増大の傾向から、ロジックチップよりもメモリチップのサイズの方が面積が大きくなり、下側半導体チップ２０にメモリチップ、上側半導体チップ３０にロジックチップを用いることが製造上望ましい。
下側半導体チップ２０の回路面において、周辺部と、上側半導体チップ３０の周辺部と対向する部分に、多層薄膜配線等の下側チップ内配線２１が形成されている。下側半導体チップ２０の回路面上において、周辺部にパッド等の下側外部端子２２が形成されている。また、下側半導体チップ２０の回路面の略中央部には、内部回路（不図示）や下側内部端子２５が設けられている。上側半導体チップ３０の周辺部に対向する部分における下側チップ内配線２１と、下側内部端子２５の上には、Ａｕよりなる下側バンプ２４ａが形成され、上側バンプ２４ｂとそれぞれ電気的に接続されている。下側半導体チップ２０では、この下側チップ内配線２１及び下側内部端子２５が、上側半導体チップ３０と接続する端子となる。
さらに、本実施形態では、下側半導体チップ２０の回路面上における、周辺部から、上側半導体チップ３０の周辺部と対向する部分にかけて、低インピーダンス配線２６が形成されている。低インピーダンス配線２６は、Ａｕよりなる厚膜配線である。低インピーダンス配線２６の膜厚は、下側チップ内配線２１よりも厚く、例えば数μｍから数十μｍである。例えば、下側チップ内配線２１の膜厚が２μｍ、低インピーダンス配線２６の膜厚が２０μｍである。これにより、下側外部端子２２から内部回路までの単位配線長、単位配線幅あたりの配線抵抗及びインダクタンスを数分の１〜数十分の１まで下げることができる。また、低インピーダンス配線２６は、この例に限らず、下側チップ内配線２１よりも低いインピーダンスを有する配線であればよい。例えば、配線の長さをより長くしたり、幅をより広くしたり、部材をより低インピーダンスの部材としてもよい。
また、低インピーダンス配線２６は、下側半導体チップ２０の回路面の直上に形成されていることが好ましい。回路面の直上であるから、半導体チップ製造工程において形成された下側半導体チップ２０の回路面に、半導体実装工程において他の層を形成することなく、直接、低インピーダンス配線２６が形成されている。半導体チップ製造工程において形成された下側半導体チップ２０の回路面には、すでに下側チップ内配線２１や下側内部端子２５、内部回路が形成されている。
上側半導体チップ３０は、回路面上の周辺部に上側外部端子３１が形成されている。また、上側半導体チップ３０の回路面の略中央部には、内部回路（不図示）や上側内部端子３２が設けられている。上側外部端子３１と、上側内部端子３２の上には、Ａｕよりなる上側バンプ２４ｂが形成され、下側バンプ２４ａとそれぞれ電気的に接続されている。上側半導体チップ３０では、この上側外部端子３１と上側内部端子３２が、下側半導体チップ２０と接続する端子となる。
パッケージ外部端子１１と、パッケージ基板１０の実装面の配線とは、パッケージ基板１０内部のスルーホール等により電気的に接続されている。パッケージ基板１０の実装面の配線と、下側外部端子２２とは、ボンディングワイヤ２３を介して電気的に接続されている。尚、パッケージ基板１０の配線と下側外部端子２２とは、ボンディングワイヤ２３に限らず、リードフレームやＴＡＢ、ＦＣ(フリップチップ)により接続してもよい。
下側チップ内配線２１と上側外部端子３１、下側内部端子２５と上側内部端子３２は、それぞれ、下側バンプ２４ａと上側バンプ２４ｂの接合により電気的に接続されている。尚、接合された下側バンプ２４ａと上側バンプ２４ｂをバンプ２４と記す。
さらに、本実施形態では、下側半導体チップ２０の回路面上における、周辺部における下側チップ内配線２１と、上側半導体チップ３０の周辺部と対向する部分における下側チップ内配線２１とは、低インピーダンス配線２６によって電気的に接続されている。そして、下側外部端子２２と下側バンプ２４ａは、下側チップ内配線２１及び低インピーダンス配線２６を介して電気的に接続されている。
半導体装置１では、パッケージ外部端子１１に電源を供給して、下側半導体チップ２０及び上側半導体チップ３０の内部回路を動作させる。下側半導体チップ２０の内部回路へは、パッケージ外部端子１１、下側外部端子２２を介して電源が供給される。また、上側半導体チップ３０の内部回路へは、パッケージ外部端子１１、下側外部端子２２、下側チップ内配線２１及び低インピーダンス配線２６、バンプ２４、上側外部端子３１を介して電源が供給される。
上側半導体チップ３０の内部回路へ低インピーダンス配線２６を介して電源を供給することにより、電源の電圧ドロップを低減することができる。尚、低インピーダンス配線２６を介した電源の供給は、上側半導体チップ３０の内部回路のみに限らず、下側半導体チップ２０の内部回路のみや、上側半導体チップ３０と下側半導体チップ２０の両方の内部回路へ行ってもよい。
ここでは、下側バンプ２４ａと低インピーダンス配線２６は、下側チップ内配線２１を介して接続されているが、下側半導体チップ２０の入出力バッファを介して接続されてもよい。
また、図２に示されるように、下側半導体チップ２０の回路面における周辺部には、所定のパッドピッチで下側外部端子２２が並べて形成されており、上側半導体チップ３０の回路面における周辺部にも、下側外部端子２２と同じピッチで上側外部端子３１が並べて形成されている。
上側半導体チップ３０の回路面において、上側外部端子３１近傍の中央部側には、入出力端子３３が形成されており、入出力端子３３よりさらに中央部側の領域が内部回路領域３４となる。内部回路領域３４には、上側内部端子３２が形成されている。
また、上側外部端子３１は、低インピーダンス配線２６を介して下側外部端子２２とそれぞれ接続されている。上側外部端子３１と下側外部端子２２は、低インピーダンス配線２６により直接、接続されていてもよいし、さらに、その他の回路等を介して接続されていてもよい。例えば、上側外部端子３１と下側外部端子２２の間にプラズマダメージ等から電源を保護する保護回路を設け、低インピーダンス配線２６に加えてこの保護回路を介して接続されていてもよい。
図のように、全ての上側外部端子３１が、低インピーダンス配線２６を介して下側外部端子２２に接続されていてもよいが、一部の上側外部端子３１のみ、低インピーダンス配線２６を介して接続することが好ましい。例えば、電源供給用の上側外部端子３１のみ低インピーダンス配線２６を介して接続し、その他の上側外部端子３１は、下側チップ内配線２１を介して接続することが好ましい。低インピーダンス配線２６がメッキの厚膜配線であれば、一部の上側外部端子３１に接続される配線のみ厚膜配線とすることにより、メッキ量の増加を抑止することができる。また、全ての上側外部端子３１に接続される配線を厚膜配線とすると、厚膜配線の凹凸によって、封止工程で封止樹脂内にボイドが生じる場合があるため、一部の上側外部端子３１に接続される配線のみ厚膜配線とすることで、封止樹脂内のボイドの発生を抑止できる。
尚、図では説明のため、低インピーダンス配線２６が直線となっているが、内部回路の設計に応じて様々な形状となる。
次に、図３を用いて、本実施形態にかかる半導体装置の製造方法について説明する。図３は、半導体装置１の半導体実装工程における製造方法を示している。
まず、図３（ａ）に示すように、回路面上の周辺部に下側外部端子２２を有する下側半導体チップ２０を用意する。下側半導体チップ２０の回路面には、この他に、下側内部端子２５、下側チップ内配線２１、ＬＳＩ等の内部回路が設けられている。これらは、半導体チップ製造工程において形成されたものである。尚、下側半導体チップ２０はチップ状態でもよいし、チップが複数個形成されたウェハー状態でもよい。ウェハー状態の場合、下側バンプ２４ａと上側バンプ２４ｂを接合する前に、ダイシングによってチップ状態に切断する。
次いで、図３（ｂ）に示すように、下側半導体チップ２０の回路面上に、下側バンプ２４ａ及び低インピーダンス配線２６を形成する。例えば、無電解メッキ等のメッキにより、Ａｕからなる下側バンプ２４ａ及び低インピーダンス配線２６を形成する。メッキする領域のＡｌ電極を露出させ、Ａｌ電極上にＮｉメッキやＡｕメッキを行って形成することができる。また、Ａｌ電極上にＮｉやＴｉ等のバリア層を設け、その上にＣｕからなる下側バンプ２４ａ及び低インピーダンス配線２６を形成してもよい。
下側バンプ２４ａと低インピーダンス配線２６は、別の工程により形成してもよいが、同一のメッキ工程により形成することが好ましい。同一工程とすることにより、下側バンプ２４ａと低インピーダンス配線２６を容易に同じ高さに形成することができる。尚、下側バンプ２４ａと低インピーダンス配線２６を同一工程で形成できればよく、形成方法は、無電解メッキに限らない。例えば、電解メッキ、ボールボンディング、半田ボール、印刷、転写等により形成してもよい。
また、図３（ａ）及び（ｂ）と同様に、上側半導体チップ３０を用意し、上側外部端子３１及び上側内部端子３２の上に上側バンプ２４ｂを形成する。
次いで、図３（ｃ）に示すように、下側半導体チップ２０と上側半導体チップ３０の回路面同士を対向させ、下側バンプ２４ａと上側バンプ２４ｂを位置合わせして、下側半導体チップ２０と上側半導体チップ３０の底面を加圧し、ツール等を用いて加熱することにより接合する。
次いで、図３（ｄ）に示すように、内部にスルーホールや配線を有するパッケージ基板１０を用意する。そして、パッケージ基板１０上に下側半導体チップ２０の底面を接着剤等により接着する。
次いで、図３（ｅ）に示すように、下側外部端子２２とパッケージ基板１０の配線をＡｕやＡｌからなるボンディングワイヤ２３により接続する。例えば、ボールボンダを用いたボールボンディングやワイヤボンダを用いた超音波ワイヤボンディングにより接続する。
次いで、図３（ｆ）に示すように、封止樹脂１２で封止し、半田ボール等のパッケージ外部端子１１を形成する。パッケージ基板１０の搭載面、下側半導体チップ２０、上側半導体チップ３０等をエポキシ樹脂等でモールドして封止する。その後、マイクロプレス法や印刷法等によりパッケージ基板１０の底面に半田ボールを配置し、リフローして形成する。こうして、半導体装置１を得ることができる。
上述のような構成において、下側半導体チップ２０の周辺に配置されている下側外部端子２２から上下半導体チップの内部回路までの配線を、図５の従来構成よりも低インピーダンス化することができる。これにより、シグナル・インテグリティの影響を低減し、様々な効果を得ることができる。
この配線を上下半導体チップあるいはそのどちらか一方の電源配線として使用する場合、電源配線抵抗と電源配線インダクタンスが下がる。電源の電圧ドロップは電源配線抵抗と消費電流の積で決まるため、電源の電圧ドロップを抑制することができる。また、動的電源ノイズは電源インダクタンスと電源電流変動の積で決まるため、動的電源ノイズ耐性も向上する。従って、２つの半導体チップあるいはいずれか一方の半導体チップの許容消費電力が大きくなる。
上述のような製造方法におけるメッキ工程では、無電解メッキの場合、配線を形成したい場所を最上層メタルのカバーマスクで開口しておくことで、選択的に厚膜配線が形成できる。電解メッキの場合でも、メッキバンプ形成用のフォトマスクのパターンに厚膜配線用パターンもあらかじめ形成しておけば、メッキバンプの形成工程と同時に厚膜配線が形成できる。よって、厚膜配線形成のための追加工程は必要なく、メッキ材料のコスト増のみとなるため、わずかなメッキ資材費のコスト増分で、電源の電圧ドロップを抑制でき、性能向上が実現できる。
特に、下側半導体チップ２０にメモリチップ、上側半導体チップ３０にロジックチップを用いた場合、チップ消費電力はロジックチップの方が大きくなる傾向が高いため、上側のロジックチップへの電力供給がより大きな課題となるため上記効果がより大きくなる。
発明の実施の形態２．
次に、図４を用いて、本発明の実施の形態２にかかる半導体装置の構成について説明する。図４は本実施形態にかかる半導体装置の低インピーダンス配線付近を拡大した概略断面図である。本実施形態にかかる半導体装置における、図４に示す部分以外については、図１及び図２と同様であり説明を省略する。
この半導体装置１では、下側チップ内配線２１上に下側チップ内配線２１と同じ長さで、低インピーダンス配線２６が形成されている。また、ボンディングワイヤ２３は、低インピーダンス配線２６上に直接、ボンディングによりボンディングボール２３ａを形成し接続されている。尚、ボンディングワイヤ２３以外のリードフレーム等を直接、低インピーダンス配線２６に接続してもよい。
同様に、上側バンプ２４ｂも、直接、低インピーダンス配線２６に接続されている。すなわち、図１の下側外部端子２２や下側バンプ２４ａを介さずに、ボンディングワイヤ２３と上側バンプ２４ｂを、低インピーダンス配線２６を介して電気的に接続する。
これにより、シグナル・インテグリティの影響をさらに低減し、上側半導体チップ３０の内部回路への電源供給における、電源の電圧ドロップをさらに低減することができる。
尚、ここでは、下側チップ内配線２１上に低インピーダンス配線２６を形成しているが、下側チップ内配線２１の無い回路面に低インピーダンス配線２６を形成し、下側チップ内配線２１を全く介さずに、低インピーダンス配線２６のみでボンディングワイヤ２３と上側バンプ２４ｂを接続してもよい。
このような構成において、下側バンプ２４ａと低インピーダンス配線２６の高さを揃えておいて、下側バンプ２４ａと低インピーダンス配線２６を一体化し、さらに、下側外部端子２２まで低インピーダンス配線２６を引き出すことによって、すべて、ボンディングワイヤ２３から上側バンプ２４ｂまで低インピーダンス配線２６で接続することができ、さらなる低インピーダンス化を図ることができ、電源の電圧ドロップの抑制効果をさらに高めることができる。
尚、上述の例では、低インピーダンス配線２６等による電源供給について説明したが、これ限らず、その他の入出力信号の配線としてもよい。この配線をクロック配線やグローバル信号配線にも適用すると、単位配線長あたりの抵抗が小さくなることで単位配線長あたりのＲＣ遅延も抑えられるので、出力元のトランジスタが従来構成と同じ駆動能力の場合、駆動できる配線長が長くなり、リピータ挿入回数が低減できる。
また、上側半導体チップの周辺パッド（外部端子）からバンプ、下側半導体チップ側の低インピーダンス配線を介して直接外部周辺パッド（外部端子）へ接続する場合、チップ内で必要な駆動能力が抑制されるため、パッケージ外部端子以降の駆動距離が延長することができる。
また、上述の例では、パッケージ基板上に２つの半導体チップを搭載した例について説明したが、これに限らず、任意の数の半導体チップを搭載してもよい。例えば、下側半導体チップ１０をロジックチップ、上側半導体チップ３０をロジックチップよりも大きいメモリチップとして、下側半導体チップ１０と上側半導体チップ３０の間にスペーサ基板を設けてもよい。
本発明にかかる半導体装置の概略断面図である。 本発明にかかる半導体装置の概略平面図である。 本発明にかかる半導体装置の製造方法を示す断面図である。 本発明にかかる半導体装置の概略断面を拡大した図である。 従来の半導体装置の概略断面図である。
符号の説明
１ 半導体装置 １０ パッケージ基板 １１ パッケージ外部端子
２０ 下側半導体チップ ２１ 下側チップ内配線 ２２ 下側外部端子
２３ ボンディングワイヤ ２４ バンプ ２４ａ 下側バンプ
２４ｂ 上側バンプ ２５ 下側内部端子 ２６ 低インピーダンス配線
３０ 上側半導体チップ ３１ 上側外部端子 ３２ 上側内部端子

Claims (13)

  1. 外部接続用端子を有する第１の半導体チップと、当該第１の半導体チップの下方に配置された第２の半導体チップとを備え、前記第１の半導体チップと前記第２の半導体チップの回路面同士がバンプを介して接続された半導体装置であって、
    前記第２の半導体チップの直上に、前記第１の半導体チップの外部接続用端子と当該第２の半導体チップの外部配線とを接続し、当該第２の半導体チップの内部配線より低いインピーダンスを有する低インピーダンス配線を備えた半導体装置。
  2. 前記第１の半導体チップの外部接続用端子は、前記低インピーダンス配線に直接、接続された前記バンプを介して接続され、
    前記第２の半導体チップの外部配線は、前記低インピーダンス配線と直接、接続されることを特徴とする請求項１に記載の半導体装置。
  3. 前記第２の半導体チップは、外部接続用端子と、チップ間接続用端子とをさらに備え、
    前記低インピーダンス配線と前記第１の半導体チップの外部接続用端子とは、前記チップ間接続用端子を介して接続され、
    前記低インピーダンス配線と前記第２の半導体チップの外部配線とは、前記第２の半導体チップの外部接続用端子を介して接続されることを特徴とする請求項１に記載の半導体装置。
  4. 前記低インピーダンス配線は、前記第２の半導体チップの外部接続用端子と、前記チップ間接続用端子との間を直接又は前記第２の半導体チップの内部配線を介して接続することを特徴とする請求項３に記載の半導体装置。
  5. 前記低インピーダンス配線は、前記第２の半導体チップの内部配線よりも厚い膜厚を有する厚膜配線であることを特徴とする請求項１乃至４のいずれかに記載の半導体装置。
  6. 前記低インピーダンス配線は、前記第１の半導体チップ及び／又は前記第２の半導体チップに対して電源供給するための配線であることを特徴とする請求項１乃至５のいずれかに記載の半導体装置。
  7. 前記低インピーダンス配線は、前記第２の半導体チップの回路面上に前記バンプを形成する工程と同じ工程により製造されたことを特徴とする請求項１乃至６のいずれかに記載の半導体装置。
  8. 前記第２の半導体チップは、前記第１の半導体チップよりも回路面の面積が大きいことを特徴とする請求項１乃至７のいずれかに記載の半導体装置。
  9. 前記第１の半導体チップはロジックチップであり、前記第２の半導体チップはメモリチップであることを特徴とする請求項１乃至８のいずれかに記載の半導体装置。
  10. 外部接続用端子を有する第１の半導体チップの回路面上に、第１のバンプを形成する工程と、
    第２の半導体チップの回路面上に、第２のバンプを形成するとともに、当該第２の半導体チップの回路面上に、当該第２の半導体チップの内部配線より低いインピーダンスを有する低インピーダンス配線を形成する工程と、
    前記第１の半導体チップと前記第２の半導体チップの回路面同士を対向させ、前記第１のバンプと前記第２のバンプを接続するとともに、前記第１のバンプと前記低インピーダンス配線とを直接、接続する工程と、
    前記第２の半導体チップの外部配線と前記低インピーダンス配線とを直接、接続する工程と、を備える半導体装置の製造方法。
  11. 第１の外部接続用端子を有する第１の半導体チップの回路面上に、第１のバンプを形成する工程と、
    第２の外部接続用端子と、前記第１の外部接続用端子と接続するためのチップ間接続用端子と、を有する第２の半導体チップの回路面上に、第２のバンプを形成する工程と、
    前記第２の半導体チップの回路面上に、前記第２の外部接続用端子と前記チップ間接続用端子とを接続し、当該第２の半導体チップの内部配線より低いインピーダンスを有する低インピーダンス配線を形成する工程と、
    前記第１の半導体チップと前記第２の半導体チップの回路面同士を対向させ、前記第１のバンプと前記第２のバンプを接続する工程と、を備え、
    前記低インピーダンス配線を形成する工程は、前記第２のバンプを形成する工程と同じ工程である、半導体装置の製造方法。
  12. 前記低インピーダンス配線を形成する工程は、前記低インピーダンス配線を前記第２のチップの回路面の直上に形成することを特徴とする請求項１０又は１１に記載の半導体装置の製造方法。
  13. 前記低インピーダンス配線を形成する工程は、メッキ工程であることを特徴とする請求項１０乃至１２のいずれかに記載の半導体装置の製造方法。

JP2004070763A 2004-03-12 2004-03-12 半導体装置及び半導体装置の製造方法 Pending JP2005260053A (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP2004070763A JP2005260053A (ja) 2004-03-12 2004-03-12 半導体装置及び半導体装置の製造方法
US11/072,258 US7501707B2 (en) 2004-03-12 2005-03-07 Multichip semiconductor package

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2004070763A JP2005260053A (ja) 2004-03-12 2004-03-12 半導体装置及び半導体装置の製造方法

Publications (1)

Publication Number Publication Date
JP2005260053A true JP2005260053A (ja) 2005-09-22

Family

ID=34918544

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2004070763A Pending JP2005260053A (ja) 2004-03-12 2004-03-12 半導体装置及び半導体装置の製造方法

Country Status (2)

Country Link
US (1) US7501707B2 (ja)
JP (1) JP2005260053A (ja)

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007165631A (ja) * 2005-12-14 2007-06-28 Rohm Co Ltd 半導体装置
JP2011077398A (ja) * 2009-09-30 2011-04-14 Toshiba Corp 半導体装置の製造方法
US7952181B2 (en) 2007-03-23 2011-05-31 Kabushiki Kaisha Toshiba Wiring substrate for a multi-chip semiconductor device
WO2013136382A1 (ja) * 2012-03-14 2013-09-19 パナソニック株式会社 半導体装置

Families Citing this family (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7242099B2 (en) * 2001-03-05 2007-07-10 Megica Corporation Chip package with multiple chips connected by bumps
JP4581768B2 (ja) * 2005-03-16 2010-11-17 ソニー株式会社 半導体装置の製造方法
SG135066A1 (en) * 2006-02-20 2007-09-28 Micron Technology Inc Semiconductor device assemblies including face-to-face semiconductor dice, systems including such assemblies, and methods for fabricating such assemblies
US7910385B2 (en) * 2006-05-12 2011-03-22 Micron Technology, Inc. Method of fabricating microelectronic devices
US8237289B2 (en) * 2007-01-30 2012-08-07 Kabushiki Kaisha Toshiba System in package device
US8362617B2 (en) * 2008-05-01 2013-01-29 Infineon Technologies Ag Semiconductor device
US8786080B2 (en) * 2011-03-11 2014-07-22 Altera Corporation Systems including an I/O stack and methods for fabricating such systems
KR20120126366A (ko) * 2011-05-11 2012-11-21 에스케이하이닉스 주식회사 반도체 장치
KR102041500B1 (ko) * 2013-03-08 2019-11-06 삼성전자 주식회사 반도체 패키지
KR102053349B1 (ko) 2013-05-16 2019-12-06 삼성전자주식회사 반도체 패키지
US9780065B2 (en) 2013-10-08 2017-10-03 Kulicke And Soffa Industries, Inc. Systems and methods for bonding semiconductor elements
US9779965B2 (en) 2013-10-08 2017-10-03 Kulicke And Soffa Industries, Inc. Systems and methods for bonding semiconductor elements
US9136240B2 (en) 2013-10-08 2015-09-15 Kulicke And Soffa Industries, Inc. Systems and methods for bonding semiconductor elements
JP2015119038A (ja) * 2013-12-18 2015-06-25 ルネサスエレクトロニクス株式会社 半導体装置

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH05109977A (ja) 1991-10-18 1993-04-30 Mitsubishi Electric Corp 半導体装置
US5502333A (en) * 1994-03-30 1996-03-26 International Business Machines Corporation Semiconductor stack structures and fabrication/sparing methods utilizing programmable spare circuit
JP2000022074A (ja) 1998-07-03 2000-01-21 Rohm Co Ltd 半導体装置
JP4246835B2 (ja) * 1999-03-09 2009-04-02 ローム株式会社 半導体集積装置
KR100415279B1 (ko) * 2001-06-26 2004-01-16 삼성전자주식회사 칩 적층 패키지 및 그 제조 방법
JP4631223B2 (ja) 2001-07-04 2011-02-16 パナソニック株式会社 半導体実装体およびそれを用いた半導体装置
JP3794942B2 (ja) * 2001-07-09 2006-07-12 松下電器産業株式会社 マルチチップモジュール及びその接続テスト方法

Cited By (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007165631A (ja) * 2005-12-14 2007-06-28 Rohm Co Ltd 半導体装置
US7952181B2 (en) 2007-03-23 2011-05-31 Kabushiki Kaisha Toshiba Wiring substrate for a multi-chip semiconductor device
US8164189B2 (en) 2007-03-23 2012-04-24 Kabushiki Kaisha Toshiba Multi-chip semiconductor device
JP2011077398A (ja) * 2009-09-30 2011-04-14 Toshiba Corp 半導体装置の製造方法
US8445321B2 (en) 2009-09-30 2013-05-21 Kabushiki Kaisha Toshiba Semiconductor device and method of manufacturing the same
WO2013136382A1 (ja) * 2012-03-14 2013-09-19 パナソニック株式会社 半導体装置
US8890335B2 (en) 2012-03-14 2014-11-18 Panasonic Corporation Semiconductor device
JPWO2013136382A1 (ja) * 2012-03-14 2015-07-30 パナソニック株式会社 半導体装置

Also Published As

Publication number Publication date
US20050199994A1 (en) 2005-09-15
US7501707B2 (en) 2009-03-10

Similar Documents

Publication Publication Date Title
US7501707B2 (en) Multichip semiconductor package
TWI593055B (zh) 封裝結構及封裝方法
TWI303096B (ja)
JP3558595B2 (ja) 半導体チップ，半導体チップ群及びマルチチップモジュール
JP4068974B2 (ja) 半導体装置
JP2001257307A (ja) 半導体装置
KR20040080912A (ko) 반도체장치
US20100123236A1 (en) Semiconductor package having adhesive layer and method of manufacturing the same
KR20080079074A (ko) 반도체 패키지 및 그 제조방법
JP5358089B2 (ja) 半導体装置
JP2001250836A (ja) 半導体装置およびその製造方法
JP2007027526A (ja) 両面電極パッケージ及びその製造方法
US9093338B2 (en) Semiconductor device having chip-on-chip structure
JP2014072487A (ja) 半導体装置およびその製造方法
WO2014136156A1 (ja) 半導体装置
WO2013136382A1 (ja) 半導体装置
JP4494249B2 (ja) 半導体装置
JP5973470B2 (ja) 半導体装置
JP2006202997A (ja) 半導体装置およびその製造方法
JP2005268701A (ja) 半導体装置、半導体装置の製造方法、これを用いた積層モジュールおよびその製造方法
JPS62122258A (ja) マルチチツプパツケ−ジ
JP4398225B2 (ja) 半導体装置
KR20050027384A (ko) 재배선 패드를 갖는 칩 사이즈 패키지 및 그 적층체
JP2009246313A (ja) 半導体装置及びその製造方法
JP2007059430A (ja) 半導体装置

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20070110

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20081014

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20081021

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20090407