JPWO2013136382A1 - 半導体装置 - Google Patents

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    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
    • H01L23/49816—Spherical bumps on the substrate for external connection, e.g. ball grid arrays [BGA]
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Abstract

半導体装置（１００）は、配線基板（１０３）上の第２の半導体チップ（１０２）の上面において、第１の半導体チップ（１０１）の搭載領域の外周に形成されたリング状のダム部（１０９）、第１の半導体チップと第２の半導体チップとが対向する領域に、ダム部から、第１の半導体チップ又は第２の半導体チップの中央部に延伸して配置された配線（１１０）とを有する。配線（１１０）は、第１又は第２の半導体チップの中央部において、第１又は第２の半導体チップの回路形成面にある接続端子と電気的に接続され、ダム部（１０９）及び配線（１１０）は、電源配線又はグランド配線である。

Description

本発明は、半導体装置に関し、特にＣｏＣ（Ｃｈｉｐ ｏｎ Ｃｈｉｐ）構造を有する半導体装置に関する。
近年の半導体製造技術の微細化に伴い、ＬＳＩ（Ｌａｒｇｅ Ｓｃａｌｅ Ｉｎｔｅｇｒａｔｉｏｎ）を構成するトランジスタ数は増加の一途をたどっている。また、ＬＳＩの構成要素、特にシステムが複雑化し、大規模化されるにつれて、システムＬＳＩが必要とするメモリ容量の増加が懸念されており、大規模メモリを搭載したシステムＬＳＩの高効率な実装方法が求められている。
一方、ＬＳＩとパッケージとの接続方式として、ワイヤボンディング方式及びフリップチップ方式が広く普及している。この実装形態を用いる場合は、メモリ装置を搭載する場合にシステムＬＳＩのチップ内、又はチップ搭載基板上、又は実装基板上にメモリ装置を搭載する必要があり、搭載容量の制約、基板搭載面積の拡大、及び搭載コストの増大等が生じる。これに対する解決策として、ＣｏＣ構造が用いられている。
図１０に示すように、一般的なＣｏＣ形態を採る半導体装置９００においては、上側の半導体チップ９０１と下側の半導体チップ９０２とは、それぞれの回路形成面に複数のパッド（図示せず）を備え、互いの回路形成面を対向させて配置され、複数のパッド上に配置された複数のバンプ９０４を介して電気的に接続されている。上側の半導体チップ９０１と下側の半導体チップ９０２との間の領域には、アンダーフィル樹脂９０５が充填されている。下側の半導体チップ９０２は、該半導体チップ９０２が搭載される領域の外側に、ワイヤボンディング用のパッド（図示せず）を有し、ワイヤ９０６によって基板９０３と電気的に接続される。各半導体チップ９０１、９０２及びワイヤ９０６は全体に亘ってモールド樹脂９０７によって覆われている。
このようなＣｏＣ形態を採ることにより、複数の半導体チップ９０１、９０２を基板９０３上に搭載できるため、通常のワイヤボンディング方式及びフリップチップ方式と比べて、チップ同士の間を効率的に且つ小面積で接合することができる。
ところで、図１０に示すＣｏＣ形態を採る場合は、上側の半導体チップ９０１への電源供給が下側の半導体チップ９０２を経由するため、上側の半導体チップ９０１の電源電圧が不足することによる電圧降下（ＩＲドロップ）が発生するという問題がある。また、下側の半導体チップ９０２を上側の半導体チップ９０１が覆っているため、下側の半導体チップ９０２の中央部の直上からの電源供給が不可能であり、下側の半導体チップ９０２の中央部への電源供給についても電圧降下が発生する。すなわち、この影響により、ＬＳＩのトランジスタの動作速度が不均一となるため、この影響を考慮しなければ、ＬＳＩの動作タイミングが影響を受け、ＬＳＩの機能動作の不良、及び歩留り等について大きな問題が生じてしまう。
この問題に対し、特許文献１に記載された半導体装置においては、ＣｏＣ形態を採り、且つ、配線基板上に積層する複数の半導体チップの搭載位置をずらすことにより、基板から上側搭載チップへ直接基板から電源を供給する手法が記載されている。
特許文献２に記載された半導体装置においては、フリップチップ実装の際のアンダーフィルが流れ拡がるという課題を解決するためのダムとして、基板の主面上に導電性パターンを形成し、形成した導電性パターンを用いて電源容量を生成することにより、チップの電源を安定化するという手法が記載されている。
また、特許文献３に記載された半導体装置においては、ＣｏＣ形態を採り、半導体メモリチップの上に、半導体メモリチップよりも小型である半導体論理回路チップを積層して、半導体装置の小型化を図ることを目的とする方法が記載されている。
特開２００８−１５９６０７号公報 特開２０１１−１１９６０９号公報 特開２０１０−１４１０８０号公報
特許文献１に記載の半導体装置は、上側に搭載するチップと下側に搭載するチップとの積層位置をずらすことが前提であり、チップ表面が基板と対向する片側からしか基板からの直接の電源供給ができない。このため、チップ面内の安定した電源供給は不可能である。また、チップをずらすことにより実装する樹脂基板の面積が大きくなるため、基板寸法の拡大により、コストの増大が発生する。
特許文献２に記載の半導体装置は、フリップチップに対して、ダム部の導電パターンによって電源容量を生成する方法であり、電源容量成分によりチップに対する電源の安定供給、及びノイズ抑制の効果は期待できるものの、チップ中央部の電源の電圧降下に対する効果は限定的である。
また、特許文献３に記載の半導体装置は、上側に搭載するチップが下側に搭載するチップに対して小型であることが前提であり、下側のチップが小型の場合には、ＣｏＣ形態を採ることができない。
本発明は、前記の問題を解決し、複数の半導体チップをＣｏＣ形態で接続する半導体装置において、コストを抑制しつつ、上側のチップ及び下側チップの大小関係によらず、ＣｏＣ実装時の上下のチップの中央部への電源の安定供給を実現できるようにする。
本発明に係る半導体装置の一態様は、回路形成面を下にして配置された第１の半導体チップと、第１の半導体チップが回路形成面同士を対向させて搭載された第２の半導体チップと、第２の半導体チップが搭載された基台と、第２の半導体チップの上面において、第１の半導体チップの搭載領域の外周又は周縁部の一部と重なるように形成されたリング状の第１の配線と、第１の半導体チップと第２の半導体チップとが対向する領域に、第１の配線から、第１の半導体チップ又は第２の半導体チップの中央部に延伸して配置された第２の配線とを備え、第２の配線は、第１の半導体チップ又は第２の半導体チップの中央部において、第１の半導体チップ又は第２の半導体チップの回路形成面にある接続端子と電気的に接続されており、第１の配線及び第２の配線は、電源配線又はグランド配線である。
本発明に係る半導体装置の他の態様は、回路形成面を下にして配置された第１の半導体チップと、側面から外方に向かって形成された拡張部を有し、第１の半導体チップが回路形成面同士を対向させて搭載された第２の半導体チップと、第２の半導体チップが搭載された基台と、第２の半導体チップの上面又は拡張部の上面において、第１の半導体チップの搭載領域の外周又は周縁部の一部と重なるように形成されたリング状の第１の配線と、第１の半導体チップと第２の半導体チップとが対向する領域に、第１の配線から、第１の半導体チップ又は第２の半導体チップの中央部に延伸して配置された第２の配線とを備え、第２の配線は、第１の半導体チップ又は第２の半導体チップの中央部において、第１の半導体チップ又は第２の半導体チップの回路形成面にある接続端子と電気的に接続されており、第１の配線及び第２の配線は、電源配線又はグランド配線である。
本発明に係る半導体装置の他の態様は、回路形成面を下にして配置された第１の半導体チップと、側面から外方に向かって形成された拡張部を有し、第１の半導体チップが回路形成面同士を対向させて搭載された第２の半導体チップと、第２の半導体チップが搭載された基台と、第２の半導体チップの上面又は拡張部の上面において、第１の半導体チップの搭載領域の外周又は周縁部の一部と重なるように形成されたリング状の配線と、第１の半導体チップと第２の半導体チップとが対向する領域に、第２の半導体チップの上面及び拡張部の上面に亘って形成され、リング状の配線と電気的に接続された再配線部とを備え、再配線部は、第１の半導体チップ又は第２の半導体チップの中央部において、第１の半導体チップ又は第２の半導体チップの回路形成面にある接続端子と電気的に接続されており、リング状の配線及び再配線部は、電源配線又はグランド配線である。
本発明に係る半導体装置によると、複数の半導体チップをＣｏＣ形態で接続する半導体装置において、コストを抑制しつつ、上側のチップ及び下側チップの大小関係によらず、ＣｏＣ実装時の上下のチップの中央部への電源の安定供給を実現することができる。
図１（ａ）及び図１（ｂ）は一実施形態に係る半導体装置を模式的に示し、図１（ａ）は図１（ｂ）のＩａ−Ｉａ線における断面図であり、図１（ｂ）は平面図である。 図２は一実施形態の第１変形例に係る半導体装置を示す模式的な断面図である。 図３は一実施形態の第２変形例に係る半導体装置を示す模式的な断面図である。 図４は一実施形態の第３変形例に係る半導体装置を示す模式的な断面図である。 図５は一実施形態の第４変形例に係る半導体装置を示す模式的な断面図である。 図６は一実施形態の第５変形例に係る半導体装置を示す模式的な断面図である。 図７（ａ）及び図７（ｂ）は一実施形態の第６変形例に係る半導体装置を模式的に示し、図７（ａ）は図７（ｂ）のVIIａ−VIIａ線における断面図であり、図７（ｂ）は平面図である。 図８は一実施形態及びその変形例に係る半導体装置の他の構成を示す模式的な断面図である。 図９は一実施形態及びその変形例に係る半導体装置の他の構成を示す模式的な平面図である。 図１０は従来の一般的なＣｏＣ形態を採る半導体装置を示す模式的な断面図である。
本実施形態の半導体装置について図面を用いて説明する。全ての図面において共通する構成要素には同じ符号を付し、適宜説明を省略する。
（一実施形態）
図１（ａ）及び図１（ｂ）は本実施形態に係る半導体装置の模式的な断面構成と平面構成とを示している。
図１（ａ）に示すように、半導体装置１００は、積層構造の上側となる第１の半導体チップ１０１と、積層構造の下側となる第２の半導体チップ１０２と、各半導体チップ１０１、１０２を搭載する配線基板１０３とを有する。配線基板１０３におけるチップ搭載面の反対側の面上には、第１の半導体チップ１０１又は第２の半導体チップ１０２と電気的に接続された複数のバンプ１３０が設けられている。
第１の半導体チップ１０１及び第２の半導体チップ１０２の各回路形成面上には、複数の接続端子（図示せず）が配置され、第１の半導体チップ１０１と第２の半導体チップ１０２とは、接続端子の上にそれぞれ配置された複数のバンプ１０４を介して互いに電気的に接続されている。
第２の半導体チップ１０２の上には、第１の半導体チップ１０１の搭載領域の外側にダム部１０９が形成されている。また、第１の半導体チップ１０１と第２の半導体チップ１０２との間には、ダム部１０９の領域内にアンダーフィル樹脂１０５が充填されている。ワイヤ１０６は、第２の半導体チップ１０２と基板１０３とを電気的に接続する。モールド樹脂１０７は、第１の半導体チップ１０１、第２の半導体チップ１０２及びワイヤ１０６を封止する。
図１（ｂ）に示すように、第２の半導体チップ１０２の回路形成面上において、ダム部１０９が第１の半導体チップ１０１の搭載領域を囲むリング状の電源（又はグランド）配線として形成され、ダム部１０９から各半導体チップ１０１、１０２の中央部に引き延ばされた配線１１０が、第２の半導体チップ１０２に形成されたバンプ１０４と接続されて、電源（又はグランド）配線として機能している。
配線１１０は、第２の半導体チップ１０２上のバンプ１０４を作製する工程と同一の工程で作製が可能である。例えば、レジスト膜に、第２の半導体チップ１０２の上のダム部１０９、配線１１０及びバンプ１０４の各形成領域を開口し、銅（Ｃｕ）と錫（Ｓｎ）との電解めっきを付与し、レジスト膜を除去して形成する。ダム部１０９及び配線１１０の構成材料は、金属材料又は導電性材料であれば、その材質は問われない。例えば、Ｃｕ、はんだ、ニッケル（Ｎｉ）、金（Ａｕ）若しくはアルミニウム（Ａｌ）又はこれらの合金等のように、低抵抗の金属を用いると、より効果的である。
電源配線とグランド配線とを併用する場合には、ダム部１０９を二重のリング状の配線とすると共に、内側配線の一部を切断し、外側配線をその切断部と垂直な方向にチップ中心部へ引き込むことにより、それぞれ２つの電位を持つ電源配線を作製することができる。
上記の構成により、各半導体チップ１０１、１０２の中央部に引き延ばされた配線１１０によって、各半導体チップ１０１、１０２の中央部への安定的な電源供給が可能となる。その結果、ＣｏＣ接合時のチップ中央部の電源の電圧降下を抑制することが可能となる。これにより、トランジスタの動作速度のばらつき等に起因するタイミング性能の劣化及び機能の誤動作を防止することが可能となるので、半導体装置としての性能及び信頼性を向上することができる。
さらに詳しくは、ダム部１０９及び配線１１０の各層の高さは約１０μｍであり、各半導体チップ１０１、１０２の内部の拡散配線層の高さが約１μｍの場合の１０倍となる。また、各半導体チップ１０１、１０２の上に形成される再配線層の高さが約３μｍの場合の約３倍程度となる。従って、高さ成分の配線抵抗は、それぞれ１０分の１、３分の１程度に低減することができる。また、ダム部１０９及び配線１１０の配線幅についても、拡散配線層及び再配線層との比較において、前述の高さについての比率と同程度となる。すなわち、各半導体チップ１０１、１０２の内部の配線層の１０倍以上、各半導体チップ１０１、１０２上に形成する再配線の３倍以上の配線層の厚さの確保と電圧抑制の効果とを獲得することが可能となる。
上記の構成により、各半導体チップ１０１、１０２の内部の配線で構成されたメッシュ電源や縦貫形の電源に対しても、配線１１０を介して、ダム部１０９を構成するリング状の電源配線からの安定した電源供給が可能となる。また、ワイヤ１０６等からのインダクタ（Ｌ）成分の影響は、ダム部１０９という太いリング状の電源配線を経由して、各半導体チップ１０１、１０２に伝わるため、影響を伝えにくくすることが可能である。
（一実施形態の第１変形例）
図２は、本変形例に係る半導体装置２００の断面構成を示している。図２に示すように、半導体装置２００は、上側の第１の半導体チップ１０１の回路形成面上において、各半導体チップ１０１、１０２の中央部に引き延ばされた配線１２０をさらに有している。配線１２０は、第１の半導体チップ１０１に形成されたバンプ１０４と接続され、電源（又はグランド）配線として機能している点で、一実施形態と異なる。
このように、第１の半導体チップ１０１の回路形成面上には、配線１２０が設けられ、第２の半導体チップ１０２の回路形成面上には、配線１１０が設けられることから、各半導体チップ１０１、１０２に対し、より均等で、より安定した電源供給が可能となる。従って、各半導体チップ１０１、１０２の中央部における電圧降下をより確実に抑制することができる。
（一実施形態の第２変形例）
図３は、本変形例に係る半導体装置３００の断面構成を示している。図３に示すように、半導体装置３００は、下側の第２の半導体チップ１０２の回路形成面上において、ダム部１０９が第１の半導体チップ１０１の搭載領域を囲むリング状の電源（又はグランド）配線として形成され、第１の半導体チップ１０１の回路形成面上において、ダム部１０９から各半導体チップ１０１、１０２の中央部に引き延ばされた配線１２０が、第２の半導体チップ１０２に形成されたバンプ１０４と接続され、電源（又はグランド）配線として機能している。
この構成により、上側の第１の半導体チップ１０１へのより安定した電源供給が可能になり、各半導体チップ１０１、１０２の中央部における電圧降下をより確実に抑制することができる。
（一実施形態の第３変形例）
図４は、本変形例に係る半導体装置４００の断面構成を示している。図４に示すように、半導体装置４００は、下側の第２の半導体チップ１０２の回路形成面上において、各半導体チップ１０１、１０２の中央部に引き延ばされた配線２１０を有する。配線２１０は、各半導体チップ１０１、１０２の中央部でバンプ１０４と接続され、且つ配線２１０の下側において、半導体チップ１０２の上の複数のパッド１１２と接続された電源配線である。
この構成により、各半導体チップ１０１、１０２の中央部及び第２の半導体チップ１０２の全体に対して、より安定した電源供給が可能となって、電圧降下をより確実に抑制することができる。
（一実施形態の第４変形例）
図５は、本変形例に係る半導体装置５００の平面構成を示している。図５に示すように、半導体装置５００は、上側の第１の半導体チップ１０１の外側ではなく、第１の半導体チップ１０１における互いに対向する２辺の側端部と重なるようにダム部５０９の電源（又はグランド）配線が配置される点で、第１の実施形態と異なる。
この構成により、各半導体チップ１０１、１０２の中央部に加えて、各半導体チップ１０１、１０２の側端部においても電源を効果的に供給することが可能となる。
なお、本変形例に係るダム部５０９は、半導体チップ１０１における互いに対向する２辺の側端部と重なる構成に限られない。例えば、ダム部５０９は、第１の半導体チップ１０１の周縁部の少なくとも一部と重なるように形成すればよい。
（一実施形態の第５変形例）
図６は、本変形例に係る半導体装置６００の断面構成を示している。図６に示すように、半導体装置６００は、平面寸法において、下側の第２の半導体チップ６０２が上側の第１の半導体チップ１０１よりも小さい。これにより、第２の半導体チップ６０２の端部は、第１の半導体チップ１０１の端部よりも内側に存在する。
第２の半導体チップ６０２には、第１の半導体チップ１０１の下側に位置する側面から外方に向けて樹脂材からなる拡張部１１３が形成されている。また、第２の半導体チップ６０２の回路形成面の端部から拡張部１１３の上に亘って、引き出し構造を構成するパッド１１２及び再配線層１１４が形成されて、パッド１１２と再配線層１１４とは電気的に接続されている。ワイヤ１０６は、配線基板１０３と拡張部１１３の上の再配線層１１４とを電気的に接続する。
なお、下側の第２の半導体チップ６０２が上側の第１の半導体チップ１０１と同等の平面寸法か、又は第２の半導体チップ６０２の方が第１の半導体チップ１０１よりも大きい場合であっても、同様に拡張部１１３及び再配線層１１４を設ける構成を採ることができる。
この構成により、各半導体チップ１０１、６０２の外形寸法の大小に依存することなく、ダム部１０９を形成することができる。その上、ダム部１０９及び該ダム部１０９と接続される配線１１０によって、各半導体チップ１０１、６０２の中央部に、より安定した電源供給を実現することができる。その結果、電圧降下をより確実に抑制することが可能となる。また、樹脂材からなる拡張部１１３を利用して、ダム部１０９の幅を、例えば１００μｍ程度まで拡大して電源を強化することもできるため、より安定した電源確保が可能となる。
（一実施形態の第６変形例）
図７（ａ）及び図７（ｂ）は、本変形例に係る半導体装置７００の断面構成を示している。図７（ａ）及び図７（ｂ）に示すように、半導体装置７００は、平面寸法において、下側の第２の半導体チップ６０２が上側の半導体チップ１０１よりも小さい。これにより、第２の半導体チップ６０２の端部は、上側の第１の半導体チップ１０１の端部よりも内側に存在する。第２の半導体チップ６０２には、第１の半導体チップ１０１の下側に位置する側面から外方に向けて樹脂材からなる拡張部１１３が形成されている。また、第２の半導体チップ６０２の回路形成面の端部から拡張部１１３の上に亘って、引き出し構造を構成するパッド１１２及び再配線層１１６が形成されて、パッド１１２と再配線層１１６とは電気的に接続されている。
本変形例においては、ダム部１０９と接続される配線１１０に代えて、再配線層１１６を構成する複数の配線が、各半導体チップ１０１、６０２の中央部にまで引き込まれている。再配線層１１６と第２の半導体チップ６０２内のパッド１１２とは電気的に接続される。再配線層１１６は、中央部のバンプ１０４と電気的に接続される。但し、中央部に引き込まれる途中で第２の半導体チップ６０２の上の複数のパッド１１２と適宜接続されてもよい。
ワイヤ１０６は、配線基板１０３と拡張部１１３上の再配線層１１６とを電気的に接続する。これにより、樹脂基板１０３からワイヤ１０６、再配線層１１６及びパッド１１２を介し、第２の半導体チップ６０２は配線基板１０３と電気的に接続される構成となる。
なお、下側の第２の半導体チップ６０２が上側の第１の半導体チップ１０１と同等の平面寸法か、又は第２の半導体チップ６０２が第１の半導体チップ１０１よりも大きい場合であっても、同様に拡張部１１３及び再配線層１１６を設ける構成を採ることができる。
この構成により、各半導体チップ１０１、６０２の外形寸法の大小に依存することなく、ダム部１０９を形成することができる。その上、ダム部１０９及び該ダム部１０９と接続される再配線層１１６によって、各半導体チップ１０１、６０２の中央部により安定した電源供給を実現することができる。その結果、電圧降下をより確実に抑制することが可能となる。また、樹脂材からなる拡張部１１３を利用して、ダム部１０９の幅を、例えば１００μｍ程度まで拡大して電源を強化することもできるため、より安定した電源確保が可能になる。
なお、配線１１０の代わりに再配線層１１６を用いる構成としたが、配線１１０に加えて再配線層１１６を用いる構成とすることも可能である。この場合は、再配線層１１６よりも層が厚く且つ幅が大きい配線１１０と併用することにより、配線抵抗をさらに抑制することができる。
ここまで、本発明の実施形態及びその変形例を説明してきたが、各実施形態及びその変形例に共通の事項を加えて補足する。各構成要素を示す符号については、一実施形態で用いた符号を用いるが、各変形例も担保する。
図８に示すように、ワイヤ１０６は、配線基板１０３とダム部１０９とを接続してもよい。
また、図９に示すように、ダム部１０９は、３重構造又はそれ以上の多重構造としてもよい。
また、ワイヤ１０６と接続され、リング状の電源配線であるダム部１０９にも接続されるパッド１１１の位置は、配線１１０とダム部１０９との接続点に、より近い領域に配置するのが望ましい。
配線１１０は、バンプ１０４と接続せずに、下側の第２の半導体チップ１０２内を貫通して、該第２の半導体チップ１０２の上のパッドを介して電源の供給を実現してもよい。
また、各変形例を説明する平面図において、一実施形態を説明する図１（ｂ）のように、配線１１０と交差する方向にも配線を追加することも可能である。但し、アンダーフィル樹脂１０５の流動性を阻害しないようにするため、電源配線は一方向に配置する方が望ましい。
また、上側の第１の半導体チップ１０１は、複数個を配置してもよい。
また、アンダーフィル樹脂１０５の塗布量を調整することにより、２重構造のリング電源（ダム部１０９）における２本の配線を覆い、電源及びグランドを併用する場合の各配線間のリーク又はショートを低減することができる。その上、容量成分が増大して、より電源を安定化することが可能である。
また、配線基板１０３の上に第２の半導体チップ１０２等を実装したが、第２の半導体チップ１０２等を実装する部材は、配線基板１０３に限られず、リードフレームであってもよい。
また、配線１１０及び再配線層１１６は、各半導体チップ１０１、１０２等の中央部のバンプ１０４と必ずしも接続される必要はなく、各半導体チップ１０１、１０２等の所定のパッドと接続されていればよい。このような構成により、電源及びグランドが安定化して電圧降下等を抑制することができる。
以上、本発明を上記の一実施形態及びその変形例、製造方法の一例に基づいて詳細に説明したが、本発明は上記の実施形態等に限られない。本発明の主旨を逸脱しない限りにおいて変形や変更が可能であり、例えば、変形例を組み合わせた構成や、構成要素の一部を実施形態等に記載されていない代替物に置き換えた構成も本発明の範疇とする。
本発明に係る半導体装置は、ＣｏＣ形態を採る半導体装置を用いた電子機器等に幅広く適用できる。
１００，２００，３００，４００，５００，６００，７００ 半導体装置
１０１，１０２，６０２ 半導体チップ
１０３ 配線基板
１０４ バンプ
１０５ アンダーフィル樹脂
１０６ ワイヤ
１０７ 封止樹脂
１０９，５０９ ダム部
１１０，１２０，２１０ 配線
１１１，１１２ パッド
１１３ 拡張部
１１４，１１６ 再配線
１３０ バンプ

Claims (17)

  1. 回路形成面を下にして配置された第１の半導体チップと、
    前記第１の半導体チップが回路形成面同士を対向させて搭載された第２の半導体チップと、
    前記第２の半導体チップが搭載された基台と、
    前記第２の半導体チップの上面において、前記第１の半導体チップの搭載領域の外周又は周縁部の一部と重なるように形成されたリング状の第１の配線と、
    前記第１の半導体チップと前記第２の半導体チップとが対向する領域に、前記第１の配線から、前記第１の半導体チップ又は前記第２の半導体チップの中央部に延伸して配置された第２の配線とを備え、
    前記第２の配線は、前記第１の半導体チップ又は第２の半導体チップの中央部において、前記第１の半導体チップ又は第２の半導体チップの回路形成面にある接続端子と電気的に接続されており、
    前記第１の配線及び第２の配線は、電源配線又はグランド配線である半導体装置。
  2. 請求項１において、
    前記第２の半導体チップの平面寸法は、前記第１の半導体チップよりも大きい半導体装置。
  3. 請求項１において、
    前記第２の配線は、前記第１の半導体チップの回路形成面に配置されている半導体装置。
  4. 請求項１〜３のいずれか１項において、
    前記第２の配線は、前記第２の半導体チップの回路形成面に配置されている半導体装置。
  5. 請求項１において、
    前記基台と前記第２の半導体チップの上に形成された前記第１の配線とは、ワイヤで接続されている半導体装置。
  6. 請求項１において、
    前記第１の配線は、複数の配線により形成されている半導体装置。
  7. 請求項１において、
    前記第１の配線は、前記第２の半導体チップの上面に形成された複数のパッドと接続されている半導体装置。
  8. 回路形成面を下にして配置された第１の半導体チップと、
    側面から外方に向かって形成された拡張部を有し、前記第１の半導体チップが回路形成面同士を対向させて搭載された第２の半導体チップと、
    前記第２の半導体チップが搭載された基台と、
    前記第２の半導体チップの上面又は前記拡張部の上面において、前記第１の半導体チップの搭載領域の外周又は周縁部の一部と重なるように形成されたリング状の第１の配線と、
    前記第１の半導体チップと前記第２の半導体チップとが対向する領域に、前記第１の配線から、前記第１の半導体チップ又は前記第２の半導体チップの中央部に延伸して配置された第２の配線とを備え、
    前記第２の配線は、前記第１の半導体チップ又は第２の半導体チップの中央部において、前記第１の半導体チップ又は第２の半導体チップの回路形成面にある接続端子と電気的に接続されており、
    前記第１の配線及び第２の配線は、電源配線又はグランド配線である半導体装置。
  9. 請求項８において、
    前記第１の半導体チップと前記第２の半導体チップが対向する領域において、前記第２の半導体チップの上面及び前記拡張部の上面に亘って形成され、前記第１の配線と電気的に接続された再配線部が形成されている半導体装置。
  10. 請求項８において、
    前記第２の配線は、前記第１の半導体チップの回路形成面に配置されている半導体装置。
  11. 請求項８において、
    前記第２の配線は、前記第２の半導体チップの回路形成面に配置されている半導体装置。
  12. 請求項８において、
    前記第１の配線は、複数の配線により形成されている半導体装置。
  13. 請求項８において、
    前記第１の配線は、前記第２の半導体チップの上面に形成された複数のパッドと接続されている半導体装置。
  14. 回路形成面を下にして配置された第１の半導体チップと、
    側面から外方に向かって形成された拡張部を有し、前記第１の半導体チップが回路形成面同士を対向させて搭載された第２の半導体チップと、
    前記第２の半導体チップが搭載された基台と、
    前記第２の半導体チップの上面又は前記拡張部の上面において、前記第１の半導体チップの搭載領域の外周又は周縁部の一部と重なるように形成されたリング状の配線と、
    前記第１の半導体チップと前記第２の半導体チップとが対向する領域に、前記第２の半導体チップの上面及び前記拡張部の上面に亘って形成され、前記リング状の配線と電気的に接続された再配線部とを備え、
    前記再配線部は、前記第１の半導体チップ又は第２の半導体チップの中央部において、前記第１の半導体チップ又は第２の半導体チップの回路形成面にある接続端子と電気的に接続されており、
    前記リング状の配線及び再配線部は、電源配線又はグランド配線である半導体装置。
  15. 請求項１４において、
    前記リング状の配線は、複数の配線により形成されている半導体装置。
  16. 請求項１４において、
    前記リング状の配線は、前記第２の半導体チップの上面に形成された複数のパッドと接続されている半導体装置。
  17. 請求項９又は１４において、
    前記基台と前記拡張部の前記再配線部の上に形成されたパッドとは、ワイヤで接続されている半導体装置。
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