JP5973456B2 - 半導体装置 - Google Patents

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Description

本発明は、チップオンチップ構造を有する半導体装置に関する。
近年の半導体製造技術の微細化に伴い、大規模集積回路(Large Scale Integration：ＬＳＩ）を構成するトランジスタの数は増加の一途をたどっている。また、ＬＳＩを構成する、特にシステムが複雑且つ大規模になるにつれて、いわゆるシステムＬＳＩが必要とするメモリ容量の増大が懸念されている。例えば、大規模メモリ回路を搭載したシステムＬＳＩにおける高効率な実装方法が、コスト面から最も重要な課題の１つとなっている。
一方、ＬＳＩとパッケージとの接続方式として、一般にワイヤボンディング方式及びフリップチップ方式が用いられている。これらの実装形態を用いた場合は、システムＬＳＩ自体のチップ内にメモリ回路を組み込むか、又はＬＳＩチップを搭載する搭載基板若しくは実装基板にメモリ回路を搭載する必要がある。チップ内にメモリ回路を組み込む場合には、メモリ容量の制約を受ける。また、基板にメモリ回路を搭載する場合には、基板自体の面積の拡大及び搭載コストの増大等が課題となる。
以上に述べた課題の解決策として、チップオンチップ（Chip on Chip：ＣＯＣ）構造がある。図１６は、例えば特許文献１にあるような、従来の一般的なＣＯＣ構造の断面構成を示している。図１６に示すように、互いの素子形成面に複数のパッドが形成された第１のチップ１１及び第２のチップ１２が各パッドの上にそれぞれ形成されたバンプ１４を介して電気的に接続され、また、アンダーフィル樹脂材１５によって互いに固着されている。
第１のチップ１１は、その第２のチップ１２と反対側の面が配線基板等の基板１３の上に接着材により固着されている。また、第１のチップ１１の上面（素子形成面）には、ワイヤボンド用のパッドが設けられており、ワイヤ１６によって基板１３と電気的に接続されている。ワイヤ１６を含め第１のチップ１１及び第２のチップ１２は、モールド樹脂材１７（外形の輪郭のみ図示）によって覆われている。
このように、ＣＯＣ構造を用いることにより、複数のチップ１１、１２を基板１３の上に搭載できるため、通常のワイヤボンディング方式及びフリップチップ方式と比べて、複数のチップを効率的に且つ小面積で接合することができる。
また、特許文献２及び特許文献３には、第１の半導体チップの上に配置される第２の半導体チップの配置位置をずらす構成が記載されている。
特開２０１０−１４１０８０号公報 特開２００７−２０７８０５号公報 特開２００５−１８３９３４号公報
しかしながら、特許文献１に記載された方法は、上層に搭載されるチップが下層に搭載されるチップと比べて小型であることが前提であり、下層のチップが上層のチップと同等か又はそれより小型である場合には、下層のチップにワイヤボンド領域を確保することができない。このような場合、下層のチップのサイズを大きくし、チップ上で再配線領域を確保して対応していたが、配線抵抗が増大すると共にコストが増大するという課題があった。
また、特許文献２及び特許文献３に記載された方法は、第１の半導体チップがその上に搭載される第２の半導体チップと同等か又はそれよりも小さいサイズの場合には、上下のチップの配置位置を互いにずらしても、必要とされる端子数を確保することができず、また、ワイヤボンディング端子が、チップの片側に偏るため、実装基板の配線が複雑となって、コストが増大するという問題があった。さらには、第２の半導体チップの下側の一部に第１の半導体チップが存在しない領域が生じ、組み立て後の品質の信頼性に課題が発生するという問題もあった。
本発明は、前記の問題に鑑み、上層及び下層のチップのサイズによらず、チップの主面と基板とのボンディングを可能とし、チップの主面から基板への配線抵抗を低減することにより、動作速度のばらつき等に起因するタイミング性能及び機能の誤動作を防止できるようにすることを目的とする。
また、上層及び下層のチップのサイズによらず、上下のチップの配置をずらした場合にも、ＣＯＣ実装時の接合端子数を増大できるようにし、端子数の増大による高機能化を低コストで実現できるようにすることを目的とする。
さらには、上層の半導体チップと基板との間に空隙が生じる構成を防止して、組み立て後の品質の信頼性を確保することを目的とする。
なお、本発明においては、上記の複数の目的のうち少なくとも１つを達成できればよい。
前記の目的を達成するため、本発明は、ＣＯＣ構造を持つ半導体装置を、一方のチップに拡張部を設けると共に、該一方のチップの半導体領域の一部を覆わないように他のチップを配置して、半導体領域に形成された端子から基板に導電性部材によって接続が可能な構成とする。
本願発明者らは、ＣＯＣ構造を有するチップの実装において、例えば下層のチップを樹脂材等により拡張した場合に、拡張された下層のチップの引き出し配線（再配線）による抵抗の増大により生じる配線遅延によるチップの誤動作の影響を受けにくくする方法を種々検討した結果、以下のような発明に想到した。すなわち、上層及び下層のチップの大小関係に依存せず、チップからの引き出し配線の抵抗を下げる方策として、下層のチップの半導体領域上の接合端子（チップ上端子）の一部を覆わないように上層のチップを配置して、チップ上端子から基板へ直接に接続（ボンディング）できる構成とする。これにより、配線抵抗を低減でき、且つ接合端子の数を増加することができ、チップの動作速度のばらつき等に起因するＬＳＩの動作不具合の発生を防止することができる。
具体的に、本発明に係る第１の半導体装置は、基台と、基台の上に保持され、本体部の側面から外方に拡張された拡張部を有する第１の半導体チップと、第１の半導体チップの拡張部と基台とを接続する第１の導電性部材と、第１の半導体チップの本体部と基台とを接続する第２の導電性部材とを備えている。
第１の半導体装置によると、下層のチップである第１の半導体チップに拡張部を設けることにより、下層のチップが上層チップと比べて同等又は小型の場合でも上層のチップの搭載の自由度及び基台との接合の自由度が高くなる。その上、拡張部だけでなくチップの本体部と基台とを第２の導電性部材によりボンディングすることにより、高速動作が必要な回路構成に対しても、低抵抗で配線することが可能となる。また、組み立てコストを上昇させることなく、端子数を増やすことが可能となる。その上、第２の半導体チップと基台との間に空隙が生じないため、組み立て後の品質の信頼性が向上する。
第１の半導体装置において、第１の半導体チップの上に固着され、且つバンプを介して接続された第２の半導体チップをさらに備えていることが好ましい。
この場合に、第１の半導体装置において、第２の半導体チップは、複数の半導体チップであってもよい。
このように、上層のチップである第２の半導体チップを複数個搭載することにより、大規模回路に対する対応が可能となる。
第１の半導体装置において、第１の半導体チップにおける拡張部は、本体部の一辺にのみ設けられていてもよい。
また、第１の半導体装置において、第１の半導体チップにおける拡張部は、本体部の二辺にのみ設けられていてもよい。
また、第１の半導体装置において、第１の半導体チップにおける拡張部は、本体部の三辺に設けられていてもよい。
このように、第１の半導体チップに設ける拡張部は、第１の半導体チップのサイズと第２の半導体チップのサイズとの大小関係、及び各半導体チップの高速動作の必要性等を勘案して、必要に応じて設ければよい。
第１の半導体装置が第２の半導体チップを備えている場合に、第１の半導体チップにおける本体部の側面と第２の半導体チップの側面とは、平面視で少なくとも三方向の側面がずれるように配置されていてもよい。
このようにすると、第１の半導体チップにおける拡張部と本体部との境界領域を、第２の半導体チップの周縁部と重ならない位置で配置することにより、高速動作が必要な回路構成に対しても、低抵抗で配線することが可能となる。その上、第１の半導体チップにおける拡張部との境界領域に組み立て応力が集中することを回避できるので、組み立てコストを抑えることができる。
本発明に係る第２の半導体装置は、基台と、基台の上に固着され、本体部の側面から外方に拡張された拡張部を有する第１の半導体チップと、第１の半導体チップの上にそれぞれ固着され且つバンプを介して接続された複数の第２の半導体チップと、第１の半導体チップの拡張部と基台とを接続する第１の導電性部材とを備えている。
第２の半導体装置によると、第１の半導体装置の効果を得られる上に、上層のチップである第２の半導体チップを複数個搭載することにより、大規模回路に対する対応が可能となる。従って、複数のチップ数の端子数の増大による高機能化を低コストで実現することができる。
第２の半導体装置において、第１の半導体チップの本体部と基台とを接続する第２の導電性部材をさらに備えていることが好ましい。
また、第２の半導体装置において、第１の半導体チップと基台とは、第１の半導体チップの拡張部に設けられた第１の導電性部材でのみ接続されていてもよい。
第１の半導体装置は、第１の半導体チップの上に、素子形成面の反対側の面を第１の半導体チップと対向させて保持された第２の半導体チップと、第２の半導体チップと第１の半導体チップとを、第１の半導体チップの本体部及び拡張部のうち少なくとも本体部において接続する第３の導電性部材とをさらに備えていてもよい。
このようにすると、上層のチップである第２の半導体チップを第１の半導体チップの上にフリップチップ実装せずに、第３の導電性部材としてワイヤによりボンディングを行う構成を採ることができる。
この場合に、第１の半導体装置は、第２の半導体チップと第１の半導体チップの拡張部とを接続する第４の導電性部材をさらに備えていてもよい。
また、第１の半導体装置は、第１の半導体チップと基台との間に保持され、且つ第１の半導体チップと第１のバンプを介して接続された第２の半導体チップをさらに備え、第１の導電性部材は第２のバンプであり、且つ第２の導電性部材は第３のバンプであってもよい。
このように、上層のチップである第１の半導体チップに拡張部を設けることにより、下層の第２の半導体チップが第１の半導体チップよりも大型の場合であっても、単数又は複数の第２の半導体チップの搭載の自由度及び基台との接合の自由度が高くなる。その上、第１の半導体チップの拡張部に第２のバンプを設けることにより、端子数を増やすことが可能となる。
第１又は第２の半導体装置において、第１の半導体チップの拡張部には、第１の導電性部材と本体部とを接続する再配線が設けられていてもよい。
第１又は第２の半導体装置において、第１の半導体チップにおける拡張部の側面は、第２の半導体チップにおける最も外側の側面の位置よりも、平面視で外側に位置することが好ましい。
第１又は第２の半導体装置において、基台は、配線基板であってもよい。
また、第１又は第２の半導体装置において、基台は、リードフレームであってもよい。
本発明に係る半導体装置によると、ＣＯＣ実装時の接合端子数をチップサイズによらずに増大でき、且つチップの主面から基台への配線抵抗を低減することが可能となる。また、動作速度のばらつき等に起因するタイミング性能及び機能の誤動作が防止されると共に、端子数の増大による高機能化を低コストで実現することができる。また、上層の半導体チップと基台との間に空隙が生じないため、組み立て後の品質の信頼性が向上する。
図１は第１の実施形態に係る半導体集積回路装置を示し、図２、図３、図４及び図５のＩ−Ｉ線における断面図である。 図２は第１の実施形態に係る半導体集積回路装置を示す平面図である。 図３は第１の実施形態の第１変形例に係る半導体集積回路装置を示す平面図である。 図４は第１の実施形態の第２変形例に係る半導体集積回路装置を示す平面図である。 図５は第１の実施形態の第３変形例に係る半導体集積回路装置を示す平面図である。 図６は第２の実施形態に係る半導体集積回路装置を示し、図７のVI−VI線における断面図である。 図７は第２の実施形態に係る半導体集積回路装置を示す平面図である。 図８は第２の実施形態の一変形例に係る半導体集積回路装置を示し、図９のVIII−VIII線における断面図である。 図９は第２の実施形態の一変形例に係る半導体集積回路装置を示す平面図である。 図１０は第３の実施形態に係る半導体集積回路装置を示し、図１１のＸ−Ｘ線における断面図である。 図１１は第３の実施形態に係る半導体集積回路装置を示す平面図である。 図１２は第３の実施形態の一変形例に係る半導体集積回路装置を示し、図１３のXII−XII線における断面図である。 図１３は第３の実施形態の一変形例に係る半導体集積回路装置を示す平面図である。 図１４は第４の実施形態に係る半導体集積回路装置を示し、図１５のXIV−XIV線における断面図である。 図１５は第４の実施形態に係る半導体集積回路装置を示す平面図である。 図１６は従来のＣＯＣ構造を持つ半導体集積回路装置を示す断面図である。
（第１の実施形態）
本発明の第１の実施形態に係る半導体集積回路装置について図１及び図２を参照しながら説明する。
図１及び図２に示すように、第１の実施形態に係る半導体集積回路装置１００は、第１の半導体チップ１０１（以下、単に第１のチップ１０１と呼ぶ。）と、その上にアンダーフィル材１０５により固着された第２のチップ１０２（以下、単に第２のチップ１０２と呼ぶ。）とが、積層された複数の配線層を含む基板１０３の主面上に、第１のチップ１０１を下にして固着されている。
第１のチップ１０１は、例えばシリコン（Ｓｉ）からなる本体部１０１Ａと、該本体部１０１Ａの二方の側面からそれぞれ外側に主面（素子形成面）に平行に延びる、例えば樹脂材からなる拡張部１０１Ｂとから構成されている。本体部１０１Ａの主面には、複数のパッド（図示せず）が形成され、本体部１０１Ａと拡張部１０１Ｂとは、各パッドと接続された再配線１０８を介して電気的に接続されている。
再配線１０８は、拡張部１０１Ｂの上でワイヤボンド用のパッドと接続され、第１の導電性部材としての第１のワイヤ１０６ａを介して基板１０３と電気的に接続されている。さらに、本体部１０１Ａに形成されたパッドは、第２の導電性部材としての第２のワイヤ１０６ｂを介して基板１０３と電気的に接続されている。
第２のチップ１０２は、その素子形成面（下面）に複数のパッドが形成されている。各パッドは、第１のチップ１０１の素子形成面（上面）に形成された複数のパッドと対向し、且つそれぞれバンプ１０４を介して、又は再配線１０８と拡張部１０１Ｂの上のバンプ１０４Ｂとを介して、電気的に接続されている。
基板１０３の主面上に形成されたモールド樹脂材１０７（外形の輪郭のみ図示）により、拡張部１０１Ｂ及びその上の再配線１０８を含む第１のチップ１０１と、第２のチップ１０２と、第１のワイヤ１０６ａ及び第２のワイヤ１０６ｂとが覆われている。
また、基板１０３のモールド樹脂材１０７と反対側の面（下面）には、基板１０３の内部に設けられた積層配線及びビア(via）と電気的に接続される複数のバンプ１５０が形成されている。
このように、第１の実施形態に係る半導体集積回路装置１００は、第２のチップ１０２が第１のチップ１０１に対してフリップチップ接続されたチップオンチップ（ＣＯＣ）構造を採る。
この構成により、下層のチップである第１のチップ１０１のサイズの大小関係によらず、特に、第１のチップ１０１のチップサイズが上層の第２のチップ１０２のチップサイズと同等か又は第２のチップ１０２よりも小さい場合に、第１のチップ１０１に拡張部１０１Ｂを設けることにより、第１のチップ１０１の接合端子数を増加することができる。
さらに、第１の実施形態においては、拡張部１０１Ｂだけでなく、第１のチップ１０１の本体部１０１Ａに形成されたパッドが、第２のワイヤ１０６ｂを介して基板１０３と電気的に接続される。その結果、半導体集積回路装置１００が高速動作を必要とする回路構成であっても、低抵抗で配線することが可能となる。また、拡張部１０１Ｂに用いる第１のワイヤ１０６ａと、本体部１０１Ａに用いる第２のワイヤ１０６ｂとによって、基板１０３の主面上における第１のチップ１０１の周辺部に、必要な接合端子を設けることができる。また、拡張部１０１Ｂに用いる第１のワイヤ１０６ａと第２のチップ１０２とが、再配線１０８とバンプ１０４Ｂとを介して電気的に接続されることにより、第２のチップ１０２と接続される端子の数を増やすことが可能となるだけでなく、低抵抗で配線することが可能となる。その結果、組み立てコストを上昇させることなく、端子数を増やすことが可能となる。
これにより、第１のチップ１０１の主面から基板１０３への配線抵抗を低減することができるため、動作速度のばらつき等に起因するタイミング性能及び機能の誤動作が防止されて、端子数の増大による高機能化を低コストで実現することができる。
さらには、第２のチップ１０２と基板１０３との間に空隙が生じないため、組み立て後の本集積回路装置における信頼性を確保することができる。
なお、第１のチップ１０１の拡張部１０１Ｂの構成材料である樹脂材には、例えば、エポキシ樹脂等を用いることができる。また、拡張部１０１Ｂの構成材料は、樹脂材に限られず、金属、例えばＦｅ−Ｎｉ系合金又はＣｕ系合金等の他の材料を用いてもよい。なお、拡張部１０１Ｂに金属等の導電性材料を用いる場合は、該拡張部１０１Ｂに再配線１０８を設ける際に、拡張部１０１Ｂと再配線１０８との間に絶縁性材料を介在させる必要がある。拡張部１０１Ｂの樹脂材以外の構成材料は、以下の各実施形態及びその変形例に対しても適用可能である。
本実施形態においては、第２のチップ１０２の第１のチップ１０１への搭載位置として、第１のチップ１０１における本体部１０１Ａの残りの二辺の周縁部のうち、少なくとも一周縁部が、第２のチップの対応する辺の外側の領域から露出する必要がある。なお、露出する領域が複数の領域であっても、第２のワイヤ１０６ｂは複数の周縁部のうちの少なくとも１つの周縁部に設ければよい。
また、本実施形態においては、第１のチップ１０１及び第２のチップ１０２の各平面形状を四辺形状としているが、本発明は、必ずしも四辺形状に限られない。例えば、三角形状又は五角形以上の多角形状であっても、本発明は適用可能である。これは、以下の各実施形態及びその変形例に対しても適用可能である。
（第１の実施形態の第１変形例）
図３に示すように、第１の実施形態の第１変形例に係る半導体集積回路装置１００は、それを構成する第１のチップ１０１に設ける拡張部１０１Ｂが、第１のチップ１０１の本体部１０１Ａの一辺にのみ形成されている。
第１変形例においては、第２のチップ１０２の第１のチップ１０１への搭載位置として、第１のチップ１０１における本体部１０１Ａの残りの三辺の周縁部のうち、少なくとも一周縁部が、第２のチップの対応する辺の外側の領域から露出する必要がある。なお、露出する領域が複数の領域であっても、第２のワイヤ１０６ｂは複数の周縁部のうちの少なくとも１つの周縁部に設ければよい。
（第１の実施形態の第２変形例）
図４に示すように、第１の実施形態の第２変形例に係る半導体集積回路装置１００は、それを構成する第１のチップ１０１に設ける拡張部１０１Ｂが、第１のチップ１０１の本体部１０１Ａの三辺に形成されている。
第２変形例においては、第２のチップ１０２の第１のチップ１０１への搭載位置として、第１のチップ１０１における本体部１０１Ａの残りの一辺の周縁部が、第２のチップの対応する辺の外側の領域から露出する必要がある。
第１の実施形態及びその変形例に示すように、第１のチップ１０１に設ける拡張部１０１Ｂは、第１のチップ１０１のサイズと第２のチップ１０２のサイズとの大小関係、及び各チップ１０１、１０２の高速動作の必要性等を考慮して、必要に応じて設けることができる。
（第１の実施形態の第３変形例）
図５に示すように、第１の実施形態の第３変形例に係る半導体集積回路装置１００は、第１のチップ１０１における本体部１０１Ａの側面と第２のチップ１０２の側面とが、少なくとも三辺において平面視でずれるように配置されている。
このように、第１のチップ１０１と第２のチップ１０２との双方のチップの側面を互いにずらすことにより、第１のチップ１０１における本体部１０１Ａとその拡張部１０１Ｂとの境界部分への応力の集中を回避することができる。
（第２の実施形態）
以下、本発明の第２の実施形態に係る半導体集積回路装置について図６及び図７を参照しながら説明する。図６及び図７において、図１及び図２に示した構成部材と同一の構成部材には同一の符号を付している。
図６及び図７に示すように、第２の実施形態に係る半導体集積回路装置１００Ａは、ＣＯＣ構造における上層のチップとして、複数の第２のチップ１０２を搭載している。
本実施形態においては、例えば、４個の第２のチップ１０２を用いており、各チップ１０２の機能は全てが異なってもいてもよく、また、少なくとも２つが同一の機能を有していてもよい。
また、４個の第２のチップ１０２は、それぞれの外側の側面が第１のチップ１０１の三辺の外側に位置するように配置される。このため、第１のチップ１０１の拡張部１０１Ｂは、第２のチップ１０２の側面が本体部１０１Ａよりも外側に位置する三辺に設けられる。
なお、第１の実施形態と同様に、第１のチップ１０１の残りの一辺の本体部１０１Ａの主面は、第２のワイヤ１０６ｂを設ける領域が確保されるように、第２のチップ１０２の側方から露出している必要がある。
また、第１のチップ１０１と複数の第２のチップ１０２とのチップサイズの大小関係によっては、第１のチップ１０１の拡張部１０１Ｂを、図２のように、二辺にのみ設けてもよく、また、図３のように、一辺にのみ設けてもよい。
第２の実施形態によると、下層のチップである第１のチップ１０１のサイズの大小関係によらず、特に、第１のチップ１０１のチップサイズが上層の複数の第２のチップ１０２を搭載するのに必要な面積と同等又はそれよりも小さい場合に、第１のチップ１０１に少なくとも１つの拡張部１０１Ｂを設けることにより、第１のチップ１０１の接合端子数を増加することができる。
さらに、第２の実施形態においては、拡張部１０１Ｂだけでなく、第１のチップ１０１の本体部１０１Ａに形成されたパッドが、第２のワイヤ１０６ｂを介して基板１０３と直接に接続される。その結果、半導体集積回路装置１００Ａが高速動作を必要とする回路構成であっても、低抵抗で配線することが可能となる。また、拡張部１０１Ｂと接続される第１のワイヤ１０６ａと、本体部１０１Ａと接続される第２のワイヤ１０６ｂとによって、基板１０３の主面上における第１のチップ１０１の周辺部に、必要な接合端子を設けることができる。その結果、組み立てコストを上昇させることなく、端子数を増やすことが可能となる。
これにより、第１のチップ１０１の主面から基板１０３への配線抵抗を低減することができるため、動作速度のばらつき等に起因するタイミング性能及び機能の誤動作が防止されて、端子数の増大による高機能化を低コストで実現することができる。
また、複数の第２のチップ１０２と基板１０３との間に空隙が生じないため、組み立て後の本集積回路装置における信頼性を確保することができる。
その上、第２の実施形態においては、複数の第２のチップ１０２を搭載することにより、第１のチップ１０１に対して、より高い機能を付与することが可能となる。
なお、第２の実施形態においては、第２のチップ１０２が４個の場合を説明したが、４個に限られず、２個以上であれば、本実施形態と同等の効果を得ることができる。
（第２の実施形態の一変形例）
図８及び図９に示すように、第２の実施形態の一変形例に係る半導体集積回路装置１００Ａは、第１のチップ１０１の本体部１０１Ａと基板１０３とが第２のワイヤによって接続されていない。
例えば、第１のチップ１０１及び複数の第２のチップ１０２のいずれもが高速動作が不要な構成である場合には、第１のチップ１０１の本体部１０１Ａと基板１０３とを第２のワイヤによって直接に接続しなくてもよい場合がある。
このようにすると、本変形例に係る半導体集積回路装置１００Ａの外形を小さくすることが可能となる。
また、第１のチップ１０１と複数の第２のチップ１０２との双方のチップの側面を互いにずらすことにより、第１のチップ１０１における本体部１０１Ａとその拡張部１０１Ｂとの境界部分への応力の集中を回避することができる。
（第３の実施形態）
以下、本発明の第３の実施形態に係る半導体集積回路装置について図１０及び図１１を参照しながら説明する。図１０及び図１１において、図１及び図２に示した構成部材と同一の構成部材には同一の符号を付している。
図１０及び図１１に示すように、第３の実施形態に係る半導体集積回路装置１００Ｂは、上層の第２のチップ１０２が下層の第１のチップ１０１の主面上に、バンプを介したフリップチップ実装ではなく、第２のチップ１０２の素子形成面を上にして実装されたＣＯＣ構造を採る。ここで、第２のチップ１０２と第１のチップ１０１の本体部１０１Ａとの電気的な接続は、第３の導電性部材としての第３のワイヤ１０６ｃによって行われる。
第２のチップ１０２は、側面が第１のチップ１０１の二辺の外側に位置するように配置される。このため、第１のチップ１０１の拡張部１０１Ｂは、第２のチップ１０２の側面が本体部１０１Ａよりも外側に位置する二辺に設けられる。
なお、第１の実施形態と同様に、第１のチップ１０１の残りの二辺の本体部１０１Ａの主面は、第２のワイヤ１０６ｂ及び第３のワイヤ１０６ｃを設ける領域が確保されるように、第２のチップ１０２の側方から露出している必要がある。
また、第１のチップ１０１と第２のチップ１０２とのチップサイズの大小関係によっては、第１のチップ１０１の拡張部１０１Ｂを、図３のように、一辺にのみ設けてもよく、また、図４のように、三辺に設けてもよい。
第３の実施形態によると、下層のチップである第１のチップ１０１のサイズの大小関係によらず、特に、第１のチップ１０１のチップサイズが上層の第２のチップ１０２の面積と同等又はそれよりも小さい場合に、第１のチップ１０１に少なくとも１つの拡張部１０１Ｂを設けることにより、第１のチップ１０１の接合端子数を増加することができる。
さらに、第３の実施形態においては、拡張部１０１Ｂだけでなく、第１のチップ１０１の本体部１０１Ａに形成されたパッドが、第２のワイヤ１０６ｂを介して基板１０３と電気的に接続される。その結果、半導体集積回路装置１００Ｂが高速動作を必要とする回路構成であっても、低抵抗で配線することが可能となる。また、拡張部１０１Ｂに用いる第１のワイヤ１０６ａと、本体部１０１Ａに用いる第２のワイヤ１０６ｂとによって、基板１０３の主面上における第１のチップ１０１の周辺部に、必要な接合端子を設けることができる。その結果、組み立てコストを上昇させることなく、端子数を増やすことが可能となる。
これにより、第１のチップ１０１の主面から基板１０３への配線抵抗を低減することができるため、動作速度のばらつき等に起因するタイミング性能及び機能の誤動作が防止されて、端子数の増大による高機能化を低コストで実現することができる。
なお、第３の実施形態においても、下層の第１のチップ１０１の上に、複数の第２のチップ１０２を搭載してもよい。
（第３の実施形態の一変形例）
図１２及び図１３に示すように、第３の実施形態の一変形例に係る半導体集積回路装置１００Ｂは、第２のチップ１０２の素子形成面と第１のチップ１０１の拡張部１０１Ｂとの電気的な接続に、第４の導電性部材である第４のワイヤ１０６ｄを用いている。
これにより、第２のチップ１０２と基板１０３との接続、又は第２のチップ１０２と第１のチップ１０１との接続の自由度を増すことができる。
なお、第１のチップ１０１の拡張部１０１Ｂにおける第４のワイヤ１０６ｄとの接続部には、図示はしていないが、パッド及び再配線が形成されている。
また、本変形例においても、下層の第１のチップ１０１の上に、複数の第２のチップ１０２を搭載してもよい。
（第４の実施形態）
以下、本発明の第４の実施形態に係る半導体集積回路装置について図１４及び図１５を参照しながら説明する。図１４及び図１５において、図１及び図２に示した構成部材と同一の構成部材には同一の符号を付している。
図１４及び図１５に示すように、第４の実施形態に係る半導体集積回路装置１００Ｃは、複数の第２のチップ１０２がその素子形成面を上にして基板１０３の主面上に直接に固着されている。第２のチップ１０２は、その素子形成面（上面）に複数のパッドが形成されている。
第１のチップ１０１は、半導体からなる本体部１０１Ａと、該本体部１０１Ａの二辺の側面からそれぞれ外側に素子形成面（下面）に平行に延びる拡張部１０１Ｂとから構成されている。本体部１０１Ａの素子形成面には、複数のパッドが形成され、本体部１０１Ａと拡張部１０１Ｂとは、各パッドと接続された再配線１０８を介して電気的に接続されている。
再配線１０８は、拡張部１０１Ｂの上でバンプ用のパッドと接続され、第２の導電性部材としての第２のバンプ１０４ｂを介して基板１０３と電気的に接続されている。さらに、本体部１０１Ａに形成されたパッドは、第３のバンプ１０４ｃを介して基板１０３と電気的に接続されている。
第２のチップ１０２の各パッドは、第１のチップ１０１の素子形成面に形成された複数のパッドと対向し且つそれぞれ第１の導電性部材である第１のバンプ１０４ａを介して電気的に接続されている。
第１のチップ１０１と、複数の第２のチップ１０２、第２のバンプ１０４ｂ及び第３のバンプ１０４ｃとの間には、アンダーフィル材１０５が充填されている。
このように、第４の実施形態に係る半導体集積回路装置１００Ｃは、第１のチップ１０１が複数の第２のチップ１０２に対してフリップチップ接続されたチップオンチップ（ＣＯＣ）構造を採る。
なお、拡張部１０１Ｂを含む第１のチップ１０１とアンダーフィル材とは、モールド樹脂材により覆われていてもよい。
この構成により、上層のチップである第１のチップ１０１のサイズの大小関係によらず、特に、第１のチップ１０１のチップサイズが下層の複数の第２のチップ１０２を搭載するのに必要な面積と同等又はそれよりも小さい場合に、第１のチップ１０１に拡張部１０１Ｂを設けることにより、第１のチップ１０１の接合端子数を増加することができる。
さらに、第１の実施形態においては、拡張部１０１Ｂだけでなく、第１のチップ１０１の本体部１０１Ａに形成されたパッドが、第３のバンプ１０４ｃを介して基板１０３と直接に接続される。その結果、半導体集積回路装置１００Ｃが高速動作を必要とする回路構成であっても、低抵抗で配線することが可能となる。また、拡張部１０１Ｂに設ける第２のバンプ１０４ｂと、本体部１０１Ａに設ける第３のバンプ１０４ｃとによって、基板１０３の主面上における第１のチップ１０１の周辺部に、必要な接合端子を設けることができる。その結果、組み立てコストを上昇させることなく、端子数を増やすことが可能となる。
これにより、第１のチップ１０１の主面から基板１０３への配線抵抗を低減するができるため、動作速度のばらつき等に起因するタイミング性能及び機能の誤動作が防止されて、端子数の増大による高機能化を低コストで実現することができる。
その上、第４の実施形態においては、複数の第２のチップ１０２を搭載することにより、第１のチップ１０１に対して、より高い機能を付与することが可能となる。
また、第１のチップ１０１の本体部１０１Ａ及び拡張部１０１Ｂに第３のバンプ１０４ｃ及び第２のバンプ１０４ｂをそれぞれ配置することにより、さらには、第３のバンプ１０４ｃを第１のチップ１０２の中央部に配置することにより、端子数を増加できる上に、高速動作に適したバンプ接合を行うことが可能となる。
なお、上記の各実施形態及びその変形例においては、基板１０３として、積層された複数の配線層を含む配線基板を用いたが、これに限られず、導電部を有する基台であればよい。例えば、そのような基台として、リードフレームを用いることができる。
また、本発明の趣旨を逸脱しない範囲で、以上に述べた第１〜第４の各実施形態（変形例を含む）における各構成要素を任意に組み合わせてもよいことはいうまでもない。
例えば、図１に示した第１の実施形態に係る半導体集積回路装置の拡張部１０１Ｂの上に設けられたバンプ１０４Ｂは、第３の実施形態及びその変形例を除く構成において、適用が可能である。
本発明に係る半導体装置は、端子数の増大による高機能化を低コストで実現でき、チップオンチップ構造を有する半導体集積回路装置等に有用である。
１００ 半導体集積回路装置
１００Ａ 半導体集積回路装置
１００Ｂ 半導体集積回路装置
１００Ｃ 半導体集積回路装置
１０１ 第１のチップ
１０１Ａ 本体部
１０１Ｂ 拡張部
１０２ 第２のチップ
１０３ 基板
１０４ バンプ
１０４Ｂ バンプ
１０４ａ 第１のバンプ
１０４ｂ 第２のバンプ
１０４ｃ 第３のバンプ
１０５ アンダーフィル材
１０６ａ 第１のワイヤ（第１の導電性部材）
１０６ｂ 第２のワイヤ（第２の導電性部材）
１０６ｃ 第３のワイヤ（第３の導電性部材）
１０６ｄ 第４のワイヤ（第４の導電性部材）
１０７ モールド樹脂材
１０８ 再配線
１５０ バンプ

Claims (16)

  1. 基台と、
    前記基台の上に素子形成面を前記基台と反対側に向けて搭載され、本体部の側面から外方に拡張された拡張部を有する第１の半導体チップと、
    前記第１の半導体チップの上に素子形成面を前記基台側に向けて搭載され、且つ前記第１の半導体チップとバンプを介して接続された第２の半導体チップとを備え、
    前記第１の半導体チップの前記拡張部と前記基台とは、第１の導電性部材でボンディング接続され、
    前記第１の半導体チップの前記本体部と前記基台とは、第２の導電性部材でボンディング接続されている半導体装置。
  2. 請求項１において、
    前記バンプは、前記第１の半導体チップの前記拡張部を除いて形成されている半導体装置。
  3. 請求項１又は２において、
    前記第２の半導体チップは、複数の半導体チップである半導体装置。
  4. 基台と、
    前記基台の上に素子形成面を前記基台と反対側に向けて搭載され、本体部の側面から外方に拡張された拡張部を有する第１の半導体チップと、
    前記第１の半導体チップの上に素子形成面を前記基台と反対側に向けて搭載され、第３の導電性部材で前記第１の半導体チップとボンディング接続された第２の半導体チップとを備え、
    前記第１の半導体チップの前記拡張部と前記基台とは、第１の導電性部材でボンディング接続され、
    前記第１の半導体チップの前記本体部と前記基台とは、第２の導電性部材でボンディング接続されている半導体装置。
  5. 請求項４において、
    前記第３の導電性部材は、前記第１の半導体チップの本体部と前記第２の半導体チップとを接続する半導体装置。
  6. 請求項４又は５において、
    前記第３の導電性部材は、前記第１の半導体チップと拡張部と前記第２の半導体チップとを接続する半導体装置。
  7. 基台と、
    前記基台の上に素子形成面を前記基台と反対側に向けて搭載された第１の半導体チップと、
    前記第１の半導体チップの上に搭載され、本体部の側面から外方に拡張された拡張部を有する第２の半導体チップとを備え、
    前記第１の半導体チップと前記第２の半導体チップとは、バンプを介して接続され、
    前記第２の半導体チップの前記拡張部と前記基台とは、第１の導電性部材で接続され、
    前記第２の半導体チップの本体部と前記基台とは、第２の導電性部材で接続されている半導体装置。
  8. 請求項７において、
    前記第１の半導体チップと前記基台とは、前記第１の導電性部材及び前記第２の導電性部材でのみ接続されている半導体装置。
  9. 請求項１〜８のいずれか１項において、
    前記第１の半導体チップにおける前記拡張部は、前記本体部の一辺にのみ設けられている半導体装置。
  10. 請求項１〜８のいずれか１項において、
    前記第１の半導体チップにおける前記拡張部は、前記本体部の隣接する二辺にのみ設けられている半導体装置。
  11. 請求項１〜８のいずれか１項において、
    前記第１の半導体チップにおける前記拡張部は、前記本体部の三辺に設けられている半導体装置。
  12. 請求項１〜８のいずれか１項において、
    前記第１の半導体チップにおける前記本体部の側面と前記第２の半導体チップの最も外側の側面とは、平面視で少なくとも三方向の側面がずれるように配置されている半導体装置。
  13. 請求項１〜１２のいずれか１項において、
    前記第１の半導体チップの前記素子形成面には、前記本体部から前記拡張部に亘って、前記第１の導電性部材と前記本体部とを電気的に接続する再配線が設けられている半導体装置。
  14. 請求項１〜１３のいずれか１項において、
    前記第１の半導体チップにおける前記拡張部の側面は、前記第２の半導体チップにおける最も外側の側面の位置よりも、平面視で外側に位置する半導体装置。
  15. 請求項１〜１４のいずれか１項において、
    前記基台は、配線基板である半導体装置。
  16. 請求項１〜１４のいずれか１項において、
    前記基台は、リードフレームである半導体装置。
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