KR100697553B1 - 멀티 스택 패키지 및 이의 제조 방법 - Google Patents

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Abstract

반도체 패키지들 간의 우수한 접합 신뢰성을 갖는 멀티 스택 패키지는, 제1 패키지, 제1 패키지를 지지하며 제1 패키지와 전기적으로 연결되고 적어도 하나의 조인트 홀이 형성된 제2 패키지, 그리고 제1 패키지와 제2 패키지 간의 결합력을 향상시키기 위하여 제1 패키지로부터 조인트 홀을 관통하여 제2 패키지 하부로 돌출되는 결합 부재를 포함한다. 제2 패키지는 상면과 하면에서의 조인트 홀 둘레에 그리고 조인트 홀 내주면에 형성된 도전층을 더 포함할 수 있다. 본 발명에 따르면, 결합 부재가 제1 및 제2 패키지들 간의 거리가 실질적으로 일정하게 유지함으로써, 제1 도전볼들이 제2 기판으로부터 이탈되는 것이 효과적으로 억제할 수 있다. 또한, 실장 보드와 멀티 스택 패키지 간의 결합력을 증대시킬 수 있다.

Description

멀티 스택 패키지 및 이의 제조 방법{MULTI STACKING PACKAGE AND METHOD OF MANUFACTURING THE SAME}
도 1은 종래의 멀티 스택 패키지 구조의 반도체 장치를 설명하기 위한 단면도이다.
도 2는 본 발명의 일 실시예에 따른 멀티 스택 패키지를 설명하기 위한 단면도이다.
도 3은 도 2에 도시한 제1 기판의 배면도이다.
도 4 내지 도 6은, 도 2에 도시한 멀티 스택 패키지 및 이를 포함하는 반도체 장치의 일 제조 방법을 설명하기 위한 단면도들이다.
도 7 내지 도 9는 도 2에 도시한 멀티 스택 패키지 및 이를 포함하는 반도체 장치의 다른 제조 방법을 설명하기 위한 단면도들이다.
<도면의 주요부분에 대한 부호의 설명>
100：반도체 장치 105：실장 보드
110：멀티 스택 패키지 120：제1 패키지
122：제1 기판 124：제1 반도체 칩
126：제1 도전볼 128：제1 보호 부재
140：제2 패키지 142：제2 기판
144：제2 반도체 칩 146：제2 도전볼
148：제2 보호 부재 150：조인트 홀
155：도전층 160：결합 부재
본 발명은 멀티 스택 패키지 및 이의 제조 방법에 관한 것이다. 보다 구체적으로는, 반도체 패키지들이 물리적 및 전기적으로 연결되게 수직방향으로 적층된 멀티 스택 패키지 및 이의 제조 방법에 관한 것이다.
일반적으로, 반도체 장치(semiconductor device)는 실리콘 기판(silicon substrate) 상에 집적 회로(integrated circuit)가 형성된 반도체 칩(semiconductor chip)을 제조하는 반도체 칩 제조 공정, 반도체 칩을 전기적으로 검사하여 소팅(sorting)하는 EDS(electrically die sorting) 공정 및 반도체 칩을 보호하기 위한 패키징 공정에 의하여 제조된다.
현재 반도체 장치는 고성능 및 고집적화를 목적으로 개발되고 있다. 고성능 및 고집적된 반도체 장치를 제조하기 위해서는, 패키징 기술의 뒷받침이 무엇보다 중요하다. 이는, 패키징 기술에 따라서, 반도체 장치의 크기, 열방출 능력, 전기적 수행 능력, 신뢰성, 가격 등이 크게 변하기 때문이다.
패키징 기술은 에스아이피(single inline package, SIP), 디아이피(dual inline package, DIP), 큐에프피(quad flat package, QFP), 비지에이(ball grid array, BGA) 순으로 발전되어 왔다. 최근에는, 단위체적당 실장 효율을 높이기 위하여, 씨에스피(chip scale package, CSP), 엠씨피(multi chip package, MCP), 에스씨에스피(stacked CSP, SCSP), 더블유엘씨에스피(wafer level CSP, WLCSP) 등과 같은 패키징 기술도 개발되었다. 나아가 기판 상에 반도체 칩들이 제조된 상태에서 다이본딩, 몰딩, 트리밍, 마킹 등의 일련의 조립 공정을 수행한 다음, 상기 기판을 절단하여 바로 반도체 장치를 생산하는 더블유엘피(wafer level package, WLP)도 개발되었다.
최근의 패키징 기술 중의 하나로서, 엠에스피(multi stacking package, MSP, 이하 '멀티 스택 패키지'라 한다) 기술이 있다. 멀티 스택 패키지 기술이란, 다수의 패키지들을 수직방향으로 적층하여 반도체 장치의 규모를 줄이는 기술이다.
상기 멀티 스택 패키지 기술로 제조된 반도체 장치의 일예로서, 윈더 조한(Winderl, Johann)에게 허여된 미국등록특허 제6894378호에는 적층된 반도체 칩들을 포함하는 전자소자(electronic component with stacked semiconductor chips)가 개시되어 있다.
상기 등록 특허를 포함한 일반적인 멀티 스택 패키지 구조의 반도체 장치에서는, 바텀 패키지와 상기 바텀 패키지 상에 적층되는 스택 패키지 간의 솔더 조인트 신뢰성(solder joint reliability)이 매우 중요하다. 이하, 도 1을 참조하여 종래의 멀티 스택 패키지 구조의 반도체 장치에 대하여 설명한다.
도 1은 종래의 멀티 스택 패키지 구조의 반도체 장치를 설명하기 위한 개략적인 단면도를 도시한 것이다.
도 1을 참조하면, 반도체 장치(10)는 실장 보드(20), 제1 패키지(30) 및 제2 패키지(40)를 포함한다.
실장 보드(20) 상에 제1 패키지(30)가 배치되고, 제1 패키지(30) 상에는 제2 패키지(40)가 배치된다. 제1 패키지(30)는 제1 솔더볼들(25)을 매개로 실장 보드(20) 상에 고정되며, 제2 패키지(40)는 제2 솔더볼들(35)을 매개로 제1 패키지(30) 상에 고정된다. 수직방향으로 적층된 제1 및 제2 패키지(30,40)들이 멀티 스택 패키지가 된다.
제1 및 제2 패키지들(30,40)은 제1 및 제2 솔더볼들(25,35)을 통하여 파워, 신호 등을 전달받아 작동되기 때문에, 제1 및 제2 솔더볼들(25,35)이 제 위치에 견고하게 고정되어 있어야 한다. 그러나 제1 및 제2 솔더볼들(25,35)은 주변 온도, 주변 습도, 낙하, 하중 등의 영향들로 인하여 제 위치를 이탈하는 경우가 종종 발생된다. 이와 같이 제1 및 제2 솔더볼들(25,35)이 제 위치를 이탈하는 것을 볼 오픈(ball open)이라고 한다. 볼 오픈 시 제1 패키지(30), 제2 패키지(40) 또는 전체 반도체 장치(10)가 오작동하거나, 아예 작동하지 않을 수 있다. 즉, 솔더 조인트 신뢰성에 의하여 반도체 장치의 성능이 달라질 수 있다.
현재 반도체 장치가 고집적 및 고성능화됨에 따라 패키징 공정까지 완료된 반도체 장치의 가치는 꾸준히 상승되고 있다. 하지만, 전술한 바와 같은 문제들로 인하여 반도체 장치가 손상될 경우, 그로 인한 손해는 상당할 것으로 예상되어 이에 대한 대책 마련이 시급한 실정이다.
본 발명은 전술한 종래 기술의 문제점들을 해소하고자 안출된 것으로서 본 발명의 일 목적은, 우수한 접합 신뢰성을 갖는 멀티 스택 패키지를 제공하는 것이다.
또한, 본 발명의 다른 목적은 상기 멀티 스택 패키지의 효과적인 제조 방법을 제공하는 것이다.
상술한 본 발명의 일 목적을 달성하기 위하여 본 발명의 일 관점에 따른 멀티 스택 패키지는, 제1 패키지; 제1 패키지를 지지하며, 제1 패키지와 전기적으로 연결되고, 적어도 하나의 조인트 홀이 형성된 제2 패키지; 그리고 제1 패키지와 제2 패키지 간의 결합력을 향상시키기 위하여 제1 패키지로부터 조인트 홀을 관통하여 제2 패키지 하부로 돌출되는 결합 부재를 포함한다.
제2 패키지는 상면과 하면에서의 조인트 홀 둘레에 그리고 조인트 홀 내주면에 형성된 도전층을 더 포함할 수 있다. 제1 패키지는 결합 부재가 접합되는 제1 기판, 제1 기판 상에 형성된 제1 반도체 칩 및 제1 반도체 기판의 하부에 형성된 제1 도전볼들을 포함할 수 있다. 제2 패키지는 조인트 홀이 형성되어 결합 부재가 관통하는 제2 기판, 제2 기판 상에 형성된 제2 반도체 칩 및 제2 반도체 기판의 하부에 형성된 제2 도전 볼들을 포함할 수 있다. 이 경우, 결합 부재는 제1 및 제2 도전볼들보다 더 큰 크기를 가질 수 있다.
상술한 본 발명의 다른 목적을 달성하기 위하여 본 발명의 다른 관점에 멀티 스택 패키지의 제조 방법에 따르면, 제1 패키지를 적어도 하나의 조인트 홀을 구비 하는 제2 패키지 상에 적층한다. 제1 패키지와 제2 패키지 간의 결합력을 향상시키기 위해 제1 패키지로부터 조인트 홀을 관통하여 제2 패키지 하부로 노출되는 결합 부재를 형성한다.
제2 패키지의 상면과 하면에서 조인트 홀의 둘레에, 그리고 조인트 홀의 내주면에 도전층을 더 형성할 수 있다. 제1 패키지는 제1 기판, 제1 기판 상에 형성된 제1 반도체 칩, 및 제1 기판 하부에 형성된 제1 도전볼들을 포함할 수 있다. 이 경우, 결합 부재와 제1 도전볼들을 실질적으로 동시에 가열할 수 있다. 제2 패키지는 제2 기판, 제2 기판 상에 형성된 제2 반도체 칩, 및 제2 기판 하부에 형성된 제2 도전볼들을 포함할 수 있다. 이 경우, 결합 부재와 제2 도전볼들을 실질적으로 동시에 가열할 수 있다.
본 발명에 따르면, 반도체 패키지들 간의 접합 신뢰성(joint reliability)을 향상시킬 수 있다. 또한, 반도체 패키지들과 실장 보드와의 접합 신뢰성도 향상시킬 수 있다. 결과적으로는, 우수한 반도체 장치를 제조할 수 있다.
이하, 본 발명의 다양한 관점들에 따른, 멀티 스택 패키지 및 이의 제조 방법에 대하여 상세하게 설명하지만, 본 발명이 하기 실시예들에 의하여 제한되는 것은 아니며, 해당 분야에서 통상의 지식을 가진 자라면 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 본 발명을 다양한 다른 형태로 구현할 수 있을 것이다.
도 2는 본 발명의 일 실시예에 따른 멀티 스택 패키지를 설명하기 위한 개략적인 단면도를 도시한 것이고, 도 3은 도 2에 도시한 제1 기판의 배면도를 도시한 것이다.
도 2 및 도 3을 참조하면, 멀티 스택 패키지(110)는, 제1 패키지(120), 제2 패키지(140), 및 결합 부재(160)를 포함한다.
제1 패키지(120)는, 제1 기판(122), 제1 반도체 칩(124) 및 제1 도전볼들(126)을 포함한다.
제1 기판(122)은 전체적으로 사각 형상을 갖는다. 제1 기판(122)에는 외부로부터 신호를 입력받거나, 외부로 신호를 출력하기 위한 제1 회로(도시되지 않음)들이 형성된다. 예를 들어, 제1 기판(122)은 인쇄 회로 기판(printed circuit board, PCB)일 수 있다.
제1 반도체 칩(124)은 제1 기판(122) 상에 배치된다. 제1 반도체 칩(124)은 상기 제1 회로와 전기적으로 연결된다. 제1 반도체 칩(124)들은 제1 기판(122) 상에는 복수개의 배치될 수 있다. 또한, 제1 반도체 칩(124)은 제1 기판(122)의 상면 또는 하면에 배치될 수 있다.
제1 기판(122) 상에는 제1 반도체 칩(124)을 둘러싸는 제1 보호 부재(128)가 형성된다. 제1 보호 부재(128)는 에폭시 수지로 이루어질 수 있다. 제1 보호 부재(128)는 외부로 노출되는 제1 반도체 칩(124)을 외부 충격으로부터 보호할 뿐만 아니라, 제1 기판(122)에 대한 제1 반도체 칩(124)의 위치를 고정한다.
제1 도전볼들(126)은 제1 기판(122) 하부에 배치된다. 제1 도전볼들(126)은 상기 제1 회로와 전기적으로 연결된다. 상기 제1 회로는 제1 도전볼들(126)을 통하여 신호를 입력 받거나 외부로 신호를 출력한다.
전술한 바와 같은, 제1 패키지(120)는 제2 패키지(140) 상에 적층된다. 이 경우, 제1 패키지(120)는 상부 패키지(top package)가 되고, 제2 패키지(140)는 하부 패키지(bottom package)가 된다.
제2 패키지(140)는 제2 기판(142), 제2 반도체 칩(144) 및 제2 도전볼들(146)을 포함한다.
제2 기판(122)은 전체적으로 사각 형상을 갖는다. 제2 기판(142)에는 외부로부터 신호를 입력받거나, 외부로 신호를 출력하기 위한 제2 회로(도시되지 않음)들이 형성된다. 제2 기판(142)은 인쇄 회로 기판일 수 있다. 제2 기판(142)은 제1 기판(122)과 동일한 크기 및 동일한 열팽창 개수를 가질 수 있다. 제2 기판(142)에는 적어도 하나 이상의 조인트 홀(150)이 형성된다.
조인트 홀(150)은 제2 기판(142)에 수직방향으로 형성된다. 조인트 홀(150)의 내경은 제1 및 제2 도전볼들(126,146)의 외경보다는 크게 형성된다. 예를 들어, 조인트 홀(150)은 제1 및 제2 도전볼들(126,146)의 외경보다 1.5배 이상 큰 내경을 갖도록 형성될 수 있다.
조인트 홀(150)은 제2 기판(142)의 둘레를 따라가며 복수개 형성될 수 있다. 조인트 홀(150)은 도 3에 도시된 바와 같이, 제2 기판(142)의 네 모서리에 각각 형성될 수 있다. 다르게는, 조인트 홀(150)은 제2 기판(142)의 둘레를 따라가며 8개 형성될 수도 있다. 조인트 홀(150)의 위치 및 개수는 다양하게 변경될 수 있음을 밝혀둔다.
조인트 홀(150)에는 이하 설명될 결합 부재(160)가 고정된다. 조인트 홀(150)이 복수개 형성된 경우, 각각의 조인트 홀(150)들에 결합 부재(160)들이 각각 고정된다. 결합 부재(160)에 대해서는 이하에서 다시 자세하게 하기로 한다. 조인트 홀(150)의 내주면과, 제2 기판(122)의 상면 및 하면에서의 조인트 홀(150) 둘레에는 도전층(155)이 형성될 수 있다.
도전층(155)은 제1 및 제2 패키지들(120,140)과 결합 부재(160)를 전기적으로 연결하기 위한 장치로서, 제2 기판(122)에 선택적으로 형성될 수 있다. 도전층(155)은, 니켈(Ni), 금(Au), 티타늄(Ti), 구리(Cu), 팔라듐(Pd), 크롬(Cr), 알루미늄(Al) 또는 이들이 조합된 합금으로 이루어질 수 있다. 도전층(155)은 상기 제2 회로와 전기적으로 연결된다. 따라서 결합 부재(160)도 상기 제2 회로와 전기적으로 연결된다. 그러나 도전층(155)이 제2 도전볼들(146)과 전기적으로 연결되어 결합 부재(160)가 제2 도전볼들(146)과 전기적으로 연결될 수도 있음을 밝혀둔다.
제2 반도체 칩(144)은 제2 기판(142) 상에 배치된다. 제2 반도체 칩(144)은 상기 제2 회로와 전기적으로 연결된다. 제2 반도체 칩(144)은 제2 기판(142) 상에 복수개 배치될 수 있다. 제2 반도체 칩(144)은 제2 기판(142)의 상면 또는 하면에 배치될 수 있다. 제2 기판(142) 상에는 제2 반도체 칩(144)을 둘러싸는 제2 보호 부재(148)가 형성된다. 제2 보호 부재(148)는 제2 반도체 칩(144)을 외부 충격으로부터 보호할 뿐만 아니라, 제2 기판(142)에 대한 제2 반도체 칩(144)의 위치를 고정한다.
본 실시예에서는, 제2 반도체 칩(144)이 제1 반도체 칩(124)과 상이한 형상을 갖지만, 이로써 본 발명이 제한되는 것은 아님을 밝혀둔다.
제2 도전볼들(146)은 제2 기판(142) 하부에 배치된다. 제2 도전볼들(146)은 상기 제2 회로와 전기적으로 연결된다. 상기 제2 회로는 제2 도전볼들(146)을 통하여 신호를 입력 받거나 외부로 신호를 출력한다.
전술한 바와 같은 제1 및 제2 패키지들(120,140)은 전기적으로 연결된다. 보다 자세하게는, 제1 패키지(120)의 제1 도전볼들(126)은 제1 회로와 전기적으로 연결된다. 제1 도전볼들(126)은 제2 기판(142)에 접합되어 제2 패키지(140)의 제2 회로와 전기적으로 연된다. 이 결과, 제1 및 제2 패키지들(120,140)이 전기적으로 연결된다.
제1 및 제2 패키지들(120,140) 신호를 서로 주고받으며 소정의 기능을 수행하게 된다. 제1 및 제2 패키지들(120,140)의 원활한 상호작용을 위해서는, 제1 및 제2 패키지들(120,140)이 물리적 및 전기적으로 견고하게 결합되어야 한다. 이는, 제1 패키지(120)의 제1 도전볼들(126)이 제2 패키지(140)의 제2 기판(142)에 견고하게 접합되어야 함을 의미한다. 또한, 제1 및 제2 패키지들(120,140)의 간격이 실질적으로 일정하게 유지되어야 함을 의미한다. 본 실시예에 따르면, 제1 및 제2 패키지들(120,140)이 결합 부재(160)에 의하여 물리적 및 전기적으로 견고하게 결합된다.
결합 부재(160)는 조인트 홀(150)의 내경에 대응되는 외경의 구 형상을 갖는다. 보다 자세하게, 결합 부재(160)는 조인트 홀(150)의 내경보다 큰 외경의 구 형상을 갖는다. 조인트 홀(150)의 내경이 제1 및 제2 도전볼들(126,146)의 외경보다는 크므로, 결합 부재(160)는 제1 및 제2 도전볼들(126,146)보다는 큰 외경을 갖는다.
결합 부재(160)는 도전성 물질로 이루어진다. 예를 들어, 결합 부재(160)는 주석(Sn), 납(Pb) 등으로 이루어질 수 있다. 결합 부재(160)는 은(Ag), 알루미늄(Al), 비소(As), 금(Au), 비스무트(Bi), 카드뮴(Cd), 구리(Cu), 철(Fe), 인듐(In), 니켈(Ni), 안티몬(Sb), 아연(Zn) 등의 조합으로 이루어질 수도 있다. 결합 부재(160)는 제1 및 제2 도전볼들(126,146)과 상이한 재질로 이루어지지만, 동일한 재질로도 이루어질 수도 있음을 밝혀둔다.
결합 부재(160)의 상단부는 제1 기판(122)의 하면에 접합된다. 이 경우, 결합 부재(160)와 제1 기판(122)의 접합 면적은, 제1 도전볼(126)과 제1 기판(122)의 접합 면적보다 넓다. 따라서 결합 부재(160)와 제1 기판(122)의 결합력이 일 제1 도전볼(126)과 제1 기판(122)의 결합력보다 크다.
결합 부재(160)의 중심부는 제2 기판(142)의 조인트 홀(150)에 접합된다. 이 경우, 결합 부재(160)는 조인트 홀(150)의 내주면을 따라 제2 기판(142)과 접합된다. 즉, 결합 부재(160)와 제2 기판(142)의 접합 면적은, 일 제1 도전볼(126)과 제2 기판(142)의 접합 면적보다 넓다. 따라서 결합 부재(160)와 제2 기판(142)의 결합력이 일 제1 도전볼(126)과 제2 기판(142)의 결합력보다 크다.
제2 기판(142)에 도전층(155)이 형성된 경우, 결합 부재(160)는 제2 기판(142)과 전기적으로 연결된다. 제2 기판(142)이 제1 기판(122)과 전기적으로 연결된 경우, 결합 부재(160)는 제1 기판(122)과도 전기적으로 연결될 수 있다.
결합 부재(160)의 하단부는 제2 패키지(140) 하부로 노출된다.
전술한 바와 같이, 결합 부재(160)는 제1 및 제2 패키지로(120,140)에 모두 고정되어 제1 및 제2 패키지들(120,140)간의 결합력을 증대시킨다. 따라서 제1 및 제2 패키지들(120,140)의 간격이 실질적으로 일정하게 유지되고, 제1 패키지(120)가 제2 패키지(140)로부터 이탈되는 것이 억제된다.
예를 들어, 제1 패키지(120)와 제2 패키지(140)는 서로 다른 열팽창 계수를 가질 수 있다. 따라서 제1 패키지(120)와 제2 패키지(140)가 온도, 습도 등과 같은 환경 요소에 의하여 다르게 변형될 수 있다. 이 경우, 제1 도전볼들(126)이 제2 기판(142)으로부터 이격될 수 있다. 일반적으로, 제1 도전볼들(126) 제2 기판(142)의 주변부로부터 쉽게 이격된다. 그러나 본 실시예에 따르면, 결합 부재(160)가 비교적 큰 결합력으로 제1 및 제2 패키지들(120,140)을 결합시킴으로써, 제1 및 제2 패키지들(120,140) 간의 거리가 실질적으로 일정하게 유지된다. 이로써, 제1 도전볼들(126)이 제2 기판(142)으로부터 이탈되는 것이 효과적으로 억제된다. 특히, 결합 부재(160)가 제2 기판(142)의 둘레를 따라서 배치되어, 제1 도전볼들(126)의 이탈이 보다 효과적으로 억제된다.
전술한 바와 같은, 멀티 스택 패키지(110)는 실장 보드(105) 상에 배치되어 하나의 반도체 장치(semiconductor device, 100)로 제조될 수 있다.
실장 보드(105)는 일종의 인쇄 회로 기판일 수 있다. 실장 보드(105)는 멀티 스택 패키지(110)에 파워를 공급하고, 멀티 스택 패키지(110)로 신호를 입력하며, 또한, 멀티 스택 패키지(110)로부터 신호를 출력 받는다. 즉, 실장 보드(105)와 멀티 스택 패키지(110)는 전기적으로 연결된다. 보다 자세하게 설명하면, 제2 도전볼들(146)과 결합 부재(160)가 실장 보드(105)에 접합되어 실장 보드(105)와 멀티 스 택 패키지(110)가 전기적으로 연결된다.
전술한 바와 같이, 멀티 스택 패키지(110)를 실장 보드(105) 상에 배치할 경우, 멀티 스택 패키지(110)와 실장 보드(105) 간의 결합력은 종래보다 증가한다. 이는, 결합 부재(160)와 실장 보드(105)의 접합 면적이 종래보다 증가되었기 때문이다. 즉, 결합 부재(160)는 제1 및 제2 패키지들(120,140) 간의 결합력 증가뿐만 아니라, 멀티 스택 패키지(110)와 실장 보드(105)의 결합력을 증가시키는 기능을 수행한다.
또한, 결합 부재(160)는 제1 및 제2 패키지들(120,140)의 열을 실장 보드(105)로 전달하여 제1 및 제2 패키지들(120,140)을 냉각하는 기능도 수행할 수 있음을 밝혀둔다.
나아가, 결합 부재(160)에는 제1 및 제2 패키지들(120,140)로 파워를 공급하기 위한 전원 공급 라인(도시되지 않음)이 연결될 수 있다. 결합 부재(160)는 비교적 제1 및 제2 패키지들(120,140)과의 접합 면적이 상대적으로 커서, 제1 및 제2 패키지들(120,140)에 파워를 공급하기 바람직하다. 결합 부재(160)를 통하여 공급된 파워는, 도전층(155)을 통하여 제1 및 제2 패키지들(120,140)에 전달된다. 다르게는, 제1 및 제2 패키지들(120,140)에 별도의 전원 공급 라인을 더 형성될 수 있으며, 제1 또는 제2 도전볼들(126,146)을 통하여 제1 및 제2 패키지들(120,140)에 파워를 공급할 수도 있다.
본 실시예에서는, 두개의 패키지들(120,140)이 적층된 멀티 스택 패키지(110)에 대하여 설명하였다. 하지만, 당업자라면 셋 이상의 패키지들이 적층된 멀 티 스택 패키지(110)에도 본 발명을 용이하게 적용할 수 있을 것이다. 이 경우, 결합 부재(160)는 셋 이상의 패키지들에 모두 접합될 수 있다. 다르게, 결합 부재(160)는 본 실시예에서와 같이 두 패키지들을 한 쌍으로 하여 접합될 수도 있다.
본 발명에 따르면, 결합 부재(160)를 이용하여 일 패키지(140)와 그 위에 적층된 적어도 하나 이상의 다른 패키지(120) 간의 결합력이 증대된다. 따라서 패키지들(120,140)이 이격되어 전기적으로 단락되는 것을 효과적으로 억제할 수 있다. 결과적으로는, 우수한 반도체 장치(100)를 제조할 수 있다. 이하, 도 2에 도시한 멀티 스택 패키지(110)의 일 제조 방법에 대하여 설명한다.
도 4 내지 도 6은, 본 발명의 일 실시예에 따라 도 2에 도시한 멀티 스택 패키지 및 이를 포함하는 반도체 장치의 제조 방법을 설명하기 위한 단면도들이다.
도 4 내지 도 6을 참조하면, 제1 패키지(120)를 준비한다. 제1 패키지(120)는 제1 기판(122) 상에 제1 반도체 칩(124)을 접합하고, 제1 기판(124) 하부에 제1 반도체 칩(124)과 연결된 제1 도전볼들(126)을 형성하여 제조될 수 있다. 제1 도전볼들(126)은 실크스크린 등의 방법에 의하여 형성된 분말 형태의 솔더 페이스트로 제조될 수 있다.
제2 패키지(140)를 준비한다. 제2 패키지(140)는 적어도 하나의 조인트 홀(150)이 형성된 제2 기판(142) 상에 제2 반도체 칩(144)을 접합하고, 제2 기판(144) 하부에 제2 반도체 칩(144)과 연결된 제2 도전볼들(146)을 형성하여 제조될 수 있다. 조인트 홀(150)은 제2 기판(142)의 둘레를 따라가며 복수개 형성될 수 있다. 예를 들어, 조인트 홀(150)은 제2 기판(142)의 네 모서리에 각각 형성될 수 있 다. 조인트 홀(150)의 위치 및 개수는 다양하게 변경될 수 있음을 밝혀둔다.
전술한 바와 같은, 제1 및 제2 패키지들(120,140)은 실질적으로 동시에 준비될 수 있다. 또한, 제1 반도체 칩(124)과 제2 반도체 칩(144)은 실직적으로 동일한 형상을 가질 수 있다. 즉, 제1 패키지(120)와 제2 패키지(140)는 실질적으로 동일한 기능을 수행할 수 있다.
이어서, 제2 패키지(140)에 도전층(155)을 형성한다. 보다 자세하게는, 조인트 홀(150)의 내주면 및 제2 기판(142)의 상하면에서 조인트 홀(150)의 둘레에 도전층(155)을 형성한다. 이 경우, 도전층(155)을 제2 기판(142) 상면에 접합된 제1 도전볼들(126)과, 제2 기판(142) 하면에 접합된 제2 도전볼들(146)까지 형성할 수 있다.
제1 기판(122) 하면에 결합 부재(160)를 접합한다. 이 경우, 제1 기판(122)에서 조인트 홀(150)에 대응하는 위치에 결합 부재(160)를 접합한다. 보다 자세하게 설명하면, 제2 기판(142)과 동일 수직 축선 상에 배치된 제1 기판(122)에서 조인트 홀(150)의 상부에 대응하는 위치에 결합 부재(160)를 접합한다.
이어서, 제1 패키지(120)를 제2 패키지(140) 상에 적층한다. 제1 패키지(120)의 제1 도전볼들(126)은 제2 패키지(140)의 제2 기판(142)에 접합된다. 이 경우, 제1 도전볼들(126)을 가열하여 제1 도전볼들(126)을 리플로우(reflow) 시킬 수 있다. 제1 도전볼들(126)이 리플로우 될 경우, 제1 도전볼들(126)의 형상은 변화될 수 있다.
이어서, 결합 부재(160)를 제2 기판(142)에 접합시켜 멀티 스택 패키지(110) 를 제조한다. 결합 부재(160)는 제1 기판(122)의 하면으로부터 조인트 홀(150)을 관통하여 제2 기판(142) 하부로 연장된다. 이 경우, 결합 부재(160)를 가열하여 결합 부재(160)를 리플로우 시킬 수 있다. 결합 부재(160)는 제1 도전볼들(126)과 동시에 가열될 수 있다.
전술한 바와 같이, 멀티 스택 패키지(110)가 준비되면, 멀티 스택 패키지(110)와 실장 보드(105)를 결합한다. 보다 자세하게 설명하면, 제2 기판(142) 하부로 노출된 제2 도전볼들(146) 및 결합 부재(160)를 실장 보드(105) 상에 접합시켜 멀티 스택 패키지(110)와 실장 보드(105)를 결합한다. 이 경우, 결합 부재(160)와 제1 도전볼들(126)을 동시에 가열하여 결합 부재(160)와 제1 도전볼들(126)을 동시에 리플로우 시킬 수 있다. 리플로우된 결합 부재(160)와 제1 도전볼들(126)의 형상은 변화될 수 있다.
결합 부재(160)와 실장 보드(105)의 접합 면적은 제2 도전볼(146)과 실장 보드(105)의 접합 면적 보다 넓다. 따라서 결합 부재(160)와 실장 보드(105)의 접합력이 제2 도전볼(146)과 실장 보드(105)의 접합력보다 커진다. 이 결과, 멀티 스택 패키지(110)와 실장 보드(105)의 접합 신뢰성이 향상된다.
결합 부재(160)는 실장 보드(105)의 파워 라인 패드에 접합될 수 있다. 결합 부재(160)는 실장 보드(105)를 통하여 파워를 제공받아 제1 및 제2 패키지들(120,140)에 파워를 전달할 수 있다.
결합 부재(160)는 제1 패키지(120)로부터 제2 패키지(140)의 조인트 홀(150)을 관통하여 실장 보드(105)에 접합된다. 따라서 제1 패키지(120), 제2 패키지 (140) 및 실장 보드(105)는 결합 부재(160)에 의하여 실질적으로 일정한 간격을 갖도록 고정된다.
본 실시예에서는, 멀티 스택 패키지(110)를 제조한 다음, 멀티 스택 패키지(110)와 실장 보드(105)를 결합시키는 반도체 장치(100)를 제조하는 경우에 대하여 설명하였다. 그러나 멀티 스택 패키지(110)의 제조와 실질적으로 동시에 반도체 장치(100)를 제조할 수 있다. 이하, 본 발명의 다른 실시예에 따라 도 2에 도시한 반도체 장치의 제조 방법에 대하여 설명한다.
도 7 내지 도 9는 본 발명의 다른 실시예에 따라 도 2에 도시한 멀티 스택 패키지 및 이를 포함하는 반도체 장치의 제조 방법을 설명하기 위한 단면도들이다.
도 7 내지 도 9를 참조하면, 우선, 제2 반도체 패키지(140)를 준비한다. 이 경우, 제2 반도체 패키지(140)의 제2 기판(142)에는 도전층(155)이 형성될 수 있다. 도전층(155)은 조인트 홀(150)의 내주면 및 제2 기판(142)의 상하면에서 조인트 홀(150)의 둘레에 형성될 수 있다.
실장 보드(105) 상에 제2 반도체 패키지(140)를 결합시킨다. 제2 도전볼들(146)을 실장 보드(105)에 접합시키기 위하여 제2 도전볼들(146)을 가열하는 리플로우 시킬 수 있다. 이 결과, 제2 반도체 패키지(140)와 실장 보드(105)는 물리적 및 전기적으로 연결된다.
제2 반도체 패키지(140)의 조인트 홀(150)에 결합 부재(160)를 형성한다. 결합 부재(160)는 조인트 홀(150)을 관통하여 실장 보드(105)에 접합된다. 이 경우, 결합 부재(160)는 제2 기판(142) 상부로 노출된다. 결합 부재(160)를 실장 보드 (105)에 접합시키기 위하여, 결합 부재(160)를 가열하여 리플로우 시킬 수 있다. 이 결과, 결합 부재(160)와 실장 보드(105)는 물리적 및 전기적으로 연결된다.
결합 부재(160)와 실장 보드(105)의 접합 면적은 제2 도전볼(146)과 실장 보드(105)의 접합 면적 보다 넓다. 따라서 결합 부재(160)와 실장 보드(105)의 접합력이 제2 도전볼(146)과 실장 보드(105)의 접합력보다 커진다. 이 결과, 제2 반도체 패키지(140)와 실장 보드(105)의 접합 신뢰성이 향상된다.
제1 패키지(120)를 제2 반도체 패키지(140) 상에 적층한다. 제1 도전볼들(126)은 제2 기판(142)의 상면에 접합되고, 결합 부재(160)는 제1 기판(122)의 주변부에 접합된다. 이 경우, 제1 도전볼들(126)을 제2 기판(142)에 접합시키기 위하여 제1 도전볼들(146)을 가열하여 리플로우 시킬 수 있다. 결합 부재(160)를 제1 기판(122)에 접합시키기 위하여 결합 부재(160)를 가열하여 리플로우 시킬 수 있다. 제1 도전볼들(146)과 결합 부재(160)는 실질적으로 동시에 가열될 수 있다. 이 결과, 제1 패키지(120)와 제2 패키지(140)는 물리적 및 전기적으로 연결된다. 또한, 제1 패키지(120)와 결합 부재(160)도 물리적 및 전기적으로 연결될 수 있다.
결합 부재(160)와 제1 기판(122)의 접합 면적은 제1 도전볼(126)과 제1 기판(122)의 접합 면적보다 넓다. 결합 부재(160)와 제1 기판(122)의 접합력이 제1 도전볼(126)과 제1 기판(122)의 접합력보다 크다. 이 결과, 제1 및 제2 반도체 패키지들(120,140)간의 접합 신뢰성이 향상되고, 최종적으로는 멀티 스택 패키지(110)의 작동 신뢰성이 향상된다.
상기와 같은 본 발명에 따르면, 적어도 두 패키지들을 물리적 및 전기적으로 견고하게 결합시킬 수 있다. 따라서 상부 패키지의 도전볼들이 하부 패키지의 기판으로부터 이격되는 것을 효과적으로 억제할 수 있다. 패키지들 간의 접합 신뢰성 및 멀티 스택 패키지와 실장 보드와의 접합 신뢰성이 향상된다. 나아가, 멀티 스택 패키지의 방열 특성도 향상된다. 결과적으로는, 우수한 반도체 장치를 제조할 수 있다.
상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

Claims (13)

  1. 하부에 제1 도전볼들이 형성된 제1 패키지;
    상기 제1 패키지를 지지하며, 상기 제1 패키지와 전기적으로 연결되고, 적어도 하나의 조인트 홀이 형성된 제2 패키지; 그리고
    상기 제1 패키지와 상기 제2 패키지 간의 결합력을 향상시키기 위하여, 상기 제1 도전볼들과 연결되며 상기 제1 패키지로부터 상기 조인트 홀을 관통하여 상기 제2 패키지 하부로 돌출되는 결합 부재를 구비하는 것을 특징으로 하는 멀티 스택 패키지.
  2. 제 1 항에 있어서, 상기 제2 패키지는 상면과 하면에서의 상기 조인트 홀 둘레에 그리고 상기 조인트 홀 내주면에 형성된 도전층을 더 포함하는 것을 특징으로 하는 멀티스택 패키지.
  3. 제 2 항에 있어서, 상기 제1 패키지는 상기 결합 부재가 접합되는 제1 기판 및 상기 제1 기판 상에 형성된 제1 반도체 칩을 포함하고,
    상기 제2 패키지는 상기 조인트 홀이 형성되어 상기 결합 부재가 관통하는 제2 기판, 상기 제2 기판 상에 형성된 제2 반도체 칩 및 상기 제2 반도체 기판의 하부에 형성된 제2 도전 볼들을 포함하는 것을 특징으로 하는 멀티 스택 패키지.
  4. 제 3 항에 있어서, 상기 결합 부재는 상기 제1 및 제2 도전볼들보다 더 큰 크기를 갖는 것을 특징으로 하는 멀티 스택 패키지.
  5. 제 3 항에 있어서, 상기 결합 부재는 실질적인 구 형상을 갖는 것을 특징으로 하는 멀티 스택 패키지.
  6. 제 3 항에 있어서, 상기 조인트 홀은 상기 제2 기판의 둘레를 따라서 복수개 형성된 것을 특징으로 하는 멀티 스택 패키지.
  7. 제 3 항에 있어서, 상기 제2 기판은 전체적으로 사각 플레이트 형상을 가지며, 상기 조인트 홀은 상기 제2 기판의 네 모서리에 각각 형성된 것을 특징으로 하는 멀티 스택 패키지.
  8. 제1 기판 상에 제1 반도체 칩을 접합하고, 상기 제1 기판 하부에 상기 제1 반도체 칩과 연결된 제1 도전볼들을 형성하여 제1 패키지를 마련하는 단계;
    상기 제1 패키지를, 적어도 하나의 조인트 홀을 구비하는 제2 패키지 상에 적층하는 단계; 및
    상기 제1 패키지와 상기 제2 패키지 간의 결합력을 향상시키기 위해, 상기 제1 도전볼들과 연결되며 상기 제1 패키지로부터 상기 조인트 홀을 관통하여 상기 제2 패키지 하부로 노출되는 결합 부재를 형성하는 단계를 포함하는 것을 특징으로 하는 멀티 스택 패키지의 제조 방법.
  9. 제 8 항에 있어서, 상기 제2 패키지의 상면과 하면에서 상기 조인트 홀의 둘레에, 그리고 상기 조인트 홀의 내주면에 도전층을 형성하는 단계를 더 포함하는 것을 특징으로 하는 멀티 스택 패키지의 제조 방법.
  10. 삭제
  11. 제 8 항에 있어서, 상기 결합 부재와 상기 제1 도전볼들을 실질적으로 동시에 가열하는 단계를 더 포함하는 것을 특징으로 하는 멀티 스택 패키지의 제조 방법.
  12. 제 8 항에 있어서, 상기 제2 패키지는,
    상기 적어도 하나의 조인트 홀이 형성된 제2 기판 상에 제2 반도체 칩을 접합하는 단계; 및
    상기 제2 기판 하부에 상기 제2 반도체 칩과 연결된 제2 도전볼들을 형성하는 단계를 통해서 형성되는 것을 특징으로 하는 멀티 스택 패키지의 제조 방법.
  13. 제 12 항에 있어서, 상기 결합 부재와 상기 제2 도전볼들을 실질적으로 동시 에 가열하는 단계를 더 포함하는 것을 특징으로 하는 멀티 스택 패키지의 제조 방법.
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