KR100357877B1 - 반도체 패키지 - Google Patents

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Abstract

본 발명은 회로기판에 다수개로 반도체 칩을 적층시키는 반도체 패키지에 관한 것으로서 반도체 칩(35)을 다수로 적층시켜 안착하며 내부의 열을 외부로 방출할 수 있도록 상부나 하부에 연결하는 방열판(38)과, 상기 방열판(38)에 안착되어 적층된 반도체 칩(35)의 각 전기적인 신호를 외부에 전달될 수 있도록 하는 다수의 개수로 적층되는 회로기판(32)과, 적층된 상기 반도체 칩(35)의 전기적인 신호를 내측전달수단(41)을 통해 회로기판(32)에 전달할 수 있도록 적층된 회로기판(32)의 수지층(31)과 동일한 수평선상에 위치하도록 형성하여 각 전기적인 신호를 전달하는 전달수단이 반도체 칩과 회로기판의 수지층에 그대로 몰딩할 수 있도록 하여 몰딩 면적을 줄여 반도체 칩의 적층개수의 제한을 극복하며 동시에 전달수단의 내부저항에 의한 전기적인 신호전달의 장애에 제거될 수 있는 효과를 갖는다.

Description

반도체 패키지{semiconductor package}
본 발명은 회로기판에 다수개로 반도체 칩을 적층시키는 반도체 패키지에 관한 것으로서 더 자세하게는 회로기판을 다수로 적층시키고 내부에 형성된 요홈부에 다수의 개수로 반도체 칩을 적층시켜 회로기판과 반도체 칩간에 수평선상에서 각각 전기적인 전달수단을 통전시킬 수 있도록 구성함으로서 적층개수가 재한된 반도체 칩이 제한없이 적층될 수 있도록 하는 반도체 패키지에 관한 것이다.
일반적으로 볼 그리드 어레이 반도체 패키지(Ball Grid Array Semi-Conductor Package ; 이하 "BGA 패키지"라 칭함)의 제조 공정은 인쇄회로기판(Printed Circuit Board ; 이하 "PCB"라 칭함)에 반도체칩(Semi-Conductor Chip)을 접착키는 반도체칩 접착 단계와, 상기 PCB에 형성된 배선과 반도체칩의 입/출력 패드(Input/Output Pad)를 와이어(Wire)로 본딩(Bonding)하는 와이어 본딩 단계와, 상기 반도체칩 등을 외부의 환경으로 부터 보호하기 위해 봉지재(Encapsulant)를 이용하여 몰딩(Molding)하는 몰딩 단계와, 상기 BGA 패키지를 마더보드(Mother Board) 등에 실장시켜 전기적 동작이 가능하도록 PCB에 입/출력 단자인 솔더볼(Solder Ball)을 안착시키는 솔더볼 안착 단계와, 상기 안착된 솔더볼을 퍼니스(Furnace; 화로)에서 리플로우(Reflow ; 융착) 시키는 리플로우 단계 등으로 구성된다.
이러한 종래의 BGA 패키지는 반도체 칩(35)에 다른 반도체 칩(35)을 더 안착시켜 적층 반도체 칩(35)을 사용하고자 할 경우 첨부도면 도 1에서 보는 바와 같이기존 회로기판(32)에 안착된 반도체 칩(35) 위에 접착물질인 접착테이프(34)를 접착한 후 그 위에 다른 반도체 칩(35)을 안착시키고 각각의 반도체 칩(35)에 몰딩되는 와이어(36)가 회로기판(32)에 접착될 수 있도록 되어 있다.
또한 상기 회로기판(32)은 안착된 반도체 칩(35) 상부 주변에 봉지재(37)를 덮어 씌워 외부의 습기나 먼지등의 이물질이 유입되거나 방지할 수 있도록 하며, 저면에는 솔더볼(40)을 몰딩하여 반도체 칩(35)의 전기적인 신호가 와이어(36)를 통해 솔더볼(40)에 전달되도록 하고 이 솔더볼(40)에 통전되는 전기적인 신호가 외부의 장치에 전달될 수 있도록 한다.
이와 같이 종래의 적층 반도체 칩(35)이 형성된 반도체 패키지는 적층된 각각의 반도체 칩(35)에 와이어(36)를 몰딩하고자 할 경우 위에 적층된 반도체 칩(35)의 와이어(36)가 아래에 있는 반도체 칩(35)과 와이어(36)에 접촉하여 전기적으로 단전되는 것을 방지하기 위해 와이어(36) 본딩시 높이와 길이등을 특별히 고려하여 각 부품간 서로 접촉에 의한 전기적인 단전 형상이 발생하지 못하도록 하고 있으나 와이어(36) 본딩 이후의 공정단계에서 예상치 못하게 와이어끼리 서로 접촉으로 인한 쇼트(short)가 발생하는 문제점을 가지고 있다.
또한, 종래의 적층 반도체 칩(35)이 형성된 반도체 패키지는 적층하고자 하는 반도체 칩(35)의 개수에 따라 와이어의 개수를 증가시게 되어 패키지의 두께가 증가되며, 이 증가된 와이어(36)는 다른 부품과 접촉하지 못하도록 그 길이를 연장시켜 본딩하고 있으나 와이어(36) 자체의 고유 저항으로부터 길어진 와이어(36)는 PCB와 전기적인 신호가 원활하지 못하게 되므로 적층반도체 패키지는 두 개 이상의반도체 칩(35)을 적층시키지 못하는 문제점을 가지고 있다.
본 발명은 이와 같은 종래의 제반 문제점을 해결하기 위기 위한 것으로서 그 목적은 회로기판을 일정 개수로 적층시키고 그 내부에 요홈부를 형성시켜 그 요홈부에 반도체 칩을 적층시킴으로서 회로기판의 수지층과 반도체 칩간에 수평구조를 이루도록 하여 각 전기적인 신호를 전달하는 전달수단이 반도체 칩과 회로기판의 수지층에 그대로 몰딩할 수 있도록 하여 몰딩 면적을 줄여 반도체 칩의 적층개수의 제한을 극복하는 데 있으며 전달수단의 몰딩면적이 줄어들면서 길이가 짧아진 전달수단의 내부저항에 의한 전기적인 신호 전달의 장애를 극복하는 데 있다.
또 다른 본 발명의 목적은 회로기판의 수지층과 반도체 칩의 전기적인 신호를 이어주는 전달수단의 접착 또는 본딩의 높이에 의한 각각의 전달수단의 접촉으로 단전되는 것을 방지하는 데 있다.
도 1은 종래의 BGA반도체 패키지의 단면구성도이다.
도 2는 본 발명의 제 1실시예에 따른 다수의 반도체 칩이 적층된 반도체 패키지의 단면구성도이다.
도 3은 본 발명의 제 2실시예에 따른 다수의 반도체 칩이 적층된 반도체 패키지의 단면구성도이다.
도 4는 본 발명의 제 3실시예에 따른 다수의 반도체 칩이 적층된 반도체 패키지의 단면구성도이다.
-도면의 주요부분에 대한 부호설명-
30; 솔더마스크 31;수지층
32;회로기판 34;접착테이프
35;반도체 칩 36;와이어
37;봉지재 38;방열판
39;비아홀 41;내측전달수단
42;외측전달수단 51;언더필
52;밴트홀
이하, 첨부된 도면에 의해 본 발명의 기술적 구성 및 작용효과를 상세히 설명하면 다음과 같다.
도 2는 본 발명의 제 1실시예에 따른 다수의 반도체 칩이 적층된 BGA 반도체 패키지의 단면구성도이고, 도 3은 본 발명의 제 2실시예에 따른 다수의 반도체 칩이 적층된 BGA 반도체 패키지의 단면구성도이며, 도 4는 본 발명의 제 3실시예에 따른 다수의 반도체 칩이 적층된 BGA 반도체 패키지의 단면구성도이다.
본 발명은 반도체 칩과 이에 대응하여 적층한 다수의 수지측과 회로패턴이형성된 회로기판간에 전기적인 신호를 원활하게 입출력할 수 있도록 한 것으로서 본 발명의 실시예를 도시한 첨부도면 도 2를 참조하여 설명하면, 다수개로 적층된 상부 표면을 보호하기 위해 솔더마스크(30)를 접착하며, 전기적인 신호가 전달될 수 있도록 회로패턴이 형성되며 내측에 외부로 전기적인 신호가 출력될 수 있도록 비아홀(39)이 형성되며 내부에 서로 다른 크기로 외부에서 내부로 관통되어 공간이 형성된 각각의 수지층(31)에 전기적인 신호가 전달될 수 있도록 적층하여 안착시킨 반도체 칩(35)와, 상기 반도체 칩(35)에 연결되어 전기적인 신호를 외부로 출력하거나 입력시킬 수 있도록 하는 내측전달수단(41)과, 상기 내측전달수단(41)을 통해 전달된 전기적인 신호를 표면에 형성된 회로패턴에 통전시켜 외부의 부품과 전기적인 신호가 전달될 수 있도록 저면에 연결하는 외측전달수단(42)으로 출력할 수 있도록 하는 회로기판(32)을 구성한다.
상기 내측전달수단(41)은 본 발명의 실시예로 도전성 범프 또는 솔더볼을 연결하고 있으나 당업자의 의도에 따라 전도성 와이어(36)를 사용할 수도 있다.
상기 외측전달수단(42)은 본 발명의 실시예에 따라 도전성 범프 또는 솔더볼로 구성한다.
회로기판(32)은 내측에 전기신호가 통전될 수 있도록 도금처리한 비아홀(39)을 형성되며 다수의 개수로 적층된 수지층(31)을 연결하며, 이 적층된 수지층(31)은 중앙에 크기가 서로 다른 구멍을 형성하여 계단형상의 요부가 형성되도록 하여 이 요부에 적층된 반도체 칩(35)이 안착할 수 있도록 공간을 형성한다.
적층된 반도체 칩(35)은 내부의 회로패턴의 전기적인 신호가 서로 도통되는것을 방지할 수 있도록 각각의 저면 또는 상면에 접착테이프(34)를 접착시켜 연결하는 구성을 갖는다.
상기 수지층(31)은 내부의 열을 외부로 방출하며 내부의 부품을 보호할 수 있도록 일정 두께로 판 형성된 방열판(38)이 연결된 구성을 갖는다.
상기 회로기판(32)의 수지층(31)은 반도체 칩(35)의 저면에 몰딩된 내측전달수단(41)의 빈 공간을 통해 외부의 이물질 유입을 방지할 수 있도록 하는 내측전달수단(41) 주변을 감싸 충진시키는 언더필(51)(underfil)과, 외측전달수단(42)이 본딩된 수지층(31) 저면 중앙에 외부로 열을 방출함과 돌시에 습기의 유출입의 경로를 마련하여 반도체 칩의 크랙 발생을 방지할 수 있도록 일정 두께로 구멍을 형성한 벤트홀(52)을 구성한다.
이와 같이 구성하는 본 발명의 실시예 작용효과를 설명하면, 첨부도면 도 2에서 보듯이 다수의 개수로 적층된 수지층(31) 내측에 반도체 칩(35)을 안착시켜 반도체 칩(35)의 전기적인 신호를 수지층(31)에 형성된 회로패턴에 전달하여 외부에 전달될 수 있도록 하는 것이다.
여기서, 반도체 칩(35)은 외부의 장치와 전기적인 신호 전달이 이루어질 수 있도록 몰딩한 내측전달수단(41)을 통해 반도체 칩과 전기적인 신호 전달이 이루어질 수 있도록 함과 동시에 각 수지층(31)의 회로패턴에 전기적인 신호가 전달되도록 하는 것이다.
이때 내측전달수단(41)은 크기를 작게 형성할 수 있어 도통되는 전류의 흐름이 짧음으로서 내부 저항이 작게 형성된다.
또한, 이 내측전달수단(41)이 고정되면서 내측전달수단(41) 주변에 형성된 작은 틈새를 언더필(51)(underfil)로 감싸 밀봉하는 것으로 외부와 접하는 수지층(31)에 형성된 벤트홀(52)로 외부의 불순물(습기, 먼지)이 유입되는 것을 방지하게 되는 것이다.
상기 벤트홀(52)은 외부와 접하는 수지층(31)의 바닥면 중앙에 홀을 형성하여 외부의 공기가 내측에 유입하여 가열된 반도체 칩(35)을 냉각할 수 있도록 한다.
한편, 방열판(38)에 적층되어 안착된 반도체 칩(35)은 표면에 형성된 전기적인 패턴의 전기적인 신호를 외측전달수단(42)과 전달될 수 있도록 하기 위해 먼저, 반도체 칩(35)이 동작하여 내측전달수단(41)을 통해 전기적인 신호를 수지층(31)에 형성된 회로패턴으로 전달하게 되면, 수지층(31)은 회로패턴에 전달되는 전기적인 신호를 내부에 도금을 처리한 비아홀(39)을 통해 외부와 접하는 수지층(31)의 최저면에 형성된 회로패턴에 전달하게 되고, 이 외부와 접하는 최저면 수지층(31)은 저면에 몰딩한 외측전달수단(42)을 통해 외부 부품과 전기적인 신호가 전달될 수 있도록 하는 것이다.
본 발명의 제 2실시예를 첨부도면 도 3을 참조하여 설명하면 첨부도면 도 3은 다수개로 적층된 상부 표면을 보호하기 위해 솔더마스크(30)를 접착하며, 전기적인 신호가 전달될 수 있도록 회로패턴이 형성되며 내측에 외부로 전기적인 신호가 출력될 수 있도록 비아홀(39)이 형성되며 내부에 서로 다른 크기로 외부에서 내부로 관통되어 공간이 형성된 각각의 수지층(31)에 전기적인 신호가 전달될 수 있도록 적층하여 안착시킨 반도체 칩(35)와, 상기 반도체 칩(35)의 전기적인 신호를 외부로 전달하기 위한 내측전달수단(41)과, 상기 내측전달수단(41)에 의해 반도체 칩(35)의 전기적인 신호를 입력 또는 출력할 수 있도록 표면에 회로패턴을 형성하는 회로기판(32)으로 구성한다.
상기 내측전달수단(41)은 전도성이 강한 금재질의 와이어(36)를 구성한다.
상기 수지층(31)은 회로기판(32)을 통해 흐르는 전기적인 신호를 저면의 외측전달수단(42)에 전달할 수 있도록 작은 구멍에 도금을 처리하여 메운 비아홀(39)이 형성된 구성을 갖는다.
회로기판(32)은 상기 방열판(38) 상부에 적층되며 상부에 솔더마스크(30)를 덮어 씌우고 상부 표면에 회로 패턴이 형성되며 내부에 도금을 처리하여 전기적인 신호가 전달될 수 있도록 비아홀(39)이 일체 형성된 일정두께의 수지층(31)을 다수 층으로 적층시키고 내부 중앙에 아래로 향하면서 개구 공간이 요홈 형성되어 이루어진 구성을 갖는다.
상기 회로기판(32)의 내부 요홈부(50) 중앙에 접착테이프(34)를 매개로 상호 접착하여 다수의 갯수로 적층시키고 수지층(31)의 회로패턴에 전기적인 신호가 전달될 수 있도록 와이어(36)를 본딩하는 반도체 칩(35)과, 상기 적층된 반도체 칩(35) 상부를 보호할 수 있도록 적층된 회로기판(32)의 상부 일부까지 덮어씌우는 봉지재(37)를 구성한다.
상기 외측전달수단(42)은 전도성 솔더볼인 것으로 구성한다.
이와 같이 구성하는 본 발명의 제 2실시예의 작용효과를 첨부도면 도 3을 참조하여 설명하면 솔더마스크(30)를 매개로 다수의 수지층(31)을 적층한 회로기판(32)은 상부 표면에 회로패턴에 전기적인 신호가 가하는 반도체 칩(35)의 전기적인 신호를 전달받아 수지층(31)에 도금으로 채워진 비아홀(39)을 따라 최저면의 수치층(31)에 본딩된 외측전달수단(42)으로 전달하게 된다.
여기서, 회로기판(32)은 각 수지층(31)의 회로기판(32)에 적층된 반도체 칩(35)의 각 와이어(36)가 동일하거나 유사한 높이에서 각각 접착될 수 있도록 내부에 요홈부(50)를 형성하되 이 요홈부(50)가 적층된 반도체 칩(35)과 적층된 수지층(31)이 수평선상에 놓여질 수 있도록 계단형태를 형성하여 수지층(31)에 각 반도체 칩(35)에 본딩한 와이어(36)가 각각 접착될 수 있도록 한다.
또한 적층된 반도체 칩(35)은 아래의 반도체 칩(35)의 크기 보다 상부의 반도체칩의 크기가 작아지도록 하여 각 와이어(36)를 본딩할 수 있는 본딩부위를 형성시켜 와이어(36)를 본당한 후 수평측에 놓여진 각 수지층(31)에 접착시키게 되어 각 와이어(36)간 상하 높이가 적어도 각 반도체 칩(35)의 높이가 되므로 간섭 혹은 접촉되지 않도록 하는 것이다.
따라서, 회로기판(32)은 반도체 칩(35)의 와이어(36)를 통해 전달되는 전기적인 신호를 각 수지층(31)에 형성된 비아홀(39)을 통해 전달시키고 이 비아홀(39)에 전달된 전기적인 신호가 외부의 부품과 연결될 수 있도록 PCB 회로기판(32)을 지지하는 최저면의 수지층(31)의 비아홀(39)을 따라 외측전달수단(42)에 전달하게 되는 것이다.
본 발명의 제 3 실시예를 첨부도면 도 4를 참조하여 설명하면 첨부도면 도 4는 다수개로 적층된 상부 표면을 보호하기 위해 솔더마스크(30)를 접착하며, 전기적인 신호가 전달될 수 있도록 회로패턴이 형성되며 내측에 외부로 전기적인 신호가 출력될 수 있도록 비아홀(39)이 형성되며 내부에 서로 다른 크기로 외부에서 내부로 관통되어 공간이 형성된 각각의 수지층(31)에 전기적인 신호가 전달될 수 있도록 적층하여 안착시킨 반도체 칩(35)와, 상기 반도체 칩(35)의 전기적인 신호를 외부로 전달하기 위한 내측전달수단(41)과, 상기 내측전달수단(41)에 의해 반도체 칩(35)의 전기적인 신호를 입력 또는 출력할 수 있도록 표면에 회로패턴을 형성하는 회로기판(32)으로 구성한다.
상기 내측전달수단(41)은 전도성이 강한 금재질의 와이어(36)를 구성한다.
상기 수지층(31)은 회로기판(32)을 통해 흐르는 전기적인 신호를 최고층에 부착된 외측전달수단(42)에 전달할 수 있도록 작은 구멍에 도금을 처리하여 메운 비아홀(39)이 형성된 구성을 갖는다.
회로기판(32)은 상기 수지층(318) 상부에 적층되며 상부에 솔더마스크(30)를 덮어 씌우고 상부 표면에 회로 패턴이 형성되며 내부에 도금을 처리하여 전기적인 신호가 전달될 수 있도록 비아홀(39)이 일체 형성된 일정두께의 수지층(31)을 다수 층으로 적층시키고 내부 중앙에 아래로 향하면서 개구 공간이 좁아지는 계단형태를 형성하여 이루어진 구성을 갖는다.
또한 회로기판(32)은 내부 중앙에 접착테이프(34)를 매개로 상호 접착하여 다수의 갯수로 적층시키고 수지층(31)의 회로패턴에 전기적인 신호가 외부로 직접 전달될 수 잇도록 회로패턴 상부에 외측전달수단(42)이 연결되어 이루어진 구성을갖는다.
상기 적층된 반도체 칩(35)은 상부를 보호할 수 있도록 적층된 회로기판(32)의 상부 일부까지 덮어씌우는 봉지재(37)를 구성한다.
상기 외측전달수단(42)은 전도성 솔더볼인 것으로 구성한다.
이와 같이 구성하는 본 발명의 또 다른 실시예를 첨부도면 도 4를 참조하여 설명하면 솔더마스크(30)를 매개로 다수의 수지층(31)을 적층한 회로기판(32)은 상부 표면에 회로패턴에 전기적인 신호가 가하는 반도체 칩(35)의 전기적인 신호를 전달받아 수지층(31)에 도금으로 채워진 비아홀(39)을 따라 최고면의 수치층(31)에 본딩된 외측전달수단(42)으로 전달하게 된다.
또한 와이어(36)가 본딩된 반도체 칩(35)은 외부로부터 이물질 유입을 방지하기 위해 상부에 봉지재(37)를 회로기판(32)의 일부까지 덮어 보호한다.
여기서, 회로기판(32)은 반도체 칩(35)의 동작에 의한 전기적인 신호를 외부 부품과 연결될 수 있도록 수지층(31)의 최고면에 접착시킨 솔더마스크(30) 위에 외측전달수단(42)을 몰딩하여 회로기판(32) 위에 부착된 외부의 장차와 전기적인 신호가 전달될 수 있도록 하는 것이다.
이와 같이 작용하는 본 발명은 회로기판을 일정 개수로 적층시키고 그 내부에 요홈부를 형성시켜 그 요홈부에 반도체 칩을 적층시킴으로서 회로기판의 수지층과 반도체 칩간에 수평구조를 이루도록 하여 각 전기적인 신호를 전달하는 전달수단이 반도체 칩과 회로기판의 수지층에 그대로 몰딩할 수 있도록 하여 몰딩 면적을줄여 반도체 칩의 적층개수의 제한을 극복하며 동시에 전달수단의 내부저항에 의한 전기적인 신호전달의 장애에 제거될 수 있는 효과를 갖는다.

Claims (8)

  1. 다수개로 적층된 상부 표면을 보호하기 위해 솔더마스크(30)를 접착하며, 전기적인 신호가 전달될 수 있도록 회로패턴이 형성되며 내측에 외부로 전기적인 신호가 출력될 수 있도록 비아홀(39)이 형성되며 내부에 서로 다른 크기로 외부에서 내부로 관통되어 공간이 형성된 각각의 수지층(31)이 형성된 회로기판(32)와, 상기 회로기판(31)의 수지층(31) 내부에 안착하여 내부의 회로패턴에 의해 전기적인 신호가 전달되도록 다수의 개수로 적층시키는 반도체 칩(35)과, 상기 반도체 칩(35)의 저면에 수지층(31)간에 전기적인 신호전달이 이루어질 수 있도록 내측전달수단(41)을 몰딩하여 이루어진 반도체 패키지.
  2. 제 1항에 있어서, 상기 반도체 칩(35)은 솔더마스크(30)를 매개로 다수의 개수로 적층형성하여 이루어진 반도체 패키지.
  3. 제 1항에 있어서, 상기 회로기판(32)의 수지층(31)은 반도체 칩(35)의 저면에 전기적인 신호를 연결하기 위해 몰딩한 작은 크기의 솔더볼의 주변에 외부의 이물질 유입을 방지할 수 있도록 하는 내측전달수단(41) 주변을 감싸 충진시키는 언더필(51)을 더 연결하여 이루어진 반도체 패키지.
  4. 제 1항에 있어서, 상기 반도체 칩(35)은 적층된 각 반도체 칩(35)의 전기적인 신호를 내측전달수단(41)을 통해 회로기판(32)에 전달할 수 있도록 적층된 회로기판(32)의 수지층(31)과 동일한 수평선상에 위치하도록 형성하여 이루어진 반도체 패키지.
  5. 제 1항에 있어서, 회로기판(32)은 외측전달수단(42)이 본딩된 수지층(31) 저면 중앙에 외부의 냉각 공기에 의해 내측의 열이 냉각될 수 있도록 일정 두께로 구멍을 형성한 벤트홀(52)로 이루어진 반도체 패키지.
  6. 제 1항에 있어서, 상기 반도체 칩(35)은 내부의 회로패턴의 전기적인 신호가 서로 도통되는 것을 방지할 수 있도록 각각의 저면 또는 상면에 접착테이프(34)를 접착시켜 연결하는 이루어진 반도체 패키지.
  7. 제 1항에 있어서, 상기 수지층(31)은 내부의 열을 외부로 방출하며 내부의 부품을 보호할 수 있도록 일정 두께로 판 형성된 방열판(38)이 연결되어 이루어진 반도체
    패키지.
  8. 제 1항 또는 제 5항에 있어서, 외측전달수단(42)은 적층된 회로기판(32)의 수지층(31) 상부나 하부에 연결되거나 방열판(38)의 하부에 연결되어 이루어진 반도체 패키지.
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