KR101266520B1 - 반도체 패키지 - Google Patents

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Abstract

본 발명의 사상에 따른 반도체 패키지는, 상면과 하면을 가지는 인쇄회로기판; 상기 인쇄회로기판을 관통하여 위치하는 전기전달 경로부재; 상기 인쇄회로기판을 관통하여 위치하고, 상기 전기전달 경로부재와 격리된 열전달 경로부재; 및 상기 인쇄회로기판의 상기 상면 상에 위치하고, 열이 전달되도록 상기 열전달 경로부재와 연결되고, 전기적 신호가 전달되도록 상기 전기전달 경로부재와 연결된 제1 반도체 칩;을 포함한다.

Description

반도체 패키지{Semiconductor package}
본 발명은 반도체 패키지에 관한 것이며, 더욱 구체적으로는, 반도체 칩에서 발생하는 열을 외부로 전달하는 방열 단자를 포함하는 반도체 패키지에 관한 것이다.
전자 제품은 점점 소형화되면서도 고용량의 데이터 처리를 요하고 있다. 이에 따라, 전자 제품에 사용되는 반도체 메모리 소자의 집적도를 증가시킬 필요가 커지고 있으나, 집적도의 증가는 한계에 다다르고 있다. 이에 따라, 기존의 반도체 제조 공정을 그대로 사용하면서도 고용량의 데이터 처리가 가능하도록 하기 위하여, 복수의 반도체 칩을 적층하는 적층 반도체 패키지가 제안되고 있다.
그러나, 반도체 패키지에 포함된 반도체 칩의 동작 속도가 증가됨에 따라 반도체 칩은 다량의 열을 발생하며, 상기 열은 반도체 칩의 성능을 저하시키고 있다.
본 발명의 기술적 과제는 반도체 패키지의 부피를 증가시키지 않으면서, 반도체 칩에서 발생하는 열을 외부로 전달할 수 있는 구조를 갖는 반도체 패키지를 제공하는 것이다.
상기 과제를 해결하기 위한 본 발명의 사상에 따른 반도체 패키지는, 상면과 하면을 가지는 인쇄회로기판; 상기 인쇄회로기판을 관통하여 위치하는 전기전달 경로부재; 상기 인쇄회로기판을 관통하여 위치하고, 상기 전기전달 경로부재와 격리된 열전달 경로부재; 및 상기 인쇄회로기판의 상기 상면 상에 위치하고, 열이 전달되도록 상기 열전달 경로부재와 연결되고, 전기적 신호가 전달되도록 상기 전기전달 경로부재와 연결된 제1 반도체 칩;을 포함한다.
또한, 상기 과제를 해결하기 위한 본 발명의 사상에 따른 반도체 패키지는, 상면과 하면을 가지고, 개구부를 포함하는 인쇄회로기판; 상기 인쇄회로기판을 관통하여 위치하는 전기전달 경로부재; 상기 전기전달 경로부재와 격리되며, 상기 인쇄회로기판의 상면으로부터 상기 하면으로 연장된 열전달 경로부재; 및 상기 인쇄회로기판의 상기 상면 상에 위치하고, 열이 전달되도록 상기 열전달 경로부재와 연결되고, 전기적 신호가 전달되도록 상기 전기전달 경로부재와 연결된 제1 반도체 칩;을 포함한다.
본 발명의 반도체 패키지는 전기적 신호를 전달하는 전기전달 경로부재와는 독립적인 열전달 경로부재를 인쇄회로기판에 형성함으로써, 반도체 칩에서 발생하는 열을 외부로 효과적으로 전달할 수 있다. 따라서, 반도체 패키지의 온도를 낮출 수 있으므로, 반도체 칩의 성능 향상을 기대할 수 있다.
또한, 인쇄회로기판의 내부에 열 전달을 위한 비아를 형성하거나, 개구부의 측벽에 방열 배선을 형성함으로써, 반도체 패키지의 부피를 증가시키지 않으면서 방열 특성을 향상시킬 수 있다.
또한, 인쇄회로기판의 개구부에 히트 싱크를 실장하고, 상기 히트 싱크를 외부장치와 접합시킴으로써, 반도체 패키지의 열을 효율적으로 배출시킬 수 있다.
도 1은 본 발명의 실시예에 따른 반도체 패키지를 개념적으로 도시한 단면도이다.
도 2는 도 1의 반도체 패키지에서 방열 단자를 통하여 열이 외부로 전달되는 것을 나타내는 개념도이다.
도 3은 본 발명의 다른 실시예에 따른 반도체 패키지를 개념적으로 도시한 단면도이다.
도 4는 도 3의 IV 부분을 개략적으로 설명하기 위한 평면도이다.
도 5는 본 발명의 다른 실시예에 따른 반도체 패키지를 개념적으로 도시한 단면도이다.
도 6 내지 도 10은 본 발명의 일 실시예에 따른 도 1의 반도체 패키지의 제조방법을 단계적으로 나타내는 단면도들이다.
도 11 내지 도 13은 본 발명의 다른 실시예에 따른 도 3의 반도체 패키지의 제조방법을 단계적으로 나타내는 단면도들이다.
도 14 내지 도 16은 본 발명의 다른 실시예에 따른 도 5의 반도체 패키지의 제조방법을 단계적으로 나타내는 단면도들이다.
이하, 첨부도면을 참조하여 본 발명 개념의 바람직한 실시예들을 상세히 설명하기로 한다. 그러나, 본 발명 개념의 실시예들은 여러 가지 다른 형태로 변형될 수 있으며, 본 발명 개념의 범위가 아래에서 상술하는 실시예들로 인해 한정되어지는 것으로 해석되어져서는 안 된다. 본 발명 개념의 실시예들은 당 업계에서 평균적인 지식을 가진 자에게 본 발명 개념을 보다 완전하게 설명하기 위해서 제공되어지는 것으로 해석되는 것이 바람직하다. 동일한 부호는 시종 동일한 요소를 의미한다. 나아가, 도면에서의 다양한 요소와 영역은 개략적으로 그려진 것이다. 따라서, 본 발명 개념은 첨부한 도면에 그려진 상대적인 크기나 간격에 의해 제한되어지지 않는다.
제1, 제2 등의 용어는 다양한 구성 요소들을 설명하는 데 사용될 수 있지만, 상기 구성 요소들은 상기 용어들에 의해 한정되지 않는다. 상기 용어들은 하나의 구성 요소를 다른 구성 요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명 개념의 권리 범위를 벗어나지 않으면서 제 1 구성 요소는 제 2 구성 요소로 명명될 수 있고, 반대로 제 2 구성 요소는 제 1 구성 요소로 명명될 수 있다.
본 출원에서 사용한 용어는 단지 특정한 실시예들을 설명하기 위해 사용된 것으로서, 본 발명 개념을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, “포함한다” 또는 “갖는다” 등의 표현은 명세서에 기재된 특징, 개수, 단계, 동작, 구성 요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 개수, 동작, 구성 요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
달리 정의되지 않는 한, 여기에 사용되는 모든 용어들은 기술 용어와 과학 용어를 포함하여 본 발명 개념이 속하는 기술 분야에서 통상의 지식을 가진 자가 공통적으로 이해하고 있는 바와 동일한 의미를 지닌다. 또한, 통상적으로 사용되는, 사전에 정의된 바와 같은 용어들은 관련되는 기술의 맥락에서 이들이 의미하는 바와 일관되는 의미를 갖는 것으로 해석되어야 하며, 여기에 명시적으로 정의하지 않는 한 과도하게 형식적인 의미로 해석되어서는 아니 될 것임은 이해될 것이다.
도 1은 본 발명의 실시예에 따른 반도체 패키지(100)를 개념적으로 도시한 단면도이다.
도 1을 참조하면, 기판(40), 제1 반도체 칩(10) 및 제2 반도체 칩(20)을 포함하는 반도체 패키지(1000)가 도시된다.
상기 기판(40)은 인쇄회로기판, 플렉서블 인쇄회로기판, 테이프 기판 등일 수 있다.　
상기 기판(40)은, 개구부(40a), 서로 마주하는 상면 및 하면을 갖는 코어보드(40d), 상기 코어보드(40d)의 상면에 형성된 제1 금속배선(42a) 및 제1 열전달배선(44a), 상기 코어보드(40d)의 하면에 형성된 제1 금속배선(42a'), 제1 열전달배선(44a') 및 제2 금속배선(43a), 상기 제1 금속배선(42a)과 상기 제1 금속배선(42a')을 전기적으로 연결하는 제1 비아(42b), 상기 제1 열전달배선(44a)과 상기 제1 열전달배선(44a')을 연결하는 제2 비아(44b)를 포함할 수 있다.
또한, 상기 기판(40)은 상면 및 하면에 수지층(41, 41')을 포함할 수 있다. 상기 코어보드(40d)는 에폭시 수지, 폴리이미드 수지, 비스말레마이드 트리아진(BT) 수지, FR-4(Flame Retardant 4), FR-5, 세라믹, 실리콘 또는 유리를 포함할 수 있다. 그러나 이는 예시적이며, 본 발명은 이에 한정되는 것은 아니다.
상기 코어보드(40d)는 단일층 이거나 또는 그 내부에 배선 패턴들을 포함하는 다층 구조를 포함할 수 있다. 예를 들어, 상기 코어보드(40d)는 하나의 강성(Rigid) 평판이거나, 복수의 강성 평판이 접착되어 형성되거나, 얇은 가요성 인쇄회로기판과 강성 평판이 접착되어 형성될 수 있다. 서로 접착되는 복수의 강성 평판들, 또는 인쇄회로기판들은 배선 패턴을 각각 포함할 수 있다.
또한, 상기 코어보드(40d)는 LTCC(low temperature co-fired ceramic) 기판일 수 있다. 상기 LTCC 기판은 복수의 세라믹 층이 적층되고, 그 내부에 배선 패턴을 포함할 수 있다.
상기 제1 금속배선(42a, 42a')은 상기 기판(40)의 상면 및 하면 각각에 형성된 회로패턴으로서, 상기 회로패턴은 구리와 같은 금속배선을 이용하여 형성될 수 있다. 또한, 상기 기판(40)의 상면에 형성된 상기 제1 금속배선(42a)은 제1 비아(42b)를 통하여 상기 기판(40)의 하면에 형성된 제1 금속배선(42a')과 전기적으로 연결되며, 상기 제1 금속배선(42a')은 연결 단자(50b)를 통하여 외부장치와 전기적으로 연결될 수 있다.
상기 제1 금속배선(42a), 제1 비아(42b) 및 제1 금속배선(42a')은 전기전달 경로부재(42a, 42b, 42a')라고 지칭될 수 있다. 또한, 상기 제1 열전달배선(44a), 제2 비아(44b) 및 제1 열전달배선(44a')은 열전달 경로부재(44a, 44b, 44a')라고 지칭될 수 있다. 즉, 상기 열전달 경로부재(44a, 44b, 44a')는 기판(40)의 상기 상면으로부터 상기 하면으로 연장될 수 있다.
상기 연결 단자(50b)는 예를 들어, 솔더볼 일 수 있으며, 상기 솔더볼은 납(Pb), 주석(Sn), 납(Pb)과 주석(Sn)의 합금, 은(Ag), 구리(Cu), 알루미늄(Al) 등으로 형성될 수 있고, 납땜 장치에 의해 형성될 수 있다.
상기 기판(40)의 상면 및 하면에는 각각 상기 제1 열전달배선(44a) 및 상기 제1 열전달배선(44a')이 형성되며, 상기 제1 열전달배선(44a, 44a')은 구리와 같은 금속배선을 이용하여 형성된 방열패턴일 수 있다. 또한, 상기 기판(40)의 상면에 형성된 상기 제1 열전달배선(44a)은 제2 비아(44b)를 통하여 상기 기판(40)의 하면에 형성된 제1 열전달배선(44a')과 연결되며, 상기 제1 열전달배선(44a')은 방열 단자(50a)를 통하여 외부장치로 열을 전달할 수 있다. 상기 방열 단자(50a)는 예를 들어, 솔더볼 일 수 있으며, 상기 솔더볼은 납(Pb), 주석(Sn), 납(Pb)과 주석(Sn)의 합금, 은(Ag), 구리(Cu), 알루미늄(Al) 등으로 형성될 수 있고, 납땜 장치에 의해 형성될 수 있다.
또한, 상기 제2 금속배선(43a)은 상기 기판(40)의 하면에 형성된 회로패턴으로서, 상기 회로패턴은 구리와 같은 금속배선을 이용하여 형성될 수 있다.
상기 제1 반도체 칩(10)은 제1 접착부재(18a)를 통해 상기 기판(40)의 상면 즉, 제1 열전달배선(44a) 상에 형성될 수 있다. 상기 제1 반도체 칩(10)은 제1 금속배선(42a)과 연결 소자(15a)에 의해 상기 기판(10)과 전기적으로 연결될 수 있다. 상기 연결 소자(15a)는 본딩 와이어일 수 있다.
상기 제1 반도체 칩(10)은 내부에 집적 회로를 포함할 수 있다. 예를 들어, 상기 집적 회로는 메모리 회로 또는 로직 회로를 포함할 수 있다. 또한, 도 1에서는 하나의 제1 반도체 칩(10)이 도시되었지만, 복수의 제1 반도체 칩(10)들이 실장될 수 있으며, 이 경우 상기 복수의 제1 반도체 칩(10)들은 서로 동종의 제품일 수도 있고 이종의 제품일 수도 있다. 예를 들면, 상기 복수의 제1 반도체 칩(10)의 일부는 메모리 칩이고, 나머지 반도체 칩은 비메모리 칩일 수 있다. 상기 제1 반도체 칩(10)은 콘트롤러, 플래시 메모리, PRAM, RRAM, FeRAM, MRAM, DRAM 등일 수 있다.
상기 제1 반도체 칩(10)의 비활성면에는 상기 기판(40)과 마주하는 제1 접착부재(18a)를 포함할 수 있으며, 활성면에는 내부의 집적 회로와 연결된 적어도 한 개 이상의 패드(10a)들을 포함할 수 있다.
또한, 상기 제1 접착부재(18a)는 도전성 접착 부재일 수 있다.
또한, 상기 패드(10a)는 알루미늄(Al) 또는 구리(Cu), 은(Ag), 금(Au), 팔라듐(Pd) 등의 금속으로 형성될 수 있다.
상기 제2 반도체 칩(20)은 제2 접착부재(18b)를 통해 상기 제1 반도체 칩(10)의 하면 즉, 비활성면에 실장될 수 있다.
또한, 상기 제2 반도체 칩(20)은 연결 소자(15b)를 통하여 제2 금속배선(43a)과 전기적으로 연결될 수 있다.
상기 제2 반도체 칩(20)은 내부에 집적 회로를 포함할 수 있다. 예를 들어, 상기 집적 회로는 메모리 회로 또는 로직 회로를 포함할 수 있다. 또한, 도 1에서는 하나의 제2 반도체 칩(20)이 도시되었지만, 복수의 제2 반도체 칩(20)들이 실장될 수 있으며, 이 경우 상기 복수의 제2 반도체 칩(20)들은 서로 동종의 제품일 수도 있고 이종의 제품일 수도 있다. 예를 들면, 상기 복수의 제2 반도체 칩(20)의 일부는 메모리 칩이고, 나머지 반도체 칩은 비메모리 칩일 수 있다. 상기 제2 반도체 칩(20)은 콘트롤러, 플래시 메모리, PRAM, RRAM, FeRAM, MRAM, DRAM 등일 수 있다.
상기 제2 반도체 칩(20)의 비활성면에는 상기 제1 반도체 칩(10)과 마주하는 제2 접착부재(18b)를 포함할 수 있으며, 활성면에는 내부의 집적 회로와 연결된 적어도 한 개 이상의 패드(20a)들을 포함할 수 있다. 또한, 상기 제2 접착부재(18b)는 도전성 접착 부재일 수 있다. 또한, 상기 패드(20a)는 알루미늄(Al) 또는 구리(Cu), 은(Ag), 금(Au), 팔라듐(Pd) 등의 금속으로 형성될 수 있다.
상기 제1 반도체 칩(10) 및 상기 제2 반도체 칩(20)은 제2 접착부재(18b)를 통하여 서로 맞닿아 있다. 따라서, 상기 제1 반도체 칩(10) 및 상기 제2 반도체 칩(20)에서 발생되는 열은, 상기 제1 접착부재(18a)에서 제1 열전달배선(44a)으로 직접 전달되거나, 또는 상기 제2 접착부재(18b)에서 상기 제1 접착부재(18a)를 거쳐 상기 제1 열전달배선(44a)으로 전달될 수 있다. 또한, 상기 제1 열전달배선(44a)으로 전달된 열은 제2 비아(44b), 제1 열전달배선(44a) 및 방열단자(50a)를 거쳐 반도체 패키지(100)의 외부로 방출될 수 있다. 상기 방열 단자(50a)는 예를 들어, 솔더볼 일 수 있으며, 상기 솔더볼은 납(Pb), 주석(Sn), 납(Pb)과 주석(Sn)의 합금, 은(Ag), 구리(Cu), 알루미늄(Al) 등으로 형성될 수 있고, 납땜 장치에 의해 형성될 수 있다.
즉, 본원 발명은 상기 제1 반도체 칩(10) 및 상기 제2 반도체 칩(20)에서 발생하는 열이 상기 제1 및 제2 접착부재(18a, 18b)를 통해서 제1 열전달배선(44a)으로 전달할 수 있으며, 제2 비아(44b) 및 방열 단자(50a)를 통하여 외부로 방출될 수 있다.
따라서, 본원 발명은 연결 소자(15a, 15b)만을 이용하는 제1 및 제2 반도체 칩(10, 20)의 방열의 한계를 극복할 수 있고, 상기 제1 반도체 칩(10)과 상기 기판(40)이 접촉되는 부분에 제1 열전달배선(44a)을 형성하고, 제2 비아(44b), 제2 방열배선(44a') 및 방열단자(50a)를 통하여, 상기 제1 및 제2 반도체 칩(10, 20)에서 발생하는 열을 외부로 방출함으로써, 반도체 패키지의 부피를 증가시키지 않으면서 방열 특성을 개선시킬 수 있다. 또한, 방열 특성을 개선함으로써, 반도체 칩의 동작 속도를 개선시킬 수 있고, 반도체 패키지의 성능도 향상시킬 수 있다.
제1 몰딩부재(30a)는 상기 제1 반도체 칩(10)을 덮도록 상기 기판(40) 상에 형성될 수 있다. 상기 제1 몰딩부재(30a)는 상기 제1 반도체 칩(10)을 덮어 보호하는 것으로서, 에폭시 수지, 경화제, 유기/무기 충전재 등을 포함하는 각종 합성 수지류 재질로 제작되어 몰드(mold: 금형) 내부에서 사출 성형될 수 있다. 이러한, 상기 제1 몰딩부재(30a)는 레진과 같은 폴리머로 형성될 수 있는 것으로 예컨대, EMC(Epoxy Molding Compound)로 형성될 수 있다.
제2 몰딩부재(30b)는 상기 제2 반도체 칩(20)을 덮도록 상기 기판(40) 하면에 형성될 수 있다. 상기 제2 몰딩부재(30b)는 상기 제2 반도체 칩(20)을 덮어 보호하는 것으로서, 에폭시 수지, 경화제, 유기/무기 충전재 등을 포함하는 각종 합성 수지류 재질로 제작되어 몰드(mold: 금형) 내부에서 사출 성형될 수 있다. 이러한, 상기 제2 몰딩부재(30b)는 레진과 같은 폴리머로 형성될 수 있는 것으로 예컨대, EMC(Epoxy Molding Compound)로 형성될 수 있다.
또한, 상기 제1 및 제2 몰딩부재(30a, 30b)는 동시에 형성될 수 있다.
도 2는 도 1의 반도체 패키지에서 방열 단자를 통하여 열이 외부로 전달되는 것을 나타내는 개념도이다.
도 2를 참조하면, 상기 반도체 패키지(100)는 외부장치(400), 예를 들어 마더보드에 실장될 수 있으며, 상기 반도체 패키지(100)는 연결 단자(50b)를 통하여 상기 외부장치(400)와 전기적으로 연결될 수 있다.
또한, 상기 반도체 패키지(100)에서 발생되는 열을 외부로 방출하기 위하여, 방열 단자(50a)를 통하여 상기 외부장치(400)와 연결될 수 있으며, 상기 방열 단자(50a)를 통해 방출되는 열은 방열 선로(410)를 통해 냉각부(500)로 전달될 수 있다.
상기 냉각부(500)는 히트 싱크(heat sink) 등일 수 있으며, 상기 히트 싱크는 수냉식일 수도 있고, 공랭식일 수도 있다.　또한, 상기 히트 싱크는 방열 효율을 높이기 위한 다수의 핀(fin)들을 포함할 수 있다.
도 3은 본 발명의 다른 실시예에 따른 반도체 패키지를 개념적으로 도시한 단면도이다. 도 1과 중복되는 설명은 생략될 수 있다.
도 3을 참조하면, 반도체 패키지(200)는 기판(40), 제1 반도체 칩(10) 및 제2 반도체 칩(20)을 포함한다.
상기 기판(40)은 개구부(40a), 서로 마주하는 상면 및 하면을 갖는 코어보드(40d), 상기 코어보드(40d)의 상면에 형성된 제1 금속배선(42a) 및 제1 열전달배선(44a), 상기 코어보드(40d)의 하면에 형성된 제1 금속배선(42a'), 제1 열전달배선(44a') 및 제2 금속배선(43a), 상기 제1 금속배선(42a)과 상기 제1 금속배선(42a')을 전기적으로 연결하는 제1 비아(42b), 상기 제1 열전달배선(44a)과 상기 제1 열전달배선(44a')을 연결하는 제2 열전달배선(44c)을 포함할 수 있다. 또한, 상기 기판(40)은 상면 및 하면에 수지층(41, 41')을 포함할 수 있다.
상기 제1 금속배선(42a), 제1 비아(42b) 및 제1 금속배선(42a')은 전기전달 경로부재(42a, 42b, 42a')라고 지칭될 수 있다. 또한, 상기 제1 열전달배선(44a), 제2 열전달배선(44c) 및 제1 열전달배선(44a')은 열전달 경로부재(44a, 44c, 44a')라고 지칭될 수 있다.
도 1에서는 제1 및 제2 반도체 칩(10, 20)에서 발생되는 열을 외부로 방출하기 위하여 상기 코어보드(40d) 내에 제2 비아(44b)를 형성하였으나, 도 3에서는 개구부(40a)가 형성되는 기판(40)의 내측면에 제2 열전달배선(44c)을 형성하여 상기 제1 반도체 칩(10) 및 상기 제2 반도체 칩(20)에서 발생하는 열을 외부로 전달할 수 있다.
즉, 상기 제2 열전달배선(44c)은 기판(40)의 상면으로부터 개구부(40a)의 측벽을 따라서 기판(40)의 하면으로 연장되도록 형성된 방열패턴일 수 있다. 상기 방열패턴은 구리와 같은 금속배선을 이용하여 형성될 수 있으며, 상기 방열패턴은 상기 개구부(40a)의 측벽 전체 또는 국부적으로 형성될 수 있다. 따라서, 기판(40) 상면의 제1 열전달배선(44a)에서 상기 제2 열전달배선(44c)을 통하여 기판(40) 하면의 제1 열전달배선(44a')으로 열을 전달시킬 수 있다.
상기 제1 반도체 칩(10)은 제1 접착부재(18a)를 통하여 제1 열전달배선(44a) 상에 형성될 수 있으며, 상기 제1 반도체 칩(10) 및 상기 제2 반도체 칩(20)은 제2 접착부재(18b)를 통하여 서로 맞닿아 있을 수 있다. 따라서, 상기 제1 반도체 칩(10) 및 상기 제2 반도체 칩(20)에서 발생되는 열은, 상기 제1 접착부재(18a)에서 제1 열전달배선(44a)으로 직접 전달되거나, 또는 상기 제2 접착부재(18b)에서 상기 제1 접착부재(18a)를 거쳐 상기 제1 열전달배선(44a)으로 전달될 수 있다. 또한, 상기 제1 열전달배선(44a)으로 전달된 열은 제2 방열배선(44c), 제1 열전달배선(44a') 및 방열단자(50a)를 거쳐 반도체 패키지(100)의 외부로 방출될 수 있다. 상기 방열 단자(50a)는 예를 들어, 솔더볼 일 수 있으며, 상기 솔더볼은 납(Pb), 주석(Sn), 납(Pb)과 주석(Sn)의 합금, 은(Ag), 구리(Cu), 알루미늄(Al) 등으로 형성될 수 있고, 납땜 장치에 의해 형성될 수 있다.
도 4는 도 3의 IV 부분을 개략적으로 설명하기 위한 평면도이다.
도 3 및 도 4를 참조하면, 제2 반도체 칩(20)에 연결된 본딩 와이어(15b)는 제2 금속배선(43a)의 일부분(15ba)과 전기적으로 연결될 수 있으며, 상기 제2 금속배선(43a)은 연결단자(50c)를 통하여 외부장치와 전기적으로 연결될 수 있다. 상기 연결단자(50c)는 예를 들면, 솔더볼과 같은 도전성 범프, 핀, 리드선 등일 수 있다.　그러나 여기에 한정되는 것은 아니다.
도 5는 본 발명의 다른 실시예에 따른 반도체 패키지를 개념적으로 도시한 단면도이다. 도 1 또는 도 3과 중복되는 설명은 생략될 수 있다.
도 5를 참조하면, 반도체 패키지(300)는 기판(40), 제1 반도체 칩(10) 및 히트 싱크(60)를 포함한다.
상기 기판(40)은 개구부(40a), 서로 마주하는 상면 및 하면을 갖는 코어보드(40d), 상기 코어보드(40d)의 상면에 형성된 제1 금속배선(42a) 및 제1 열전달배선(44a), 상기 코어보드(40d)의 하면에 형성된 제1 금속배선(42a') 및 제1 열전달배선(44a'), 상기 제1 금속배선(42a)과 상기 제1 금속배선(42a')을 전기적으로 연결하는 제1 비아(42b)를 포함할 수 있다. 또한, 상기 기판(40)은 상면 및 하면에 수지층(41, 41')을 포함할 수 있다.
상기 제1 금속배선(42a), 제1 비아(42b) 및 제1 금속배선(42a')은 전기전달 경로부재(42a, 42b, 42a')라고 지칭될 수 있다.
히트 싱크(60)는 제2 접착부재(18b)를 이용하여 상기 제1 반도체 칩(10)의 하부면 즉, 비활성면에 형성될 수 있다. 상기 히트 싱크(60)는 금속, 금속 질화물, 세라믹, 수지, 또는 이들의 조합을 포함할 수 있다. 예를 들어, 히트 싱크(60)는 알루미늄, 알루미늄 합금, 구리, 구리 합금, 알루미늄 산화물(Al2O3), 베릴륨 산화물(BeO), 알루미늄 질화물(AlN), 실리콘 질화물(SiN), 에폭시계 수지, 또는 이들의 조합을 포함할 수 있다. 또한, 히트 싱크(700)는 보다 효과적인 열 방사를 위하여 다양한 치수와 형상을 가질 수 있다. 예를 들어, 상기 히트 싱크(60)는 방열 효율을 높이기 위한 다수의 핀(fin)들을 포함할 수 있다. 또한, 상기 히트 싱크(60)는 연결 단자(50b)가 외부장치에 실장될 때, 상기 히트 싱크(60)가 외부장치에 접하도록 상기 연결 단자(50b)의 높이를 선택할 수 있다. 또는, 반대로 상기 히트 싱크(60)의 높이를 연결 단자(50b)의 높이를 고려하여 선택할 수 있다.
즉, 상기 히트 싱크(60)가 외부장치에 접하도록 높이를 선택할 수 있으므로, 상기 제1 반도체 칩(10)에서 발생하는 열을 효율적 또는 강제적으로 외부로 전달할 수 있다. 그러나, 여기에 한정되는 것은 아니며, 상기 히트 싱크(60)는 외부장치와 소정의 거리만큼 이격되도록 형성될 수도 있다.
상기 연결 단자(50b)는 예를 들어, 솔더볼 일 수 있으며, 상기 솔더볼은 납(Pb), 주석(Sn), 납(Pb)과 주석(Sn)의 합금, 은(Ag), 구리(Cu), 알루미늄(Al) 등으로 형성될 수 있고, 납땜 장치에 의해 형성될 수 있다.
또한, 도 5에서는 히트 싱크(60)를 형성하여 상기 반도체 패키지(300)의 열이 외부장치로 방출되는 것을 설명하였으나, 이에 한정되는 것은 아니다. 예를 들어, 상기 기판(40)은 상기 제1 반도체 칩(10)에서 발생되는 열을 도전성 제1 접착부재(18a)를 통하여 제1 열전달배선(44a)로 전달하고, 상기 제1 열전달배선(44a)과 상기 제1 열전달배선(44a')을 열적으로 연결시켜주는 제2 비아(미도시, 도1 참조)를 더 포함할 수 있다. 제1 열전달배선(44a), 제2 비아(미도시, 도1 참조) 및 제1 열전달배선(44a')은 열전달 경로부재(44a, 미도시, 44a')라고 지칭될 수 있다.
위에서 설명한 바와 같이, 상기 코어보드(40d)에 제2 비아(미도시)를 더 포함하는 경우, 상기 제2 비아(미도시)를 외부장치와 연결하기 위한 연결 단자(미도시, 도 1 참조)를 더 포함할 수 있다.
도 6 내지 도 10은 본 발명의 일 실시예에 따른 도 1의 반도체 패키지의 제조방법을 단계적으로 나타내는 단면도들이다.
도 6을 참조하면, 기판(40)을 준비한다.
상기 기판(40)은 인쇄회로기판, 플렉서블 인쇄회로기판, 테이프 기판 등일 수 있다. 상기 기판(40)은 개구부(40a), 코어보드(40d), 상기 코어보드(40d)의 상면에 형성된 제1 금속배선(42a) 및 제1 열전달배선(44a), 상기 코어보드(40d)의 하면에 형성된 제1 금속배선(42a'), 제1 열전달배선(44a') 및 제2 금속배선(43a), 상기 제1 금속배선(42a)과 상기 제1 금속배선(42a')을 전기적으로 연결하는 제1 비아(42b), 상기 제1 열전달배선(44a)과 상기 제1 열전달배선(44a')을 연결하는 제2 비아(44b)를 포함할 수 있다.
상기 제1 금속배선(42a), 제1 비아(42b) 및 제1 금속배선(42a')은 전기전달 경로부재(42a, 42b, 42a')라고 지칭될 수 있다. 또한, 상기 제1 열전달배선(44a), 제2 비아(44b) 및 제1 열전달배선(44a')은 열전달 경로부재(44a, 44b, 44a')라고 지칭될 수 있다. 즉, 상기 열전달 경로부재(44a, 44b, 44a')는 기판(40)의 상기 상면으로부터 상기 하면으로 연장될 수 있다.
또한, 상기 기판(40)은 상면 및 하면에 수지층(41, 41')을 포함할 수 있다.
상기 기판(40)의 상면 및 하면에 각각 제1 열전달배선(44a, 44a')을 형성하고, 이를 제2 비아(44b)로 연결함으로써, 상기 기판(40)의 상면으로 전달되는 열을 상기 기판(40)의 하면으로 전달하는 열전달 특성을 개선할 수 있다.
이어서, 도 7을 참조하면, 제1 접착부재(18a)를 통해 제1 반도체 칩(10)을 상기 기판(40)의 제1 열전달배선(44a) 상에 실장할 수 있다. 상기 제1 반도체 칩(10)은 연결 소자(15a)를 통하여 제1 금속배선(42a)과 전기적으로 연결될 수 있다.
상기 제1 접착부재(18a)는 도전성 접착부재일 수 있다. 또한, 상기 도전성 접착부재는 액상일 수 있다. 그러나, 여기에 한정되는 것은 아니며, 상기 기판(40) 상에 필름층(미도시)을 형성하고, 상기 필름층(미도시)의 상면 및 하면에 각각 제1 반도체 칩(10) 및 제2 반도체 칩(20)을 실장할 수도 있다.
이어서, 도 8을 참조하면, 상기 제1 반도체 칩(10)을 덮도록 상기 기판(40) 상에 제1 몰딩부재(30a)가 형성될 수 있다.
이러한, 상기 제1 몰딩부재(30a)는 레진과 같은 폴리머로 형성될 수 있는 것으로 예컨대, EMC(Epoxy Molding Compound)로 형성될 수 있다.
이어서, 도 9를 참조하면, 제2 반도체 칩(20)은 제2 접착부재(18b)를 이용하여 상기 제1 반도체 칩(10)의 하면에 실장될 수 있다. 상기 제2 접착부재(18b)는 도전성 접착부재일 수 있다.
상기 제2 반도체 칩(20)은 연결 소자(15b)를 통하여 제2 금속배선(43a)과 전기적으로 연결될 수 있다.
이어서, 도 10을 참조하면, 상기 제2 반도체 칩(20)을 덮도록 상기 기판(40) 하면에 제2 몰딩부재(30b)가 형성될 수 있다. 또한, 상기 제1 및 제2 몰딩부재(30a, 30b)는 동시에 형성될 수 있다.
상기 제2 몰딩부재(30b)는 상기 제1 몰딩부재(30a)와 동일한 물질일 수 있다.
이어서, 상기 제1 및 제2 반도체 칩(10, 20)에서 발생되는 열을 외부로 방출하기 위한 방열 단자(50a) 및 반도체 패키지(100)를 외부장치와 전기적으로 연결하기 위한 연결 단자(50b, 50c)를 형성할 수 있다.
도 11 내지 도 13은 본 발명의 다른 실시예에 따른 도 3의 반도체 패키지의 제조방법을 단계적으로 나타내는 단면도들이다.
도 11을 참조하면, 기판(40)을 준비한다.
상기 기판(40)은 개구부(40a), 코어보드(40d), 상기 코어보드(40d)의 상면에 형성된 제1 금속배선(42a) 및 제1 열전달배선(44a), 상기 코어보드(40d)의 하면에 형성된 제1 금속배선(42a'), 제1 열전달배선(44a') 및 제2 금속배선(43a), 상기 제1 금속배선(42a)과 상기 제1 금속배선(42a')을 전기적으로 연결하는 제1 비아(42b), 상기 제1 열전달배선(44a)과 상기 제1 열전달배선(44a')을 연결하는 제2 열전달배선(44c)을 포함할 수 있다.
상기 제1 금속배선(42a), 제1 비아(42b) 및 제1 금속배선(42a')은 전기전달 경로부재(42a, 42b, 42a')라고 지칭될 수 있다. 또한, 상기 제1 열전달배선(44a), 제2 열전달배선(44c) 및 제1 열전달배선(44a')은 열전달 경로부재(44a, 44c, 44a')라고 지칭될 수 있다.
이어서, 도 12를 참조하면, 제1 접착부재(18a)를 통해 제1 반도체 칩(10)을 상기 기판(40)의 제1 열전달배선(44a) 상에 실장할 수 있다.
이어서, 상기 제1 반도체 칩(10)을 덮도록 상기 기판(40) 상에 제1 몰딩부재(30a)가 형성될 수 있다.
이어서, 도 13을 참조하면, 제2 반도체 칩(20)은 제2 접착부재(18b)를 이용하여 상기 제1 반도체 칩(10)의 하부면에 실장될 수 있다.
이어서, 상기 제2 반도체 칩(20)을 덮도록 상기 기판(40) 하면에 제2 몰딩부재(30b)가 형성될 수 있다. 또한, 상기 제1 및 제2 몰딩부재(30a, 30b)는 동시에 형성될 수 있다.
이어서, 상기 제1 및 제2 반도체 칩(10, 20)에서 발생되는 열을 외부로 방출하기 위한 방열 단자(50a) 및 반도체 패키지(100)를 외부장치와 전기적으로 연결하기 위한 연결 단자(50b, 50c)를 형성할 수 있다.
도 14 내지 도 16은 본 발명의 다른 실시예에 따른 도 5의 반도체 패키지의 제조방법을 단계적으로 나타내는 단면도들이다.
도 14를 참조하면, 기판(40)을 준비한다.
상기 기판(40)은 중앙에 형성된 개구부(40a), 서로 마주하는 상면 및 하면을 갖는 코어보드(40d), 상기 코어보드(40d)의 상면에 형성된 제1 금속배선(42a) 및 제1 열전달배선(44a), 상기 코어보드(40d)의 하면에 형성된 제1 금속배선(42a') 및 제1 열전달배선(44a'), 상기 제1 금속배선(42a)과 상기 제1 금속배선(42a')을 전기적으로 연결하는 제1 비아(42b)를 포함할 수 있다.
상기 제1 금속배선(42a), 제1 비아(42b) 및 제1 금속배선(42a')은 전기전달 경로부재(42a, 42b, 42a')라고 지칭될 수 있다.
또한, 상기 기판(40)은 상기 제1 반도체 칩(10)에서 발생되는 열을 도전성 제1 접착부재(18a)를 통하여 제1 열전달배선(44a)로 전달하고, 상기 제1 열전달배선(44a)과 상기 제1 열전달배선(44a')을 열적으로 연결시켜주는 제2 비아(미도시, 도1 참조)를 더 포함할 수 있다. 제1 열전달배선(44a), 제2 비아(미도시, 도1 참조) 및 제1 열전달배선(44a')은 열전달 경로부재(44a, 미도시, 44a')라고 지칭될 수 있다.
이어서, 도 15를 참조하면, 제1 접착부재(18a)를 통해 제1 반도체 칩(10)을 상기 기판(40)의 제1 열전달배선(44a) 상에 실장할 수 있다.
이어서, 상기 제1 반도체 칩(10)을 덮도록 상기 기판(40) 상에 제1 몰딩부재(30a)가 형성될 수 있다.
이어서, 도 16을 참조하면, 제1 반도체 칩(10)의 하부면 즉, 비활성면에 제2 접착부재(18b)를 이용하여 히트 싱크(60)를 형성할 수 있다. 상기 히트 싱크(60)는, 상기 기판(40)에 형성될 연결 단자(50b)가 외부장치에 실장될 때, 상기 제1 반도체 칩(10)에서 발생하는 열을 효율적 또는 강제적으로 외부로 전달하도록, 상기 외부장치와 접하도록 상기 히트 싱크(60)의 두께를 선택할 수 있다.
이어서, 상기 히트 싱크(60)의 측벽을 덥도록, 상기 기판(40)의 하면에 제2 몰딩부재(30b)가 형성될 수 있다. 또한, 상기 제1 및 제2 몰딩부재(30a, 30b)는 동시에 형성될 수 있다.
본 발명을 명확하게 이해시키기 위해 첨부한 도면의 각 부위의 형상은 예시적인 것으로 이해하여야 한다. 도시된 형상 외의 다양한 형상으로 변형될 수 있음에 주의하여야 할 것이다. 도면들에 기재된 동일한 번호는 동일한 요소를 지칭한다.
이상에서 설명한 본 발명이 전술한 실시예 및 첨부된 도면에 한정되지 않으며, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것은, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
10: 제1 반도체 칩 10a, 15b: 패드 15a, 15b: 연결 소자
18a, 18b: 접착 부재 20: 제2 반도체 칩 30a: 제1 몰딩부재
30b: 제2 몰딩부재 40: 기판 40a: 개구부
40d: 코어보드 41, 41': 수지층 42a, 42a': 제1 금속배선
42b: 제1 비아 43a: 제2 금속배선 44a, 44a': 제1 열전달배선
44b: 제2 비아 44c: 방열 배선 46: 패드
50a: 방열 단자 50b, 50c: 연결 단자 60: 히트 싱크
400: 외부장치 410: 방열 선로 500: 냉각부

Claims (10)

  1. 상면과 하면을 가지고, 개구부를 포함하는 인쇄회로기판;
    상기 인쇄회로기판을 관통하여 위치하는 전기전달 경로부재;
    상기 인쇄회로기판을 관통하여 위치하고, 상기 전기전달 경로부재와 격리된 열전달 경로부재;
    상기 인쇄회로기판의 상기 상면 상에 위치하고, 열이 전달되도록 상기 열전달 경로부재와 연결되고, 전기적 신호가 전달되도록 상기 전기전달 경로부재와 연결된 제1 반도체 칩; 및
    상기 개구부 내에 위치하고, 상기 제1 반도체 칩의 하측에 배치된 히트 싱크(Heat sink);
    를 포함하며, 상기 인쇄회로기판이 외부장치에 실장되는 경우, 상기 히트 싱크의 하부면은 상기 외부장치와 접촉되는 것을 특징으로 하는 반도체 패키지.
  2. 제1항에 있어서,
    상기 제1 반도체 칩과 상기 열전달 경로부재의 사이에 배치되어, 이들을 접착시키는 제1 도전성 접착부재;
    를 포함하는 것을 특징으로 하는 반도체 패키지.
  3. 제1항에 있어서,
    상기 인쇄회로기판의 상기 하면 상에 위치하고, 상기 열전달 경로부재와 연결되어 상기 열전달 경로부재의 열을 외부로 방출하는 방열단자;
    를 더 포함하는 것을 특징으로 하는 반도체 패키지.
  4. 삭제
  5. 삭제
  6. 삭제
  7. 삭제
  8. 상면과 하면을 가지고, 개구부를 포함하는 인쇄회로기판;
    상기 인쇄회로기판을 관통하여 위치하는 전기전달 경로부재;
    상기 전기전달 경로부재와 격리되며, 상기 인쇄회로기판의 상면으로부터 상기 하면으로 연장된 열전달 경로부재; 및
    상기 인쇄회로기판의 상기 상면 상에 위치하고, 열이 전달되도록 상기 열전달 경로부재와 연결되고, 전기적 신호가 전달되도록 상기 전기전달 경로부재와 연결된 제1 반도체 칩; 및
    상기 개구부 내에 위치하고, 상기 제1 반도체 칩의 하측에 배치된 제2 반도체 칩;
    을 포함하며,
    상기 열전달 경로부재는, 상기 인쇄회로기판의 상기 상면으로부터 상기 개구부의 측벽을 따라서 상기 하면으로 연장되도록 형성되며,
    상기 제2 반도체 칩은, 상기 열전달 경로부재와 전기적으로 연결되는 것을 특징으로 하는 반도체 패키지.
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