JP2003007914A - 半導体装置 - Google Patents

半導体装置

Info

Publication number
JP2003007914A
JP2003007914A JP2001184781A JP2001184781A JP2003007914A JP 2003007914 A JP2003007914 A JP 2003007914A JP 2001184781 A JP2001184781 A JP 2001184781A JP 2001184781 A JP2001184781 A JP 2001184781A JP 2003007914 A JP2003007914 A JP 2003007914A
Authority
JP
Japan
Prior art keywords
semiconductor device
type semiconductor
thermal resistance
low thermal
package substrate
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2001184781A
Other languages
English (en)
Other versions
JP4934915B2 (ja
Inventor
Takeshi Koyashiki
剛 小屋敷
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Fujitsu Ltd
Original Assignee
Fujitsu Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Fujitsu Ltd filed Critical Fujitsu Ltd
Priority to JP2001184781A priority Critical patent/JP4934915B2/ja
Publication of JP2003007914A publication Critical patent/JP2003007914A/ja
Application granted granted Critical
Publication of JP4934915B2 publication Critical patent/JP4934915B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors

Landscapes

  • Cooling Or The Like Of Electrical Apparatus (AREA)

Abstract

(57)【要約】 【課題】 放熱用の端子を設けることなく、信号用又は
電源用端子を利用して効率的な放熱を実現することので
きる低熱抵抗型の半導体装置を提供することを課題とす
る。 【解決手段】 パッケージ基板１のチップ搭載面１ｂに
半導体チップ２を搭載する。チップ搭載面１ｂの反対側
の面において、半導体チップ２の周辺領域に複数の外部
接続端子６が設けられる。半導体チップ２が搭載された
領域内に延在し、互いに電気的に分離された複数の導体
パターン１０が設けられる。導体パターン１０の各々は
外部接続端子６の一つのみに接続される。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は半導体装置に係り、
特に低熱抵抗タイプのＢＧＡ型半導体パッケージやＬＧ
Ａ型半導体パッケージのような半導体装置に関する。
【０００２】
【従来の技術】半導体装置の中には、半導体チップから
の外部への放熱を促進して半導体チップの温度上昇を抑
えるよう構成した、いわゆる低熱抵抗タイプのＢＧＡ型
半導体パッケージやＬＧＡ型半導体パッケージ等があ
る。そのような半導体装置は、一般的にパッケージの中
央付近に放熱用のハンダボール等の端子が設けられ、こ
の端子を介して内部の半導体チップの熱をパッケージの
外に放出する。
【０００３】図１は従来の低熱抵抗タイプのＢＧＡ型半
導体パッケージを示す断面図であり、図２は図１に示す
パッケージ基板のチップ搭載面を示す平面図である。
【０００４】図１に示すように、従来の低熱抵抗タイプ
のＢＧＡ型半導体パッケージは、通常のＢＧＡ型半導体
パッケージと同様に、パッケージ基板１の上に半導体チ
ップ２がダイ付け材３を介して搭載される。半導体チッ
プ２の端子は、パッケージ基板１上に形成された配線パ
ターン１ａよりなる端子に対してボンディングワイヤ４
により接続され、半導体チップ２及びボンディングワイ
ヤ４はパッケージ基板１上で封止樹脂５により封止され
る。
【０００５】パッケージ基板１の裏面には、例えば信号
端子や電源端子のような外部接続端子としてハンダボー
ル６が設けられる。ハンダボール６は半導体チップ２の
周辺に相当する領域に設けられ、パッケージ基板１を貫
通して形成されたスルーホール７により配線パターン１
ａに電気的に接続される。
【０００６】ここで、通常のＢＧＡ型半導体パッケージ
では、半導体チップの直下に相当する部分には外部接続
端子としてのハンダボールは設けられない。しかし、低
熱抵抗タイプのＢＧＡ型半導体パッケージでは、半導体
チップの直下に相当する部分に放熱用ハンダボール８が
設けられる。放熱用ハンダボール８はスルーホール９に
接続されるが、スルーホール９は配線パターン１ａには
接続されていない。
【０００７】上述の構成において、半導体チップ２が発
生する熱は、ダイ付け材３を介してパッケージ基板１に
伝わり、パッケージ基板１及びスルーホール９を通過し
て放熱用ハンダボール８に到達する。放熱用ハンダボー
ル８は、半導体パッケージをマザーボード等と回路基板
に実装する際に、ハンダボール６と同様に回路基板上の
端子に接続される。この端子は、放熱用の端子として回
路基板に形成されるものであり、信号伝達経路とは分離
して形成される。したがって、半導体チップ２が発生す
る熱は、放熱用ハンダボール８を介して最終的に回路基
板に伝わり、回路基板から更に他の部分へと放出され
る。
【０００８】
【発明が解決しようとする課題】上述のように、放熱用
ハンダボール８を回路基板に接続するために、回路基板
上に放熱用の接続端子を形成する場合、放熱用の接続端
子が配置される部分（半導体パッケージの中央部分に相
当する回路基板の部分）には信号配線や電源配線等の配
線パターンを形成することはできない。また、回路基板
が多層基板である場合には、層間を接続するためのスル
ーホール等を設けることができない。したがって、回路
基板の配線パターンを設けることのできる領域が減少
し、設計上の制約が生じることとなる。
【０００９】また、機能向上又は改良等の理由により、
放熱用の接続端子が設けられていない回路基板へ、上述
のような低熱抵抗型の半導体装置を搭載する必要が生じ
た場合、放熱効果が減少してしまう。また、実装する半
導体装置の中央部分に相当する領域に配線パターンを有
するような回路基板では、放熱用ハンダボールにより配
線パターンが短絡してしまうおそれがあり、このような
場合は回路基板の設計変更が必要となってしまう。
【００１０】本発明は上記の点に鑑みてなされたもので
あり、放熱用の端子を設けることなく、信号用又は電源
用端子を利用して効率的な放熱を実現することのできる
低熱抵抗型の半導体装置を提供することを目的とする。
【００１１】
【課題を解決するための手段】上記の課題を解決するた
めに本発明では、次に述べる各手段を講じたことを特徴
とするものである。
【００１２】請求項１記載の発明は、パッケージ基板の
チップ搭載面に半導体チップが搭載され、該チップ搭載
面の反対側の面において前記半導体チップの周辺領域に
複数の外部接続端子が設けられた半導体装置であって、
前記半導体チップが搭載された領域内に延在し、且つ各
々が前記外部接続端子の一つのみに接続され、互いに電
気的に分離された複数の導体パターンを有することを特
徴とするものである。
【００１３】請求項１記載の発明によれば、半導体チッ
プで発生した熱は、半導体チップの搭載領域内に延在す
る導体パターンを介して外部接続用端子に伝わり、外部
接続端子から外部に放出される。すなわち、放熱用の接
続端子を半導体搭載領域近傍に設ける必要がなく、信号
用又は電源用の外部接続端子を利用して放熱することが
できる。したがって、本発明による半導体装置を搭載す
る回路基板には、放熱用の外部接続端子を接続する端子
を形成する必要がなくなり、回路基板上の配線パターン
を自由に設計することができ、回路基板の面積を有効に
利用することができる。
【００１４】請求項２記載の発明は、請求項１記載の半
導体装置であって、前記導体パターンは、前記パッケー
ジ基板の配線パターンが形成された面に形成され、且つ
前記配線パターンと同じ材料であることを特徴とするも
のである。
【００１５】請求項２記載の発明によれば、導体パター
ンをパッケージ基板の配線パターンを形成する工程で同
時に形成することができ、半導体装置の製造コストを低
減することができる。
【００１６】請求項３記載の発明は、請求項１又は２記
載の半導体装置であって、前記導体パターンは、前記パ
ッケージ基板のチップ搭載面とチップ搭載面の反対側の
面との少なくとも一方に形成されたことを特徴とするも
のである。
【００１７】請求項３記載の発明によれば、パッケージ
基板の配線パターンが形成された面に対して導体パター
ン形成することができ、導体パターンのみを形成する工
程を設ける必要がない。
【００１８】請求項４記載の発明は、請求項１又は２記
載の半導体装置であって、前記導体パターンは、前記パ
ッケージ基板のチップ搭載面とチップ搭載面の反対側の
面との両面に形成され、両面に形成された対応する前記
導体パターンは前記パッケージ基板を貫通して延在する
スルーホールにより接続されたことを特徴とするもので
ある。
【００１９】請求項４記載の発明によれば、パッケージ
基板の両面に導体パターンが設けられ且つそれらがスル
ーホールで接続されるので、半導体チップの熱を効率的
に外部接続端子に伝達することができる。
【００２０】請求項５記載の発明は、請求項１又は２記
載の半導体装置であって、前記導体パターンは、前記外
部接続端子のうち半導体チップに最も近い列に配置され
た外部接続端子に接続された第１の導体パターンと、前
記外部接続端子のうち半導体チップに最も近い列に配置
された外部接続端子以外の外部接続端子に接続された第
２の導体パターンとを含むことを特徴とするものであ
る。
【００２１】請求項５記載の発明によれば、放熱に利用
することのできる外部接続端子の数が増え、放熱効率を
向上することができる。
【発明の実施の形態】次に、本発明の実施の形態につい
て図面と共に説明する。
【００２２】図３は本発明の第１の実施の形態による低
熱抵抗型半導体装置の一例であるＢＧＡ型半導体パッケ
ージの断面図であり、図４は図３に示すパッケージ基板
のチップ搭載面を示す平面図である。また、図５は図３
に示すＢＧＡ型半導体パッケージの一部の拡大断面図で
ある。なお、図３乃至５において、図１に示す構成部品
と同等な部品には同じ符号を付す。
【００２３】本発明の第１の実施の形態によるＢＧＡ型
半導体パッケージにおいて、パッケージ基板１の上に半
導体チップ２がダイ付け材３を介して搭載される。半導
体チップ２の端子は、パッケージ基板１上に形成された
配線パターン１ａよりなる端子に対してボンディングワ
イヤ４により接続され、半導体チップ２及びボンディン
グワイヤ４はパッケージ基板１上で封止樹脂５により封
止される。
【００２４】パッケージ基板１の裏面には、例えば信号
端子や電源端子のような外部接続端子としてハンダボー
ル６が設けられる。ハンダボール６は半導体チップ２の
周辺に相当する領域に設けられ、パッケージ基板１を貫
通して形成されたスルーホール７により配線パターン１
ａに電気的に接続される。
【００２５】ここで、従来の低熱抵抗タイプのＢＧＡ型
半導体パッケージでは、半導体チップの直下に相当する
部分に放熱用のハンダボールが設けられる。しかし、本
発明の第１の実施の形態によるＢＧＡ型半導体パッケー
ジでは、通常のＢＧＡ型半導体パッケージと同様に、半
導体チップ２の直下に相当する部分には外部接続端子と
してのハンダボールは設けられない。すなわち、本発明
の第１の実施の形態によるＢＧＡ型半導体パッケージで
は、信号用あるいは電源用端子等として機能するのハン
ダボール６を、放熱用ハンダボールの代わりに使用して
いる。
【００２６】ハンダボール６は、半導体チップ２の周囲
に相当する領域に配列されているため、半導体チップ２
から発生した熱を効率的にハンダボール６に伝える必要
がある。このため、半導体チップのチップ搭載面１ｂに
おいて半導体チップ２が搭載される領域に、図４に示す
ように放熱用導体パターン１０が形成される。
【００２７】放熱用導体パターン１０は、例えば銅箔を
エッチングして形成する配線パターン１ａと同じ工程で
形成できるように、配線パターン１ａと同じ材料で形成
されることが好ましいが、熱伝導性のよい材料であれば
異なる材料であってもよい。放熱用導体パターン１０
は、半導体チップ２の直下から延出し、周囲に配置され
たハンダボール６まで延在し、図３に示すようにスルー
ホール７によりハンダボール６に接続される。
【００２８】本実施の形態では、放熱用導体パターン１
０はハンダボール６のうち、最も内側に配列されたハン
ダボールに接続されるように形成されている。そして、
図４に示すように、一つのハンダボール６に接続される
放熱用導体パターン１０は、他のハンダボール６に接続
される放熱用導体パターン１０と分離した状態で形成さ
れる。すなわち、ハンダボール６の各々は互いに異なる
配線上に設けられものであり、電気的に分離されていな
ければならないからである。
【００２９】上述の構成において、半導体チップ２が発
生する熱は、ダイ付け材３を介して放熱用導体パターン
１０に伝わり、スルーホール７を通過してハンダボール
６に到達する。そして、回路基板から更に他の部分へ放
出される。したがって、ダイ付け材３は、絶縁性の接着
剤であって、熱伝導性が良好な材料であることが好まし
い。
【００３０】ここで、ハンダボール６はもともと信号用
又は電源用の端子として設けられているものであり、本
実施の形態において、放熱用のハンダボールをハンダボ
ール６とは別に設ける必要はない。すなわち、本実施の
形態による低熱抵抗型ＢＧＡ型半導体パッケージは、通
常のＢＧＡ型半導体パッケージと同様な端子構成を有し
ており、その中央部分には放熱用のハンダボールは設け
られていない。したがって、本実施の形態による低熱抵
抗型ＢＧＡ型半導体パッケージが搭載されるマザーボー
ド等の回路基板には、通常のＢＧＡ型半導体パッケージ
が搭載される回路基板と同様に、半導体チップ２の直下
に相当する領域にも配線パターンを設けることができ、
回路基板のサイズを増大することなく、効率的な配線設
計を達成することができる。
【００３１】次に、本発明の第２の実施の形態による低
熱抵抗型半導体装置の一例としての低熱抵抗型ＢＧＡ型
半導体パッケージについて、図６を参照しながら説明す
る。図６は本発明の第２の実施の形態による低熱抵抗型
半導体装置の一例としての低熱抵抗型ＢＧＡ型半導体パ
ッケージの一部の断面図である。図６において、図３に
示す構成部品と同等な部品には同じ符号を付し、その説
明は省略する。
【００３２】本発明の第２の実施の形態による低熱抵抗
型ＢＧＡ型半導体パッケージは、図３に示す本発明の第
１の実施の形態による低熱抵抗型ＢＧＡ型半導体パッケ
ージと基本構造は同じであるが、放熱用導体パターン１
０Ａがパッケージ基板１のチップ搭載面１ｂの反対側の
面に形成されることが異なる。すなわち、本実施の形態
では、放熱用導体パターン１０Ａは、ハンダボール６が
設けられるパッケージ基板１の裏側に形成されている。
【００３３】本実施の形態は、特に、信号線や電源ライ
ン等の配線パターン１ａが、パッケジ基板１の裏面に形
成されている場合に好適である。すなわち、配線パター
ン１ａの形成と同時に導体パターン１０Ａの形成も行う
ことができ、工程数を増やすことなく導体パターンを形
成することができる。
【００３４】本発明の第２の実施の形態による低熱抵抗
型ＢＧＡ型半導体パッケージも、上述の本発明の第１の
実施の形態による低熱抵抗型ＢＧＡ型半導体パッケージ
と同様に、通常のＢＧＡ型半導体パッケージと同様な端
子構成を有しており、その中央部分には放熱用のハンダ
ボールは設けられていない。したがって、本実施の形態
による低熱抵抗型ＢＧＡ型半導体パッケージが搭載され
るマザーボード等の回路基板には、通常のＢＧＡ型半導
体パッケージが搭載される回路基板と同様に、半導体チ
ップ２の直下に相当する領域にも配線パターンを設ける
ことができ、回路基板のサイズを増大することなく、効
率的な配線設計を達成することができる。
【００３５】次に、本発明の第３の実施の形態による低
熱抵抗型半導体装置の一例としての低熱抵抗型ＢＧＡ型
半導体パッケージについて、図７を参照しながら説明す
る。図７は本発明の第３の実施の形態による低熱抵抗型
半導体装置の一例としての低熱抵抗型ＢＧＡ型半導体パ
ッケージの一部の断面図である。図７において、図３に
示す構成部品と同等な部品には同じ符号を付し、その説
明は省略する。
【００３６】本発明の第３の実施の形態による低熱抵抗
型ＢＧＡ型半導体パッケージは、図３に示す本発明の第
１の実施の形態による低熱抵抗型ＢＧＡ型半導体パッケ
ージと基本構造は同じであるが、放熱用導体パターンが
パッケージ基板１のチップ搭載面１ｂと反対側の面との
両方に形成されることが異なる。すなわち、本実施の形
態では、放熱用導体パターン１０は半導体チップ搭載面
１ｂに形成され、放熱用導体パターン１０Ａはハンダボ
ール６が設けられるパッケージ基板１の裏側に形成され
ている。
【００３７】本発明の第３の実施の形態による低熱抵抗
型ＢＧＡ型半導体パッケージも、上述の本発明の第１の
実施の形態による低熱抵抗型ＢＧＡ型半導体パッケージ
と同様に、通常のＢＧＡ型半導体パッケージと同様な端
子構成を有しており、その中央部分には放熱用のハンダ
ボールは設けられていない。したがって、本実施の形態
による低熱抵抗型ＢＧＡ型半導体パッケージが搭載され
るマザーボード等の回路基板には、通常のＢＧＡ型半導
体パッケージが搭載される回路基板と同様に、半導体チ
ップ２の直下に相当する領域にも配線パターンを設ける
ことができ、回路基板のサイズを増大することなく、効
率的な配線設計を達成することができる。
【００３８】また、放熱用導体パターン１０，１０Ａが
パッケージ基板の両面に形成されるので、半導体チップ
２からの熱を効率的にハンダボール６に伝えることがで
きる。
【００３９】次に、本発明の第４の実施の形態による低
熱抵抗型半導体装置の一例としての低熱抵抗型ＢＧＡ型
半導体パッケージについて、図８を参照しながら説明す
る。図８は本発明の第４の実施の形態による低熱抵抗型
半導体装置の一例としての低熱抵抗型ＢＧＡ型半導体パ
ッケージの一部の断面図である。図８において、図７に
示す構成部品と同等な部品には同じ符号を付し、その説
明は省略する。
【００４０】本発明の第４の実施の形態による低熱抵抗
型ＢＧＡ型半導体パッケージは、図３に示す本発明の第
１の実施の形態による低熱抵抗型ＢＧＡ型半導体パッケ
ージと基本構造は同じであるが、放熱用導体パターンが
パッケージ基板１のチップ搭載面１ｂと反対側の面との
両方に形成され且つそれらがスルーホール１１により接
続されていることが異なる。すなわち、本実施の形態で
は、放熱用導体パターン１０は半導体チップ搭載面１ｂ
に形成され、放熱用導体パターン１０Ａはハンダボール
６が設けられるパッケージ基板１の裏側に形成されてい
る。そして、放熱用導体パターン１０と放熱用導体パタ
ーン１０Ａとの間には、パッケージ基板１を貫通して形
成されるスルーホール１１が設けられる。この場合、ス
ルーホール１１は、通常の電気的な接続用のスルーホー
ルと同じ構成であり、貫通孔の内部に金属メッキを施し
たものであるが、電気的な接続として設けられものでは
なく、放熱用導体パターン１０と放熱用導体パターン１
０Ａとを熱的に接続して、放熱用導体パターン１０から
放熱用導体パターン１０Ａへの熱の伝達を促進する機能
を果たす。
【００４１】本発明の第４の実施の形態による低熱抵抗
型ＢＧＡ型半導体パッケージも、上述の本発明の第１の
実施の形態による低熱抵抗型ＢＧＡ型半導体パッケージ
と同様に、通常のＢＧＡ型半導体パッケージと同様な端
子構成を有しており、その中央部分には放熱用のハンダ
ボールは設けられていない。したがって、本実施の形態
による低熱抵抗型ＢＧＡ型半導体パッケージが搭載され
るマザーボード等の回路基板には、通常のＢＧＡ型半導
体パッケージが搭載される回路基板と同様に、半導体チ
ップ２の直下に相当する領域にも配線パターンを設ける
ことができ、回路基板のサイズを増大することなく、効
率的な配線設計を達成することができる。
【００４２】また、放熱用導体パターン１０，１０Ａが
パッケージ基板の両面に形成されそれらの間にスルーホ
ール１１が設けられるので、半導体チップ２からの熱を
効率的にハンダボール６に伝えることができる。
【００４３】次に、本発明の第５の実施の形態による低
熱抵抗型半導体装置の一例としての低熱抵抗型ＢＧＡ型
半導体パッケージについて、図９及び図１０を参照しな
がら説明する。図９は本発明の第２の実施の形態による
低熱抵抗型半導体装置の一例としての低熱抵抗型ＢＧＡ
型半導体パッケージの断面図であり、図１０は図９に示
すパッケージ基板のチップ搭載面を示す平面図である。
図９及び図１０において、図３及び図４に示す構成部品
と同等な部品には同じ符号を付し、その説明は省略す
る。
【００４４】本発明の第５の実施の形態による低熱抵抗
型ＢＧＡ型半導体パッケージは、図３に示す本発明の第
１の実施の形態による低熱抵抗型ＢＧＡ型半導体パッケ
ージと基本構造は同じであるが、最内周側のハンダボー
ル６に接続される放熱用導体パターン１０に加えて、最
内周より外側のハンダボール６に対して接続される放熱
用導体パターン１０Ｂが設けられた点が異なる。すなわ
ち、本実施の形態では、放熱用導体パターン１０Ｂは、
最内周側に位置するハンダボール６の間を通って外周側
のハンダボール６にも接続される。したがって、多数の
ハンダボール６を放熱用ハンダボールとして利用するこ
とができ、放熱効率を向上することができる。
【００４５】なお、本実施の形態では、チップ搭載面に
のみ放熱用導体パターン１０，１０Ｂが形成される例を
示したが、上述の第２乃至第４の実施の形態のように、
パッケージ基板１の裏面にも放熱用導体パターン１０Ｂ
を設けてもよく、また、これらを接続するスルーホール
を形成してもよい。
【００４６】また、上述の第１乃至第５の実施の形態
は、低熱抵抗型ＢＧＡ型半導体パッケージに関して説明
したが、本発明は、ＬＧＡ型半導体パッケージ等の他の
種類の半導体パッケージにも適用することができる。
【発明の効果】上述の如く本発明によれば、次に述べる
種々の効果を実現することができる。請求項１記載の発
明によれば、半導体チップで発生した熱は、半導体チッ
プの搭載領域内に延在する導体パターンを介して外部接
続用端子に伝わり、外部接続端子から外部に放出され
る。すなわち、放熱用の接続端子を半導体搭載領域近傍
に設ける必要がなく、信号用又は電源用の外部接続端子
を利用して放熱することができる。したがって、本発明
による半導体装置を搭載する回路基板には、放熱用の外
部接続端子を接続する端子を形成する必要がなくなり、
回路基板上の配線パターンを自由に設計することがで
き、回路基板の面積を有効に利用することができる。
【００４７】請求項２記載の発明によれば、導体パター
ンをパッケージ基板の配線パターンを形成する工程で同
時に形成することができ、半導体装置の製造コストを低
減することができる。
【００４８】請求項３記載の発明によれば、パッケージ
基板の配線パターンが形成された面に対して導体パター
ン形成することができ、導体パターンのみを形成する工
程を設ける必要がない。
【００４９】請求項４記載の発明によれば、パッケージ
基板の両面に導体パターンが設けられ且つそれらがスル
ーホールで接続されるので、半導体チップの熱を効率的
に外部接続端子に伝達することができる。
【００５０】請求項５記載の発明によれば、放熱に利用
することのできる外部接続端子の数が増え、放熱効率を
向上することができる。
【図面の簡単な説明】
【図１】従来の低熱抵抗タイプのＢＧＡ型半導体パッケ
ージを示す断面図である。
【図２】図１に示すパッケージ基板のチップ搭載面を示
す平面図である。
【図３】本発明の第１の実施の形態による低熱抵抗型半
導体装置の一例であるＢＧＡ型半導体パッケージの断面
図である。
【図４】図３に示すパッケージ基板のチップ搭載面を示
す平面図である。
【図５】図３に示すＢＧＡ型半導体パッケージの一部の
拡大断面図である。
【図６】本発明の第２の実施の形態による低熱抵抗型半
導体装置の一例としての低熱抵抗型ＢＧＡ型半導体パッ
ケージの一部の断面図である。
【図７】本発明の第３の実施の形態による低熱抵抗型半
導体装置の一例としての低熱抵抗型ＢＧＡ型半導体パッ
ケージの一部の断面図である。
【図８】本発明の第４の実施の形態による低熱抵抗型半
導体装置の一例としての低熱抵抗型ＢＧＡ型半導体パッ
ケージの一部の断面図である。
【図９】本発明の第５の実施の形態による低熱抵抗型半
導体装置の一例としての低熱抵抗型ＢＧＡ型半導体パッ
ケージの一部の断面図である。
【図１０】図９に示すパッケージ基板のチップ搭載面を
示す平面図である。
【符号の説明】
１ パッケージ基板 １ａ 配線パターン １ｂ チップ搭載面 ２ 半導体チップ ３ ダイ付け材 ４ ボンディングワイヤ ５ 封止樹脂 ６ ハンダボール ７，１１ スルーホール １０，１０Ａ，１０Ｂ 放熱用導体パターン

Claims (5)

    【特許請求の範囲】
  1. 【請求項１】 パッケージ基板のチップ搭載面に半導体
    チップが搭載され、該チップ搭載面の反対側の面におい
    て前記半導体チップの周辺領域に複数の外部接続端子が
    設けられた半導体装置であって、 前記半導体チップが搭載された領域内に延在し、且つ各
    々が前記外部接続端子の一つのみに接続され、互いに電
    気的に分離された複数の導体パターンを有することを特
    徴とする半導体装置。
  2. 【請求項２】 請求項１記載の半導体装置であって、 前記導体パターンは、前記パッケージ基板の配線パター
    ンが形成された面に形成され、且つ前記配線パターンと
    同じ材料であることを特徴とする半導体装置。
  3. 【請求項３】 請求項１又は２記載の半導体装置であっ
    て、 前記導体パターンは、前記パッケージ基板のチップ搭載
    面とチップ搭載面の反対側の面との少なくとも一方に形
    成されたことを特徴とする半導体装置。
  4. 【請求項４】 請求項１又は２記載の半導体装置であっ
    て、 前記導体パターンは、前記パッケージ基板のチップ搭載
    面とチップ搭載面の反対側の面との両面に形成され、両
    面に形成された対応する前記導体パターンは前記パッケ
    ージ基板を貫通して延在するスルーホールにより接続さ
    れたことを特徴とする半導体装置。
  5. 【請求項５】 請求項１又は２記載の半導体装置であっ
    て、 前記導体パターンは、前記外部接続端子のうち半導体チ
    ップに最も近い列に配置された外部接続端子に接続され
    た第１の導体パターンと、前記外部接続端子のうち半導
    体チップに最も近い列に配置された外部接続端子以外の
    外部接続端子に接続された第２の導体パターンとを含む
    ことを特徴とする半導体装置。
JP2001184781A 2001-06-19 2001-06-19 半導体装置 Expired - Fee Related JP4934915B2 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2001184781A JP4934915B2 (ja) 2001-06-19 2001-06-19 半導体装置

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2001184781A JP4934915B2 (ja) 2001-06-19 2001-06-19 半導体装置

Publications (2)

Publication Number Publication Date
JP2003007914A true JP2003007914A (ja) 2003-01-10
JP4934915B2 JP4934915B2 (ja) 2012-05-23

Family

ID=19024486

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2001184781A Expired - Fee Related JP4934915B2 (ja) 2001-06-19 2001-06-19 半導体装置

Country Status (1)

Country Link
JP (1) JP4934915B2 (ja)

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006210792A (ja) * 2005-01-31 2006-08-10 Nec Electronics Corp 半導体装置
JP2006261255A (ja) * 2005-03-16 2006-09-28 Matsushita Electric Ind Co Ltd 半導体装置
US7876572B2 (en) 2006-01-27 2011-01-25 Sharp Kabushiki Kaisha Wiring board and semiconductor apparatus
JP2013016573A (ja) * 2011-07-01 2013-01-24 Renesas Electronics Corp 半導体集積回路装置
JP2016186964A (ja) * 2015-03-27 2016-10-27 株式会社ジェイデバイス 半導体装置

Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006210792A (ja) * 2005-01-31 2006-08-10 Nec Electronics Corp 半導体装置
JP4589743B2 (ja) * 2005-01-31 2010-12-01 ルネサスエレクトロニクス株式会社 半導体装置
JP2006261255A (ja) * 2005-03-16 2006-09-28 Matsushita Electric Ind Co Ltd 半導体装置
US7298043B2 (en) * 2005-03-16 2007-11-20 Matsushita Electric Industrial Co., Ltd. Semiconductor device
US7876572B2 (en) 2006-01-27 2011-01-25 Sharp Kabushiki Kaisha Wiring board and semiconductor apparatus
JP2013016573A (ja) * 2011-07-01 2013-01-24 Renesas Electronics Corp 半導体集積回路装置
JP2016186964A (ja) * 2015-03-27 2016-10-27 株式会社ジェイデバイス 半導体装置

Also Published As

Publication number Publication date
JP4934915B2 (ja) 2012-05-23

Similar Documents

Publication Publication Date Title
US6521990B2 (en) Ball grid array package comprising a heat sink
US6218731B1 (en) Tiny ball grid array package
US6525942B2 (en) Heat dissipation ball grid array package
USRE42653E1 (en) Semiconductor package with heat dissipating structure
US5825628A (en) Electronic package with enhanced pad design
US6303997B1 (en) Thin, stackable semiconductor packages
US6621156B2 (en) Semiconductor device having stacked multi chip module structure
US20040150116A1 (en) Thermal enhance MCM package
US5067005A (en) Semiconductor device
JP2006261255A (ja) 半導体装置
US6316828B1 (en) Structure of a solder mask for the circuit module of a BGA substrate
WO2007147366A1 (en) Ic packages with internal heat dissipation structures
JP3312611B2 (ja) フィルムキャリア型半導体装置
JP4934915B2 (ja) 半導体装置
JPH09326450A (ja) 半導体装置およびその製造方法
JPH05175407A (ja) 半導体搭載基板
JPH1056248A (ja) プリント回路基板およびこれを備えた電子機器
JP2007157801A (ja) 半導体モジュールとその製造方法
US7091608B2 (en) Chip package
JP3024596B2 (ja) フィルムキャリアテープを用いたｂｇａ型半導体装置
WO1999013509A1 (en) Semiconductor device
US6756665B1 (en) Integrated circuit package structure with heat dissipating design
JP2000315747A (ja) 半導体パッケージ
JP3348562B2 (ja) 半導体パッケージの実装構造
JP2001028410A (ja) 半導体パッケージ及び半導体装置

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20080514

A711 Notification of change in applicant

Free format text: JAPANESE INTERMEDIATE CODE: A712

Effective date: 20080728

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20100618

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20100706

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20100906

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20110927

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20111222

A911 Transfer of reconsideration by examiner before appeal (zenchi)

Free format text: JAPANESE INTERMEDIATE CODE: A911

Effective date: 20120106

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20120124

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20120206

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20150302

Year of fee payment: 3

R150 Certificate of patent or registration of utility model

Free format text: JAPANESE INTERMEDIATE CODE: R150

S111 Request for change of ownership or part of ownership

Free format text: JAPANESE INTERMEDIATE CODE: R313111

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

LAPS Cancellation because of no payment of annual fees