KR101069281B1 - 웨이퍼 레벨 스택 패키지 및 그의 제조방법 - Google Patents

웨이퍼 레벨 스택 패키지 및 그의 제조방법 Download PDF

Info

Publication number
KR101069281B1
KR101069281B1 KR1020080008256A KR20080008256A KR101069281B1 KR 101069281 B1 KR101069281 B1 KR 101069281B1 KR 1020080008256 A KR1020080008256 A KR 1020080008256A KR 20080008256 A KR20080008256 A KR 20080008256A KR 101069281 B1 KR101069281 B1 KR 101069281B1
Authority
KR
South Korea
Prior art keywords
semiconductor chip
connection terminal
stack package
wafer level
groove
Prior art date
Application number
KR1020080008256A
Other languages
English (en)
Other versions
KR20090082026A (ko
Inventor
최형석
박창준
한권환
김성철
김성민
Original Assignee
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 하이닉스반도체 filed Critical 주식회사 하이닉스반도체
Priority to KR1020080008256A priority Critical patent/KR101069281B1/ko
Publication of KR20090082026A publication Critical patent/KR20090082026A/ko
Application granted granted Critical
Publication of KR101069281B1 publication Critical patent/KR101069281B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/07—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L29/00
    • H01L25/073—Apertured devices mounted on one or more rods passed through the apertures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/482—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of lead-in layers inseparably applied to the semiconductor body
    • H01L23/4827—Materials
    • H01L23/4828—Conductive organic material or pastes, e.g. conductive adhesives, inks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Chemical & Material Sciences (AREA)
  • Materials Engineering (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

본 발명에 따른 웨이퍼 레벨 스택 패키지 및 그의 제조방법은, 양측 가장자리로 연장되는 재배선을 구비하며, 상기 재배선의 단부에 관통 홀을 구비한 바텀(Bottom) 반도체 칩과, 상기 바텀 반도체 칩의 상부에 부착되며, 상기 관통 홀과 대응하는 부분에 볼 랜드를 구비한 탑(Top) 반도체 칩과, 상기 탑 반도체 칩의 볼 랜드와 상기 바텀 반도체 칩의 관통 홀 간을 상호 연결시킴과 아울러, 상기 바텀 반도체 칩의 하면 아래로 돌출된 접속 단자를 포함한다.

Description

웨이퍼 레벨 스택 패키지 및 그의 제조방법{WAFER LEVEL STACK PACKAGE AND METHOD OF FABRICATING THE SAME}
본 발명은 웨이퍼 레벨 스택 패키지 및 그의 제조방법에 관한 것으로, 보다 자세하게는, 패키지의 전체 두께 및 전기적 신호의 길이를 감소시킬 수 있는 웨이퍼 레벨 스택 패키지 및 그의 제조방법에 관한 것이다.
오늘날 전자 산업의 추세는 경량화, 소형화, 고속화, 다기능화, 고성능화되고 높은 신뢰성을 갖는 제품을 저렴하게 제조하는 것이다. 이와 같은 제품 설계의 목표 달성을 가능하게 하는 중요한 기술 중의 하나가 바로 패키지 조립 기술이다.
이러한 패키지 조립 기술은 웨이퍼 조립 공정을 거쳐 집적회로가 형성된 반도체 칩을 외부 환경으로부터 보호하고, 기판 상에 용이하게 실장되도록 하여 반도체 칩의 동작 신뢰성 확보하기 위한 기술이다.
기존의 패키지는 웨이퍼를 절단하여 개개의 반도체 칩들로 분리시킨 다음, 개개의 반도체 칩 별로 패키징 공정을 실시하는 방식으로 제조되었으나, 상기의 패키징 공정은 자체적으로 많은 단위 공정들, 즉, 칩 부착, 와이어 본딩, 몰딩, 트림/포밍 등의 공정들을 포함하고 있는 바, 이에, 최근에는 개별 반도체 칩으로 분리 된 상태에서 조립이 진행되지 않고, 웨이퍼 상태에서 재배선 작업과 볼 형태의 외부 접속 단자의 형성 및 개별 반도체 칩 분리하는 작업을 거쳐 제조하는 웨이퍼 레벨 칩 스케일 패키지(Wafer Level Chip Scale Package)라는 기술이 제안되었다.
한편, 전기·전자 제품의 소형화와 더불어 고성능화가 요구됨에 따라, 고용량의 반도체 모듈을 제공하기 위한 다양한 기술들이 연구 개발되고 있으며, 고용량의 반도체 모듈을 제공하기 위한 방법으로서는 메모리 칩의 고집적화 및 고용량의 반도체 모듈을 제공하기 위한 다른 방법으로서 스택(stack) 기술이 제안되었다.
그러나, 자세하게 도시하고 설명하지는 않았지만, 상기와 같은 웨이퍼 레벨 패키지 간을 이용하여 구현하는 스택 패키지는 웨이퍼 레벨 패키지 간을 스택하기 때문에, 스택되는 웨이퍼 사이의 공간에 인쇄회로기판과 같은 연결부 등의 추가적인 매개체를 사용하여 스택 패키지를 구현하기 때문에, 스택 패키지 형성 후, 전체 패키지의 두께가 증가하게 된다.
또한, 상기와 같이 인쇄회로기판과 같은 연결부 등의 추가적인 매개체를 사용하여 스택 패키지를 구현하기 때문에, 스택된 각 웨이퍼에서의 반도체 칩 들간의 전기적 신호 연결 길이가 증가하게 된다.
결국, 상기와 같은 전체 패키지의 두께 및 전기적 신호 길이의 증가로 인해 웨이퍼 레벨 패키지에의 효율성을 저하시키게 된다.
본 발명은 전체 두께 및 전기적 신호 연결 길이를 감소시킬 수 있는 웨이퍼 레벨 스택 패키지 및 그의 제조방법을 제공한다.
또한, 본 발명은 상기와 같이 전체 두께 및 전기적 신호 연결 길이를 감소시켜 웨이퍼 레벨에의 효율성 저하를 방지할 수 있는 웨이퍼 레벨 스택 패키지 및 그의 제조방법을 제공한다.
본 발명에 따른 웨이퍼 레벨 스택 패키지는, 양측 가장자리로 연장되는 재배선을 구비하며, 상기 재배선의 단부에 홀을 구비한 바텀(Bottom) 반도체 칩; 상기 바텀 반도체 칩의 상부에 부착되며, 상기 홀과 대응하는 부분에 볼 랜드를 구비한 탑(Top) 반도체 칩; 및 상기 탑 반도체 칩의 볼 랜드와 상기 바텀 반도체 칩의 홀 간을 상호 연결시킴과 아울러, 상기 바텀 반도체 칩의 하면 아래로 돌출된 접속 단자;를 포함한다.
상기 바텀 반도체 칩과 탑 반도체 칩 사이에 개재된 비 전도성 접착제를 더 포함한다.
상기 접속 단자는 솔더 범프를 포함한다.
또한, 본 발명에 따른 웨이퍼 레벨 스택 패키지의 제조방법은, 양측 가장자리에 재배선을 구비한 바텀 반도체 칩의 일측 단부 상에 홈을 형성하는 단계; 상기 홈과 대응하는 부분에 볼 랜드를 구비한 탑 반도체 칩의 상기 볼 랜드 상에 접속 단자를 형성하는 단계; 상기 바텀 반도체 칩과 상기 탑 반도체 칩 간을 연결하도록 상기 탑 반도체 칩에의 상기 접속 단자가 상기 바텀 반도체 칩에의 홈에 안착되도록 부착하는 단계; 및 상기 접속 단자가 상기 바텀 반도체 칩의 홈 부분 하면 아래로 노출되도록 상기 바텀 반도체 칩의 하면을 식각하는 단계;를 포함한다.
상기 양측 가장자리에 재배선을 구비한 바텀 반도체 칩의 일측 단부 상에 홈을 형성하는 단계는, 등방성 식각으로 수행한다.
상기 홈과 대응하는 부분에 볼 랜드를 구비한 탑 반도체 칩의 상기 볼 랜드 상에 접속 단자를 형성하는 단계는, 스크린 프린팅 또는 솔더 볼 마운팅 방식으로 수행한다.
상기 접속 단자는 솔더 범프로 형성한다.
상기 바텀 반도체 칩과 상기 탑 반도체 칩 간을 연결하는 상기 접속 단자가 상기 홈에 안착되도록 부착하는 단계는, 상기 바텀 반도체 칩 상에 비 전도성 접착제를 매개로 탑 반도체 칩을 부착하는 단계; 및 상기 비 전도성 접착제를 경화시키는 단계;를 포함한다.
상기 접속 단자가 상기 바텀 반도체 칩의 홈 부분 하면 아래로 노출되도록 상기 바텀 반도체 칩의 하면을 식각하는 단계는 이방성 식각으로 수행한다.
본 발명은 웨이퍼 레벨 스택 패키지 형성시, 바텀(Bottom) 웨이퍼에의 제1반도체 칩 양측 가장자리에 홀을 형성하고, 그런 다음, 탑(Top) 웨이퍼에의 제2반도체 칩 하면에 부착된 접속 단자를 상기 제1반도체 칩의 홀에 안착시켜 각 웨이퍼 간을 스택하여 스택 패키지를 형성함으로써, 스택 패키지 형성 후 전체 패키지의 두께 증가를 방지할 수 있다.
또한, 본 발명은 상기와 같이 하부 웨이퍼에의 반도체 칩 양측 가장자리에 형성된 홀 내에 상부 웨이퍼에의 반도체 칩에 부착된 접속 단자가 안착되어 스택 패키지를 형성함으로써, 스택된 각 웨이퍼간의 전기적 신호 연결 길이의 증가를 방지할 수 있다.
따라서, 본 발명은 상기와 같이 전체 패키지의 두께 증가 및 전기적 신호 길이의 증가를 방지할 수 있으므로, 웨이퍼 레벨 패키지에서의 효율성을 향상시킬 수 있다.
본 발명은, 다수의 반도체 칩으로 이루어진 적어도 둘 이상의 웨이퍼 간을 스택하여 구현하는 스택 패키지 형성시, 바텀(Bottom) 웨이퍼에의 제1반도체 칩 양측 가장자리에 홀을 형성하고, 그런 다음, 탑(Top) 웨이퍼에의 제2반도체 칩 하면에 부착된 접속 단자를 상기 제1반도체 칩의 홀에 안착시켜 각 웨이퍼 간을 스택한다.
이렇게 하면, 웨이퍼 레벨 패키지 간을 스택하여 스택 패키지 형성시, 스택되는 웨이퍼 사이의 공간에 인쇄회로기판과 같은 연결부 등의 추가적인 매개체를 사용하는 종래의 웨이퍼 레벨 스택 패키지와 달리, 상기와 같이 스택되는 웨이퍼 중 하부 웨이퍼에의 반도체 칩 양측 가장자리에 상부 웨이퍼에의 반도체 칩에 부착된 접속 단자가 안착될 수 있는 홀을 형성하여 스택 패키지를 형성함으로써, 스택 패키지 형성 후, 전체 패키지의 두께 증가를 방지할 수 있다.
또한, 상기와 같이 하부 웨이퍼에의 반도체 칩 양측 가장자리에 형성된 홀 내에 상부 웨이퍼에의 반도체 칩에 부착된 접속 단자가 안착되어 스택 패키지를 형 성함으로써, 스택된 각 웨이퍼간의 전기적 신호 연결 길이의 증가를 방지할 수 있다.
따라서, 상기와 같이 전체 패키지의 두께 증가 및 전기적 신호 길이의 증가를 방지할 수 있으므로, 웨이퍼 레벨 패키지에서의 효율성을 향상시킬 수 있다.
이하에서는, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세하게 설명하도록 한다.
도 1 내지 도 3은 본 발명의 실시예에 따른 웨이퍼 레벨 스택 패키지를 설명하기 위해 도시한 단면도로서, 이를 설명하면 다음과 같다.
도 1에 도시된 바와 같이 본 발명의 실시예에 따른 웨이퍼 레벨 스택 패키지(100)는, 바텀(Bottom) 반도체 칩(104) 상에 탑(Top) 반도체 칩(106)이 상기 탑 반도체 칩(106)의 하부에 부착된 접속 단자(110)를 매개로 부착된 구조로 이루어진다.
이때, 상기 바텀 반도체 칩(104)은 도 2에 도시된 바와 같이, 중앙 부분에 다수의 제1본딩패드(103)를 가지며, 양측 가장자리 부분에 상기 제1본딩패드(103)와 재배선(107)에 의해 연결되는 다수의 홀(H)을 구비한다.
또한, 상기 탑 반도체 칩(106)은 도 3에 도시된 바와 같이, 중앙 부분에 다수의 제2본딩패드(105)를 가지며, 양측 가장자리 부분에 상기 제2본딩패드(105)와 재배선(107)에 의해 연결되며, 상기 바텀 반도체 칩(104)에의 제1본딩패드(103)와 재배선(107)에 의해 연결되는 다수의 홀(H)에 대응하는 다수의 볼 랜드(109)를 구비한다.
이때, 상기 볼 랜드(109)에는 솔더 범프와 같은 다수의 접속 단자(110)가 부착되며, 상기 바텀 반도체 칩(104)에의 제1본딩패드(103)와 재배선(107)에 의해 연결되는 다수의 홀(H)에 안착되어 상기 바텀 반도체 칩(104)과 탑 반도체 칩(106) 간을 상호 연결시킨다.
또한, 상기 접속 단자(110)는 상기 바텀 반도체 칩(104)의 홀(H)에 안착시, 상기 홀(H)을 관통하여 상기 바텀 반도체 칩(104)의 하부로 일부분 노출된다.
상기 바텀 반도체 칩(104)과 탑 반도체 칩(106) 사이에는 비 전도성 접착제(108)가 형성된다.
구체적으로, 도 4a 내지 도 4d는 본 발명의 실시예에 따른 웨이퍼 레벨 스택 패키지의 제조방법을 설명하기 위한 공정별 단면도로서, 이를 설명하면 다음과 같다.
도 4a를 참조하면, 양측 가장자리에 재배선(도시안됨)을 구비한 바텀 반도체 칩(104)의 일측 단부 상에 상기 재배선과 연결되는 홈(H')을 형성한다. 상기 홈(H')은 등방성 식각으로 수행한다.
도 4b를 참조하면, 상기 바텀 반도체 칩(104)의 홈(H')과 대응하는 부분에 볼 랜드(도시 생략)를 구비한 탐 반도체 칩(106)의 상기 볼 랜드 상에 솔더 범프와 같은 접속 단자(110)를 형성한다.
상기 솔더 범프와 같은 접속 단자(110)는 스크린 프린팅 또는 솔더 볼 마운팅 방식으로 형성한다.
도 4c를 참조하면, 양측 가장자리에 재배선과 연결되는 홈(H')을 구비한 상기 바텀 반도체 칩(104)과 상기 바텀 반도체 칩(104)에의 홈(H')과 대응하는 부분에 접속 단자(110)가 형성된 상기 탑 반도체 칩(106) 간을 상기 탑 반도체 칩(106)에의 상기 접속 단자(110)가 상기 바텀 반도체 칩(104)의 홈(H')에 안착되도록 비 전도성 접착제(108)를 매개로 하여 부착한다.
그런 다음, 상기 비 전도성 접착제(108)와 상기 접속 단자(110)의 용융을 위해 상기 각 반도체 칩(104, 106)을 큐어링(120)한다.
이때, 상기 큐어링(120)시, 상기 경화된 솔더 범프와 같은 접속 단자(110)에의 상기 솔더 범프에의 솔더가 상기 바텀 반도체 칩(104)의 홈(H')에 채워지게 되면서, 상기 바텀 반도체 칩(104)과 탑 반도체 칩(106) 간의 접착력을 더욱 향상시킬 수 있다.
도 4d를 참조하면, 상기 큐어링(120)에 의해 부착된 접속 단자(110)가 상기 바텀 반도체 칩(104)의 홈(H') 부분 하면 아래로 노출되도록 상기 바텀 반도체 칩(104)의 하면을 식각하여 홀(H)을 형성함으로써 본 발명의 실시예에 따른 웨이퍼 레벨 스택 패키지를 완성한다. 이때, 상기 바텀 반도체 칩(104)의 하면에의 식각은 이방성 식각으로 수행하는 것이 바람직하다.
전술한 바와 같이 본 발명은, 다수의 반도체 칩으로 이루어진 적어도 둘 이상의 웨이퍼 간을 스택하여 구현하는 스택 패키지 형성시, 바텀(Bottom) 웨이퍼에의 제1반도체 칩 양측 가장자리에 홀을 형성하고, 그런 다음, 탑(Top) 웨이퍼에의 제2반도체 칩 하면에 부착된 접속 단자를 상기 제1반도체 칩의 홀에 안착시켜 각 웨이퍼 간을 스택하여 스택 패키지를 형성함으로써, 종래의 웨이퍼 레벨 패키지 간 을 스택하여 스택 패키지 형성시, 스택되는 웨이퍼 사이의 공간에 인쇄회로기판과 같은 연결부 등의 추가적인 매개체를 사용하는 스택 패키지와 달리, 스택 패키지 형성 후, 전체 패키지의 두께 증가를 방지할 수 있다.
또한, 상기와 같이 하부 웨이퍼에의 반도체 칩 양측 가장자리에 형성된 홀 내에 상부 웨이퍼에의 반도체 칩에 부착된 접속 단자가 안착되어 스택 패키지를 형성함으로써, 스택된 각 웨이퍼간의 전기적 신호 연결 길이의 증가를 방지할 수 있다.
따라서, 상기와 같이 전체 패키지의 두께 증가 및 전기적 신호 길이의 증가를 방지할 수 있으므로, 웨이퍼 레벨 패키지에서의 효율성을 향상시킬 수 있다.
이상, 전술한 본 발명의 실시예들에서는 특정 실시예에 관련하고 도시하고 설명하였지만, 본 발명이 그에 한정되는 것은 아니며, 이하의 특허청구의 범위는 본 발명의 정신과 분야를 이탈하지 않는 한도 내에서 본 발명이 다양하게 개조 및 변형될 수 있다는 것을 당 업계에서 통상의 지식을 가진 자가 용이하게 알 수 있다.
도 1 내지 도 3은 본 발명의 실시예에 따른 웨이퍼 레벨 스택 패키지를 설명하기 위해 도시한 단면도.
도 4a 내지 도 4d는 본 발명의 실시예에 따른 웨이퍼 레벨 스택 패키지의 제조방법을 설명하기 위해 도시한 공정별 단면도.

Claims (9)

  1. 양측 가장자리로 연장되는 재배선을 구비하며, 상기 재배선의 단부에 홀을 구비한 바텀(Bottom) 반도체 칩;
    상기 바텀 반도체 칩의 상부에 부착되며, 상기 홀과 대응하는 부분에 볼 랜드를 구비한 탑(Top) 반도체 칩; 및
    상기 탑 반도체 칩의 볼 랜드와 상기 바텀 반도체 칩의 홀 간을 상호 연결시킴과 아울러, 상기 바텀 반도체 칩의 하면 아래로 돌출된 접속 단자;
    를 포함하는 것을 특징으로 하는 웨이퍼 레벨 스택 패키지.
  2. 청구항 2은(는) 설정등록료 납부시 포기되었습니다.
    제 1 항에 있어서,
    상기 바텀 반도체 칩과 탑 반도체 칩 사이에 개재된 비 전도성 접착제를 더 포함하는 것을 특징으로 하는 웨이퍼 레벨 스택 패키지.
  3. 청구항 3은(는) 설정등록료 납부시 포기되었습니다.
    제 1 항에 있어서,
    상기 접속 단자는 솔더 범프인 것을 특징으로 하는 웨이퍼 레벨 스택 패키지.
  4. 양측 가장자리에 재배선을 구비한 바텀 반도체 칩의 일측 단부 상에 홈을 형성하는 단계;
    상기 홈과 대응하는 부분에 볼 랜드를 구비한 탑 반도체 칩의 상기 볼 랜드 상에 접속 단자를 형성하는 단계;
    상기 바텀 반도체 칩과 상기 탑 반도체 칩 간을 상기 탑 반도체 칩의 상기 접속 단자가 상기 바텀 반도체 칩의 홈에 안착되도록 부착하는 단계; 및
    상기 접속 단자가 상기 바텀 반도체 칩의 홈 부분 하면 아래로 노출되도록 상기 바텀 반도체 칩의 하면을 식각하여 홀을 형성하는 단계;
    를 포함하는 웨이퍼 레벨 스택 패키지의 제조방법.
  5. 청구항 5은(는) 설정등록료 납부시 포기되었습니다.
    제 4 항에 있어서,
    상기 양측 가장자리에 재배선을 구비한 바텀 반도체 칩의 일측 단부 상에 홈을 형성하는 단계는, 등방성 식각으로 수행하는 것을 특징으로 하는 웨이퍼 레벨 스택 패키지의 제조방법.
  6. 청구항 6은(는) 설정등록료 납부시 포기되었습니다.
    제 4 항에 있어서,
    상기 홈과 대응하는 부분에 볼 랜드를 구비한 탑 반도체 칩의 상기 볼 랜드 상에 접속 단자를 형성하는 단계는, 스크린 프린팅 또는 솔더 볼 마운팅 방식으로 수행하는 것을 특징으로 하는 웨이퍼 레벨 스택 패키지의 제조방법.
  7. 청구항 7은(는) 설정등록료 납부시 포기되었습니다.
    제 6 항에 있어서,
    상기 접속 단자는 솔더 범프로 형성하는 것을 특징으로 하는 웨이퍼 레벨 스 택 패키지의 제조방법.
  8. 청구항 8은(는) 설정등록료 납부시 포기되었습니다.
    제 4 항에 있어서,
    상기 바텀 반도체 칩과 상기 탑 반도체 칩 간을 연결하는 상기 접속 단자가 상기 홈에 안착되도록 부착하는 단계는,
    상기 바텀 반도체 칩 상에 비 전도성 접착제를 매개로 탑 반도체 칩을 부착하는 단계; 및
    상기 비 전도성 접착제를 경화시키는 단계;
    를 포함하는 것을 특징으로 하는 웨이퍼 레벨 스택 패키지의 제조방법.
  9. 청구항 9은(는) 설정등록료 납부시 포기되었습니다.
    제 4 항에 있어서,
    상기 접속 단자가 상기 바텀 반도체 칩의 홈 부분 하면 아래로 노출되도록 상기 바텀 반도체 칩의 하면을 식각하는 단계는 이방성 식각으로 수행하는 것을 특징으로 하는 웨이퍼 레벨 스택 패키지의 제조방법.
KR1020080008256A 2008-01-25 2008-01-25 웨이퍼 레벨 스택 패키지 및 그의 제조방법 KR101069281B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020080008256A KR101069281B1 (ko) 2008-01-25 2008-01-25 웨이퍼 레벨 스택 패키지 및 그의 제조방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020080008256A KR101069281B1 (ko) 2008-01-25 2008-01-25 웨이퍼 레벨 스택 패키지 및 그의 제조방법

Publications (2)

Publication Number Publication Date
KR20090082026A KR20090082026A (ko) 2009-07-29
KR101069281B1 true KR101069281B1 (ko) 2011-10-04

Family

ID=41293215

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020080008256A KR101069281B1 (ko) 2008-01-25 2008-01-25 웨이퍼 레벨 스택 패키지 및 그의 제조방법

Country Status (1)

Country Link
KR (1) KR101069281B1 (ko)

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001094041A (ja) 1999-09-22 2001-04-06 Seiko Epson Corp マルチチップパッケージ、半導体装置、および電子機器、並びにこれらの製造方法
US20030006494A1 (en) 2001-07-03 2003-01-09 Lee Sang Ho Thin profile stackable semiconductor package and method for manufacturing
KR100697553B1 (ko) 2005-12-19 2007-03-21 삼성전자주식회사 멀티 스택 패키지 및 이의 제조 방법
US20070172986A1 (en) 2006-01-25 2007-07-26 Min-Lung Huang Three-dimensional package and method of making the same

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001094041A (ja) 1999-09-22 2001-04-06 Seiko Epson Corp マルチチップパッケージ、半導体装置、および電子機器、並びにこれらの製造方法
US20030006494A1 (en) 2001-07-03 2003-01-09 Lee Sang Ho Thin profile stackable semiconductor package and method for manufacturing
KR100697553B1 (ko) 2005-12-19 2007-03-21 삼성전자주식회사 멀티 스택 패키지 및 이의 제조 방법
US20070172986A1 (en) 2006-01-25 2007-07-26 Min-Lung Huang Three-dimensional package and method of making the same

Also Published As

Publication number Publication date
KR20090082026A (ko) 2009-07-29

Similar Documents

Publication Publication Date Title
US7242081B1 (en) Stacked package structure
US6908785B2 (en) Multi-chip package (MCP) with a conductive bar and method for manufacturing the same
US8736035B2 (en) Semiconductor package and method of forming the same
US10424563B2 (en) Semiconductor package assembly and method for forming the same
US9040359B2 (en) Molded interposer package and method for fabricating the same
US8035231B2 (en) Semiconductor device and method of manufacturing the same
JP5661225B2 (ja) 半導体デバイスのパッケージング方法
US6982487B2 (en) Wafer level package and multi-package stack
US8704350B2 (en) Stacked wafer level package and method of manufacturing the same
JP4581768B2 (ja) 半導体装置の製造方法
US7829990B1 (en) Stackable semiconductor package including laminate interposer
KR20080038035A (ko) 반도체 패키지 및 적층형 반도체 패키지
US11508685B2 (en) Stacked semiconductor package
US10043789B2 (en) Semiconductor packages including an adhesive pattern
KR101227078B1 (ko) 반도체 패키지 및 그 형성방법
US20130256915A1 (en) Packaging substrate, semiconductor package and fabrication method thereof
US7498666B2 (en) Stacked integrated circuit
JP5973470B2 (ja) 半導体装置
KR100808582B1 (ko) 칩 적층 패키지
KR101069281B1 (ko) 웨이퍼 레벨 스택 패키지 및 그의 제조방법
CN114725037A (zh) 半导体封装及制造半导体封装的方法
KR101013545B1 (ko) 스택 패키지 및 그의 제조방법
KR20100096914A (ko) 반도체 패키지 및 이를 이용한 스택 패키지
KR101071928B1 (ko) 패키지 온 패키지 제조방법
KR20140076702A (ko) 패키지 온 패키지형 반도체 패키지 및 그 제조방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
LAPS Lapse due to unpaid annual fee