CN114725037A - 半导体封装及制造半导体封装的方法 - Google Patents

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semiconductor package
heat dissipation
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高金福
陈承先
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Abstract

一种半导体封装包括衬底、封装结构、盖结构及散热层。所述封装结构设置在所述衬底上，其中所述封装结构包括多个器件管芯及填充所述多个器件管芯中的相邻两者之间的间隙的填充材料。所述盖结构设置在所述衬底上方并覆盖所述封装结构。所述散热层设置在所述盖结构与所述封装结构之间，其中所述散热层具有在对应于所述间隙的间隙区处厚度不连续的轮廓。

Description

半导体封装及制造半导体封装的方法
技术领域
本发明实施例涉及一种半导体封装及制造半导体封装的方法。
背景技术
半导体器件用于例如个人电脑、手机、数字照相机及其他电子设备等各种电子应用中。半导体器件通常通过在半导体衬底上方依序沉积绝缘层或介电层、导电层及半导体材料层、并使用光刻将所述各种材料层图案化以在其上面形成电路组件及元件来制作。许多集成电路通常制造在单个半导体晶片上。晶片的管芯可在晶片级被处理及封装，并且已研发了用于晶片级封装的各种技术。
发明内容
根据本公开的一些实施例，一种半导体封装包括衬底、封装结构、盖结构及散热层。所述封装结构设置在所述衬底上。所述封装结构包括多个器件管芯及填充所述多个器件管芯中的相邻两者之间的间隙的填充材料。所述盖结构设置在所述衬底上方并覆盖所述封装结构。所述散热层设置在所述盖结构与所述封装结构之间。所述散热层具有在与所述间隙对准的间隙区处厚度不连续的轮廓。
根据本公开的一些实施例，一种半导体封装包括：重布线结构；多个器件管芯，位于所述重布线结构上方；填充材料，填充所述多个器件管芯中相邻两者之间的间隙；盖结构，覆盖所述多个器件管芯；以及散热层，设置在所述盖结构与所述多个器件管芯之间。所述散热层包括与所述间隙对准的凹部。
根据本公开的一些实施例，一种半导体封装的制造方法包括以下步骤。在衬底上方设置封装结构，其中所述封装结构包括多个器件管芯及填充所述多个器件管芯中相邻两者之间的间隙的填充材料。在所述封装结构上方设置散热层，其中所述散热层具有在与所述间隙对准的间隙区处厚度不连续的轮廓。在所述衬底上方设置盖结构，且使所述盖结构与所述散热层接触。
附图说明
结合附图阅读以下详细说明，会最好地理解本公开的各方面。应注意，根据本行业中的标准惯例，各种特征并非按比例绘制。事实上，为使论述清晰起见，可任意增大或减小各种特征的尺寸。
图1到图13示出根据本公开一些实施例的半导体封装制造中的中间阶段的剖视图。
图12A示出根据本公开一些实施例的半导体封装的中间阶段的剖视图。
图13A及图13B示出根据本公开一些实施例的半导体封装的剖视图。
图14到图16示出根据本公开一些实施例的半导体封装制造中的中间阶段的剖视图。
图17到图19示出根据本公开一些实施例的半导体封装制造中的中间阶段的剖视图。
图20到图23示出根据本公开一些实施例的半导体封装制造中的中间阶段的剖视图。
图24到图31示出根据本公开一些实施例的半导体封装制造中的中间阶段的剖视图。
具体实施方式
在以下公开内容提供用于实施所提供主题的不同特征的许多不同实施例或实例。以下阐述组件及布置的具体实例以简化本公开。当然，这些仅为实例且不旨在进行限制。举例来说，以下说明中将第一特征形成在第二特征“上方”或第二特征“上”可包括其中第一特征与第二特征被形成为直接接触的实施例，且还可包括其中第一特征与第二特征之间可形成有附加特征进而使得所述第一特征与所述第二特征可不直接接触的实施例。另外，本公开可能在各种实例中重复使用参考编号和/或字母。此种重复使用是出于简洁及清晰的目的，而不是自身表示所论述的各种实施例和/或配置之间的关系。
此外，为易于说明，本文中可能使用例如“位于…之下(beneath)”、“位于…下方(below)”、“下部的(lower)”、“位于…上方(above)”、“上部的(upper)”及类似用语等空间相对性用语来阐述图中所示的一个元件或特征与另一(其他)元件或特征的关系。所述空间相对性用语旨在除图中所绘示的定向外还囊括器件在使用或操作中的不同定向。装置可具有其他定向(旋转90度或处于其他定向)，且本文中所使用的空间相对性描述语可同样相应地进行解释。
根据各种示例性实施例，提供半导体封装及制造半导体封装的方法。在具体说明所示实施例之前，将概括说明本公开实施例的某些有利特征及方面。下面描述的是一种半导体封装，所述半导体封装包括在重布线结构上方具有多个器件管芯的封装结构，并且所述封装结构被结合到衬底。此外，盖结构通过散热层(thermal spreader layer)设置在衬底及封装结构上方，其中散热层具有在对应于器件管芯之间的间隙(例如，与所述间隙对准)的区处厚度不连续的轮廓。在一些实施例中，间隙上方的区的厚度大体上薄于散热层的其他区的厚度。
一般来说，在通常用于盖结构的材料(例如，金属)、通常用于半导体器件的材料(例如，硅)及用于衬底的材料(例如，味之素构成膜(Ajinomoto Build-up Film，ABF)、玻璃纤维)之间可能存在热膨胀系数(coefficient of thermal expansion，CTE)失配。这些材料之间的CTE失配可能在器件管芯上导致热应力，此可能导致器件管芯与填充材料之间的管芯裂纹或分层。对于高功率产品设计，由于金属的高介电常数性能，将例如金属热界面材料(金属TIM)等较高导热材料应用于半导体封装作为散热层。然而，金属TIM通常具有较高的杨氏模量，此将容易引起器件管芯与填充材料之间的管芯破裂或分层。因此，通过布置具有不连续厚度轮廓的散热层，器件管芯之间的某些热应力可通过在器件管芯之间的间隙上方应用的较薄的散热层而得以释放。根据一些实施例示出形成半导体封装的中间阶段。对一些实施例的一些变化进行了论述。在各种视图及说明性实施例通篇中，相同的参考编号用于指示相同的元件。
图1到图13示出根据本公开一些实施例的半导体封装制造中的中间阶段的剖视图。在一些实施例中，图10所示的封装结构100可设置在衬底200上。封装结构100可包括多个器件管芯110，并且填充材料170填充器件管芯110中的相邻两者之间的至少一个间隙。图1到图9示出制造图10所示封装结构100的一种可能方法。然而，本公开不限于此。也可应用其他合适的封装及组件配置。在所述工艺中，封装结构100可以是晶片形式(重构晶片)。封装结构100的形成可包括以下步骤。
参照图1，在一些实施例中，在载体101上形成上述重布线结构120。在一些实施例中，载体101包含例如硅系材料(例如，玻璃或氧化硅)或其他材料(例如，氧化铝)、这些材料中的任意材料的组合或类似物。载体101是平面的，以便在其上面形成重布线结构120，并容置器件管芯110的贴附(图1中未示出，但以下参照图3示出及描述)。在一些实施例中，可将粘合层102放置在载体101上，以辅助上覆结构(例如，重布线结构120)的粘附。在实施例中，粘合层102可包含紫外线胶，当暴露于紫外线时，所述紫外线胶丧失其粘合性质。然而，也可使用其他类型的粘合剂，例如压敏粘合剂、可辐射固化粘合剂、环氧树脂、味之素构成膜(ABF)、这些粘合剂的组合或类似物。粘合层102可以在压力下容易变形的半液体或凝胶形式放置在载体101上。
根据本公开的一些实施例，重布线结构120形成在载体101及粘合层102(如果存在)上方。在一些实施例中，重布线结构120可通过沉积导电层、图案化导电层以形成多条重布线线路(例如，重布线线路121)来形成。重布线线路至少部分被介电层(例如，介电层122)覆盖，且介电层填充重布线线路与导线之间的间隙。通孔(例如，通孔123)分别位于重布线结构120的各层上，并延伸贯穿对应的介电层，用于内连不同层处的重布线线路。重布线线路的材料可包括金属或包括铝、铜、钨和/或其合金的金属合金。
详细来说，可例如通过溅镀或另一种物理气相沉积(physical vapordeposition，PVD)工艺在载体101上方沉积晶种层(例如，铜、钛或类似物)。在晶种层上沉积光刻胶，并通过光刻将所述光刻胶图案化以暴露出晶种层的一些部分。所述图案用于重布线结构120上的金属化层。例如通过无电镀覆、电镀或类似镀覆将重布线线路及导线的导电材料(例如，铜、铝、类似物或其组合)沉积在被暴露出的晶种层上。通过灰化和/或冲洗工艺移除光刻胶。例如通过湿法刻蚀或干法刻蚀移除被暴露出的晶种层。剩余的导电材料形成重布线结构120的金属化层(例如，重布线线路)。在金属化层上方沉积介电层。介电层的材料可包括聚合物，例如聚酰亚胺、聚苯并恶唑(polybenzoxazole，PBO)、苯并环丁烯(benzocyclobutene，BCB)、类似物或其组合。可通过涂布工艺、层叠工艺、类似工艺或其组合来沉积介电层。可使用可接受的光刻技术来形成穿过介电层到达金属化层的通孔。
后续金属化层及介电层可使用与所论述者相同或相似的工艺来形成。可将在后续金属化层的形成期间沉积的导电材料沉积在先前形成的介电层的开口中，以形成用于电连接各个金属化层的通孔。在形成最顶部的介电层之后，贯穿最顶部的介电层形成通孔，用于耦合在重布线线路与另一半导体器件、封装、管芯和/或另一衬底之间的连接件。应注意，可形成任意数量的金属化层及介电层，并且此实施例中的重布线结构120被示出作为实例。
现在参照图2，在一些实施例中，在形成重布线结构120之后，在重布线结构120上方设置导电凸块150。在一些实施例中，导电凸块150可以是焊料球、金属柱、受控塌陷芯片连接(controlled collapse chip connection，C4)凸块、微凸块、无电镀镍钯浸金技术(electroless nickel-electroless palladium-immersion gold technique，ENEPIG)形成的凸块、其组合(例如，贴合有焊料球的金属柱)或类似物。在本实施例中，举例来说，导电凸块是微凸块，并且导电凸块150中的每一者可包括形成在铜晶种层上方的焊料层。可选的镍层可位于焊料层与铜晶种层之间。铜晶种层及镍层可充当用于形成焊料层的UBM及阻挡层。焊料层可包含导电焊料材料，例如Sn、Ni、Au、Ag、Cu、Bi、W、Fe、铁氧体、合金或其组合或任何其他合适的材料。所属领域中的普通技术人员将认识到，存在许多适合于形成导电凸块150的材料及层的合适布置。可用于导电凸块150的任何合适的材料或材料层都完全旨在包含在当前实施例的范围内。
现在参照图3，在一些实施例中，例如通过倒装芯片结合技术穿过导电凸块26将至少一个器件管芯110结合在重布线结构120的第一侧S1上。在一些实施例中，可使用例如拾取及放置工具将多于一个器件管芯110(例如，器件管芯110a、110b、110c)放置在导电凸块150上。在本实施例中，在本文中示出三个器件管芯110a、110b、110c，但可将更多或更少的器件管芯应用于半导体封装10。本公开不限于此。器件管芯110以并排的方式设置在载体101上。因此，在任何两个相邻的器件管芯110之间存在至少一个间隙Gp。在本文中，示出两个间隙Gp，但根据器件管芯110的数量，可应用更多或更少的间隙。在一些实施例中，器件管芯110a可以是逻辑管芯，例如系统芯片(system on chip，SOC)、系统集成芯片(system onintegrated chip，SoIC)、应用专用集成电路(application specific integratedcircuit，ASIC)或类似物。器件管芯110b、110c可以是存储器管芯，例如动态随机存取存储器(dynamic random access memory，DRAM)管芯、静态随机存取存储器(static randomaccess memory，SRAM)管芯或类似物。也可采用其他类型的管芯，例如电源管理管芯(例如，电源管理集成电路(power management integrated circuit，PMIC)管芯)、射频(radiofrequency，RF)管芯、传感器管芯、微机电系统(micro-electro-mechanical-system，MEMS)管芯、信号处理管芯(例如，数字信号处理(digital signal processing，DSP)管芯)、前端管芯(例如，模拟前端(analog front-end，AFE)管芯)、收发器(transceiver，TRX)管芯、类似物或其组合。此外，器件管芯110a、110b、110c可具有不同的大小(例如，不同的高度和/或表面积)，并且在其他实施例中，器件管芯110a、110b、110c可具有相同的大小(例如，相同的高度和/或表面积)。在实施例中，通过回焊工艺将器件管芯110结合到重布线结构120的第一侧S1。在此回焊工艺期间，导电凸块150与器件管芯110及重布线结构120的焊盘(UBM层)接触，以将器件管芯110物理及电耦合到重布线结构120。
现在参照图4，提供填充材料170以至少填充器件管芯110之间的间隙Gp。在实施例中，将填充材料170分配到器件管芯110之间的间隙Gp中并围绕导电凸块150。然后，执行热工艺以凝固(固化)填充材料170。在一些实施例中，填充材料170可沿着器件管芯110的侧壁向上延伸。填充材料170可以是任何可接受的材料，例如聚合物、环氧树脂、模制底部填料或类似物。在本实施例中，填充材料包括底部填充材料，但本公开不限于此。填充材料170可在贴合器件管芯110之后通过毛细流动工艺形成，或者可在贴合器件管芯110之前通过合适的沉积方法形成。在此类实施例中，填充材料170填充器件管芯110之间的间隙Gp，并且可部分覆盖或不覆盖器件管芯110的最外侧表面，如图5所示。
参照图6，根据一些实施例，可视情况将包封材料130设置在重布线结构120上方，以包封器件管芯110。然后，执行热工艺以使包封材料130凝固。包封材料130可包括模制化合物、环氧树脂或树脂等。在一些实施例中，包封材料130的顶表面可高于器件管芯110的背面。即，包封材料130覆盖器件管芯110的背面。
然后，可执行包括研磨工艺的薄化工艺，以薄化包封材料130(及填充材料170)，直到露出器件管芯110的背面。所得的结构如图5所示。由于进行了薄化工艺，器件管芯110的背面大体上与填充材料170的上表面齐平，并且大体上与包封材料130的上表面齐平，如图5所示。在整个说明中，如图5所示的包括器件管芯110、填充材料170、包封材料130(可选)及重布线结构120的所得结构被称为封装晶片PK，其在所述工艺中可具有晶片形式。
现在参照图5及图6，现在通过粘合层104将封装晶片PK的上侧临时贴合到另一载体103，用于在后续处理期间支撑封装晶片PK。在一些实施例中，载体103可以是玻璃、陶瓷、氧化铝、不锈钢或在处理期间为封装晶片PK提供足够的临时支撑的另一种材料。执行拆卸步骤以从重布线结构120的第二侧S2移除载体101。在一些实施例中，通过使粘合层102失去或降低粘合力，将载体101从重布线结构120的第二侧S2分离。随后与载体101一起移除粘合层102。举例来说，可将粘合层102暴露于紫外线(ultraviolet，UV)光，使得粘合层102失去或降低粘合力，且因此载体101及粘合层102可被从重布线结构120的第二侧S2移除。应注意，图中的定向仅用于说明目的，并且所述工艺可在所述结构定向在另一方向上的情况下执行。
在图7中，对封装晶片PK的定向进行翻转，并且将连接件160设置在重布线结构120的第二侧S2上方。同样，图中的定向仅用于说明目的，并且所述工艺可在所述结构定向在另一方向上的情况下执行。在一些实施例中，连接件160可以是焊料球、金属柱、受控塌陷芯片连接(C4)凸块、微凸块、无电镀镍钯浸金技术(ENEPIG)形成的凸块、其组合(例如，贴合有焊料球的金属柱)或类似物。连接件160可包含导电材料，例如焊料、铜、铝、金、镍、银、钯、锡、类似物或其组合。在一些实施例中，作为实例，连接件160包含共晶材料，并且可包含焊料凸块或焊料球。在一些实施例中，可执行回焊工艺，从而在一些实施例中给予连接件160部分球形的形状。作为另外一种选择，连接件160可包括其他形状。举例来说，连接件160也可包括非球形导电连接件。在一些实施例中，连接件160包括通过溅镀、印刷、电镀、无电镀覆、化学气相沉积(chemical vapor deposition，CVD)或类似技术形成的金属柱(例如，铜柱)，在所述金属柱上存在或不存在焊料材料。金属柱可以是无焊料的，并且具有大体上垂直的侧壁或锥形侧壁。在本实施例中，连接件是C4凸块，但本公开不限于此。
现在参照图8，执行拆卸步骤以从封装晶片PK移除载体103。在一些实施例中，通过使粘合层104失去或降低粘合力，将载体103从封装晶片PK分离。然后与载体103一起移除粘合层104。举例来说，可将粘合层104暴露于UV光，使得粘合层104失去或降低粘合力，且因此载体103及粘合层104可被从封装晶片PK移除。
参照图9，然后可将封装晶片PK安装(例如，框架安装)到切割胶带106上。随后，可将封装晶片PK单体化或切割(例如，沿着切割线D1)，从而形成多个封装结构100，所述多个封装结构100中的每一者可与图10所示的封装结构100大体上相同。
现在参照图10，在形成封装结构100之后，可通过例如拾取及放置技术将封装结构100设置在衬底200上。在一些实施例中，连接件160与衬底200的结合焊盘对准并被放置成抵靠所述结合焊盘。可对连接件160进行回焊以在衬底200与封装结构100之间生成结合。衬底200可包括封装衬底，例如其中包括芯(core)的构成衬底(build-up substrate)、包括多个层叠介电膜的层叠衬底(laminate substrate)、印刷电路板(printed circuit board，PCB)或类似物。衬底200可包括与组件封装相对的电连接件(未示出)(例如，焊料球)，以允许将衬底200安装到另一器件。在一些实施例中，表面安装器件(surface mount device)210可直接耦合到衬底200。表面安装器件210可包括一个或多个无源组件，例如电容器、电阻器、电感器、类似物或其组合。在实施例中，表面安装器件210本质上由一个或多个无源器件组成，并且不包括例如晶体管等有源器件。在其他实施例中，表面安装器件210可包括有源器件。表面安装器件210可包括由例如焊料、类似物或其组合等导电材料形成的多个导电连接件。表面安装器件210通过导电连接件电耦合到衬底200的内连结构。
然后，如图11所示，可将底部填充材料230分配在封装结构100与衬底200之间，并围绕连接件160。底部填充材料230可以是任何可接受的材料，例如聚合物、环氧树脂、模制底部填料或类似物。在一些实施例中，底部填充材料230可以是与填充材料170相同的材料。在其他实施例中，底部填充材料230可以是与填充材料170不同的材料。
参照图12，可在封装结构100上方设置散热层400，以促进封装结构100的散热。在一些实施例中，散热层400可包含热界面材料(thermal interface material，TIM)。举例来说，散热层400包含任何合适的导热材料，例如具有良好导热率的聚合物。在一个实施例中，散热层400可包含可呈薄片形式或凝胶形式的金属TIM。金属TIM的组成可包括铟(In)、镓(Ga)、锡(Sn)、银(Ag)、金(Au)、铜(Cu)、铋(Bi)、锌(Zn)等。本公开不限于此。在散热层400是金属TIM的实施例中，金属TIM的热导性及杨氏模量两者都高于常规TIM，此意指金属TIM可进一步提高散热效率，但另一方面，由于缺乏弹性及韧性(resiliency)特性，可能容易引发管芯破裂和/或分层。在一些实施例中，金属TIM的杨氏模量大体上小于108psi，并且大体上大于1psi。
因此，在一些实施例中，散热层400具有在对应于器件管芯110之间的间隙Gp(例如，与所述间隙Gp对准)的间隙区R1处厚度不连续的轮廓。换句话说，散热层400可包括至少一个间隙区R1(示出两个间隙区R1，但不限于此)，并且散热层400在间隙区R1处的厚度不同于散热层400在其他区(例如，与器件管芯110接触的管芯区)处的厚度T1。在一些实施例中，散热层400在间隙区R1处的厚度大体上薄于散热层400在其他区处的厚度T1。因此，通过减小散热层400在间隙区R1处的厚度，改善了散热层400在间隙区周围的弹性及韧性，因此可释放半导体封装中的某些热应力。此外，利用此种布置，散热层400与杨氏模量通常较低的填充材料170分离(例如，不与其接触)，因此器件管芯110之间的热应力可进一步减小。填充材料170的杨氏模量大体上小于散热层400的杨氏模量。举例来说，填充材料170的杨氏模量大体上小于106psi，并且大体上大于0.1psi。
此外，由散热层400的不连续厚度轮廓界定出至少一个凹部C1，所述凹部C1提供空气通道并且可减少散热层400中的空隙形成。凹部C1分别对应于间隙Gp(例如，分别与间隙Gp对准)。在一些实施例中，凹部C1分别面向间隙Gp，并且沿着散热层400的厚度方向延伸。在一些实施例中，凹部C1的深度大体上大于散热层400的最大厚度T1(接触器件管芯110的管芯区处的厚度)的10％，并且可大体上等于或小于散热层400的最大厚度T1。在图12所示的实施例中，散热层400在间隙区R1处的厚度大体上等于零。换句话说，散热层400是不连续的层(即，分段层)，其暴露下面的填充材料170。也就是说，凹部C1延伸贯穿散热层400，并且凹部C1可被填充以空气。在此类实施例中，散热层400可呈片材形式，并且散热片材(thermal spreader sheet)被切割成期望的大小，以贴合到器件管芯110的背面，并且暴露出下面的填充材料170。在其他实施例中，散热层400可呈凝胶形式(如图13B所示)，并且散热凝胶被以期望的图案分配以覆盖器件管芯110的背面并暴露出填充材料170。本公开不限于此。
参照图12A，在一些实施例中，凹部C1的深度可大体上小于最大厚度T1，但大于零。也就是说，凹部C1从间隙Gp延伸，但不像图12A所示般一直延伸贯穿散热层400。在此类实施例中，凹部C1可被填充以空气。散热层400可以是单层或复合层(例如，散热凝胶、散热片材或其组合的多个层叠层)。本公开不限于此。
参照图13，在一些实施例中，然后将盖结构500设置在衬底200上方，并覆盖封装结构100的器件管芯110。为尽可能低地降低器件管芯110与盖结构500之间的界面热阻并稳定地结合器件管芯110及盖结构500，可将散热层400设置在盖结构500与器件管芯110之间并与其接触，以促进器件管芯110的散热。为增强半导体封装10的结构强度，可使用例如焊料合金等固定元件510来结合衬底200及盖结构500。在其他实施例中，衬底200及盖结构500的结合可通过固化焊料膏或使用螺钉来实现。此时，大体上形成了半导体封装10。在一些实施例中，盖结构500的材料可包括具有高导热性的金属、陶瓷或铝系复合材料。在例如通常用于盖结构500的材料(例如，金属)与用于衬底的材料(例如，味之素构成膜(ABF)，玻璃纤维)之间存在热膨胀系数(CTE)失配。盖结构500的CTE通常比衬底200的CTE小得多。盖结构500与衬底200之间的此种CTE失配在器件管芯110上导致热应力。因此，通过布置具有不连续厚度轮廓的散热层400，器件管芯110之间的热应力可得以释放。
参照图13A，在一些实施例中，根据产品设计或由于制造公差，凹部C1可分别对应于间隙Gp，但不完全与间隙Gp对准。换句话说，凹部C1可从间隙Gp偏移距离OS。更具体来说，凹部C1的内壁可从器件管芯110的对应侧表面偏移距离OS。
图14到图16示出根据本公开一些实施例的半导体封装制造中的中间阶段的剖视图。应注意，图14到图16所示的制造方法及半导体封装含有许多与在先前实施例中公开的制造方法及半导体封装相同或类似的特征。为清楚及简洁起见，可省略对相同或类似特征的详细描述，并且相同或类似的参考编号指示相同或类似的组件。
如图14到图16所示，以下工艺可在图11所示工艺之后执行。参照图14，在一些实施例中，在将封装结构100设置在衬底200上之后，将至少一个坝(dam)结构172(示出两个坝结构172，但不限于此)设置在填充材料170上。在一些实施例中，用于坝结构172的材料可从与晶片级处理及封装兼容的各种材料中选择，只要其具有高粘合性质即可。在实施例中，坝结构172由例如聚酰亚胺(PI)等聚合物材料形成。举例来说，也可使用分配的(dispensed)液体材料，例如环氧树脂或树脂及类似物。坝结构172可以是任何可接受的材料，例如聚合物、环氧树脂、底部填料或类似物。坝结构172的材料可与填充材料170的材料相同。在其他实施例中，坝结构172的材料可不同于填充材料170的材料。可执行固化步骤来固化坝结构172。在一些实施例中，坝结构172与填充材料170对准并与其接触，并且坝结构172及填充材料170分别在不同的工艺中固化，因此在坝结构172与填充材料170之间存在界面。在一些实施例中，坝结构172可被视为“应力释放元件”，其具有较低的杨氏模量(低于散热层400)，并且被配置成释放器件管芯110之间的热应力。如图14所示，坝结构172具有圆形顶表面(例如，圆顶)，但也可应用任何其他合适的形状。
参照图15，在一些实施例中，将散热层400a设置在封装结构100上方。在实施例中，散热层400a呈凝胶形式，并且被分配在器件管芯110的背面上，并且包封坝结构172。散热层400a包含任何合适的导热材料，例如具有良好导热率的聚合物。在一个实施例中，散热层400a可以是金属TIM，其可呈片材形式或凝胶形式。金属TIM的组成可包括铟(In)、镓(Ga)、锡(Sn)、银(Ag)、金(Au)、铜(Cu)、铋(Bi)、锌(Zn)等。在本实施例中，散热层400a包含金属TIM，但本公开不限于此。坝结构172可由例如分配器(dispenser)、原位(in-situ)紫外线打印机等提供。散热层400a的最大厚度T1大于或大体上等于坝结构172的厚度T2。举例来说，坝结构172的厚度T2大体上大于散热层400a的最大厚度T1的10％。散热层400a的上表面大体上是平坦的，并且坝结构172使得在散热层400a中存在对应的凹部C1。因此，散热层400a具有不连续的厚度轮廓，其中散热层400a在间隙区R1处的厚度T3大体上薄于散热层在其他区处的厚度T1。从所得结构的视角来看，坝结构172填充由散热层400a在间隙区R1处的厚度不连续性所界定出的空间(例如，凹部C1)。
利用此种布置，通过经由坝结构172减小散热层400a在间隙区R1处的厚度，改善了散热层400a在间隙区R1周围的弹性及韧性，因此可释放半导体封装中的热应力。此外，在本实施例中，散热层400(具有高杨氏模量的结构)与坝结构172(具有较低杨氏模量的结构)之间的界面远离管芯区并且与填充材料170分离(例如，不与填充材料170接触)，因此可进一步降低器件管芯110周围的热应力。坝结构172的杨氏模量大体上小于散热层400a的杨氏模量。举例来说，坝结构172的杨氏模量大体上小于106psi，并且大体上大于0.1psi，而散热层400a的杨氏模量大体上小于108psi，并且大体上大于1psi。
参照图16，在一些实施例中，然后将盖结构500设置在衬底200上方，并覆盖封装结构100的器件管芯110。为尽可能低地降低器件管芯110与盖结构500之间的界面热阻并稳定地结合器件管芯110及盖结构500，可将散热层400a设置在盖结构500与器件管芯110之间并与其接触，以促进器件管芯110的散热。为增强半导体封装10a的结构强度，可使用例如焊料合金等固定元件510来结合衬底200及盖结构500。在其他实施例中，衬底200及盖结构500的结合可通过固化焊料膏或使用螺钉来实现。此时，大体上形成了半导体封装10a。在一些实施例中，盖结构500的材料可包括具有高导热性的金属、陶瓷或铝系复合材料。
图17到图19示出根据本公开一些实施例的半导体封装制造中的中间阶段的剖视图。应注意，图17到图19所示的制造方法及半导体封装包含许多与前述实施例中公开的制造方法及半导体封装相同或类似的特征。为清楚及简单起见，可省略对相同或类似特征的详细描述，并且相同或类似的参考编号表示相同或类似的组件。
如图17到图19所示，以下工艺可在图11所示工艺之后执行。参照图17，在一些实施例中，在将封装结构100设置在衬底200上之后，对器件管芯110的背侧执行薄化工艺，使得填充材料从器件管芯110’的薄化背面BS突出。在一些实施例中，通过部分移除(例如，薄化)器件管芯110’的衬底的背部来实现薄化工艺。举例来说，可通过例如湿法刻蚀工艺、干法刻蚀工艺或其组合等刻蚀工艺来移除器件管芯110’的衬底的背部。刻蚀工艺可在衬底与其他相邻材料(例如，填充材料170等)之间具有高刻蚀选择性比。在执行薄化(例如，通过刻蚀)工艺之后，器件管芯110’的背面BS低于填充材料170的顶表面。换句话说，填充材料170包括从器件管芯110’的背面BS突出的突出部分174。在一个实施例中，突出部分174的顶表面可以是大体上平坦的表面，因为在移除器件管芯110的背部之前执行了研磨工艺(图5所示的工艺)。在此类实施例中，包括从器件管芯110’的背面BS突出的突出部分174的填充材料170一体成型。也就是说，在从器件管芯110突出的突出部分174与填充间隙Gp的填充材料170的其他部分之间不存在界面。
参照图18，在一些实施例中，将散热层400b设置在封装结构100上方。在实施例中，散热层400b呈凝胶形式，并且被分配在器件管芯110’的背面BS上，并且包封填充材料170的突出部分174。散热层400b包含任何合适的导热材料，例如具有良好导热率的聚合物。在一个实施例中，散热层400b可以是金属TIM，其可呈片材形式或凝胶形式。金属TIM的组成可包括铟(In)、镓(Ga)、锡(Sn)、银(Ag)、金(Au)、铜(Cu)、铋(Bi)、锌(Zn)等。在本实施例中，散热层400b包含金属TIM，但本公开不限于此。散热层400b的最大厚度T1大于或大体上等于突出部分174的厚度T2。在实施例中，突出部分174的顶表面与散热层400b的顶表面共面。即，突出部分174延伸贯穿散热层400b。举例来说，突出部分174的厚度T2大体上大于散热层400b的最大厚度T1的10％。散热层400b的上表面大体上是平坦的，并且突出部分174使得在散热层400b中存在对应的凹部C1。因此，散热层400b具有不连续的厚度轮廓，其中散热层400b在间隙区R1处的厚度T3大体上薄于散热层在其他区处的厚度T1。从所得结构的角度来看，突出部分174填充由散热层400b在间隙区R1处的厚度不连续性所界定出的空间(例如，凹部C1)。
参照图18A，在一个实施例中，散热层400b的最大厚度T1大体上等于突出部分174的厚度T2。在此类实施例中，突出部分174的顶表面与散热层400b的顶表面共面。也就是说，突出部分174(及凹部C1)延伸贯穿散热层400b。
利用此种布置，通过经由填充材料170的突出部分174减小散热层400b在间隙区R1处的厚度，改善了散热层400b在间隙区R1周围的弹性及韧性，因此可释放半导体封装中的热应力。此外，在本实施例中，散热层400b(具有高杨氏模量的结构)与突出部分174(具有较低杨氏模量的结构)之间的界面远离间隙区，因此可进一步减小器件管芯110’之间的热应力。
参照图19，在一些实施例中，然后将盖结构500设置在衬底200上方，并覆盖封装结构100的器件管芯110’。为尽可能低地降低器件管芯110’与盖结构500之间的界面热阻并稳定地结合器件管芯110’及盖结构500，可将散热层400b设置在盖结构500与器件管芯110’之间并与其接触，以促进器件管芯110’的散热。为增强半导体封装10b的结构强度，可使用例如焊料合金等固定元件510来结合衬底200及盖结构500。在其他实施例中，衬底200及盖结构500的结合可通过固化焊料膏或使用螺钉来实现。此时，大体上形成了半导体封装10b。在一些实施例中，盖结构500的材料可包括具有高导热性的金属、陶瓷或铝系复合材料。
图20到图23示出根据本公开一些实施例的半导体封装制造中的中间阶段的剖视图。应注意，图20到图23所示的制造方法及半导体封装包含许多与前述实施例中公开的制造方法及半导体封装相同或类似的特征。为清楚及简单起见，可省略对相同或类似特征的详细描述，并且相同或类似的参考编号表示相同或类似的组件。
图20到图23示出制造可设置在衬底200上的封装结构100’的另一种可能方法。在本实施例中，封装结构100’是集成扇出型(Integrated Fan-Out，InFO)封装。然而，本公开不限于此。也可应用其他合适的封装及组件配置。在所述工艺中，封装结构100’可呈晶片形式(重构晶片)。封装结构100’的形成可包括以下步骤。
现在参照图20，可在载体101上方设置多个器件管芯110。在一些实施例中，可将粘合层102设置在载体101上，并且载体101可包括例如硅系材料(例如，玻璃、陶瓷或氧化硅)或者其他材料(例如，氧化铝、这些材料的任意组合或类似物)。载体101是平坦的，以便容置器件管芯110(在本文中示出三个器件管芯110a、110b、110c，但可应用更多或更少的器件管芯)。可将粘合层102放置在载体101上，以帮助器件管芯110的粘附。在实施例中，粘合层102可包含紫外线胶，当暴露于紫外线光时，所述紫外线胶降低或失去其粘合性质。然而，也可使用其他类型的粘合剂，例如压敏粘合剂、可辐射固化粘合剂、光热转换释放涂层(lightto heat conversion release coating，LTHC)、环氧树脂、这些的组合或类似物。粘合层102可以在压力下容易变形的半液体或凝胶形式放置在载体101上。
在一些实施例中，以并排的方式将器件管芯110设置在载体101上。因此，在任何两个相邻的器件管芯110之间存在至少一个间隙Gp。在本文中，示出两个间隙Gp，但根据器件管芯110的数量，可应用更多或更少的间隙。在实施例中，器件管芯110a、110b、110c通过例如重布线结构120(在图20中未示出，但以下参照图22示出及论述)电连接，并可一起使用以便向终端用户提供期望的功能。在一些实施例中，例如可通过管芯贴合膜将器件管芯110a、110b、110c贴合到载体101，尽管作为另外一种选择可利用任何合适的贴合方法。利用此种布置，可同时形成多个封装结构用于批量生产。为简洁及清楚起见，以下制造工艺是关于封装结构中的一者来描述的。
在一些实施例中，器件管芯110的结构与先前实施例中的器件管芯110相同或至少类似。举例来说，器件管芯110中的每一者可包括衬底111、多个有源器件(未示出)、多个接触焊盘113、至少一个介电层116及多个导通孔114。导通孔114(例如，铜通孔)可形成在器件管芯110的有源表面(例如，顶表面)上并电耦合到衬底111上的接触焊盘113。衬底111可包含经掺杂或未经掺杂的块状硅或者绝缘体上硅(silicon-on-insulator，SOI)衬底的有源层。一般来说，SOI衬底包括半导体材料(例如，硅、锗、硅锗、SOI、绝缘体上硅锗(silicongermanium on insulator，SGOI)或其组合)层。可使用的其他衬底包括多层式衬底、梯度衬底或混合定向衬底。有源器件包括可用于产生器件管芯110的设计的所需结构及功能要求的各种各样的有源器件及无源器件，例如电容器、电阻器、电感器及类似物。有源器件可使用任何合适的方法在衬底111内或衬底111上形成。
在一些实施例中，介电层116可形成在器件管芯110的有源表面上，并且可覆盖导通孔114的顶表面。在其他实施例中，介电层116的顶表面可大体上与导通孔114的顶表面齐平。作为另外一种选择，可省略介电层116，并且导通孔114从器件管芯110的有源表面突出。介电层116可由一种或多种合适的介电材料(例如，氧化硅、氮化硅、低介电常数介电质(例如碳掺杂氧化物)、极低介电常数介电质(例如多孔碳掺杂二氧化硅)、这些的组合或类似物)制成。介电层116可通过例如化学气相沉积(CVD)等工艺形成，但可利用任何合适的工艺。
在一些实施例中，器件管芯中的至少一者(例如，第一器件管芯110a)可包括一或多个逻辑管芯(例如，中央处理器、图形处理单元、系统芯片、现场可编程门阵列(field-programmable gate array，FPGA)、微控制器或类似物)、存储器管芯(例如，动态随机存取存储器(DRAM)管芯、静态随机存取存储器(SRAM)管芯或类似物)、电源管理管芯(例如，电源管理集成电路(PMIC)管芯)、射频(RF)管芯、传感器管芯、微机电系统(MEMS)管芯、信号处理管芯(例如，数字信号处理(DSP)管芯)、前端管芯(例如，模拟前端(AFE)管芯)、类似物或其组合。在一些实施例中，器件管芯中的至少一者(例如，第二器件管芯110b及第三器件管芯110c)包括一个或多个存储器管芯，例如存储器管芯(例如，DRAM管芯、SRAM管芯、高带宽存储器(High-Bandwidth Memory，HBM)管芯、混合存储器立方体(Hybrid Memory Cubes，HMC)管芯或类似物)的堆叠。在存储器管芯堆叠的实施例中，器件管芯中的每一者(例如，第二器件管芯110b及第三器件管芯110c)可包括存储器管芯及存储器控制器两者，例如四个或八个存储器管芯与存储器控制器的堆叠。此外，在一些实施例中，器件管芯110、110b、110c可以是不同的大小(例如，不同的高度和/或表面积)，并且在其他实施例中，器件管芯110、110b、110c可以是相同的大小(例如，相同的高度和/或表面积)。
参照图21，在一些实施例中，设置填充材料170以至少填充器件管芯110之间的间隙Gp。在实施例中，填充材料170包括底部填充材料，其被分配到器件管芯110之间的间隙Gp中。底部填充材料120可沿着器件管芯110的侧壁向上延伸。底部填充材料120可以是任何可接受的材料，例如聚合物、环氧树脂、模制底部填料或类似物。在此类实施例中，填充材料170填充器件管芯110之间的间隙Gp，并且可不覆盖(包封)器件管芯110的最外侧表面。
在本实施例中，填充材料170包含包封材料，所述包封材料形成在载体101上方以包封器件管芯110。填充材料170可包含任何合适的模制化合物树脂，例如聚酰亚胺、聚苯硫醚(polyphenylene sulfite，PPS)、聚醚醚酮(polyether-ether-ketone，PEEK)、聚醚砜(polyether sulfone，PES)、耐热晶体树脂、这些材料的组合或类似物，并且可通过压缩模制、转移模制或类似模制来施加。执行固化步骤以固化包封材料，例如热固化、紫外线(UV)固化或类似固化。在一些实施例中，器件管芯110被掩埋在填充材料170中，并且在填充材料170固化之后，可执行例如机械研磨或化学机械抛光(chemical mechanical polishing，CMP)工艺等平坦化步骤，以移除填充材料170的多余部分，所述多余部分位于器件管芯110的顶表面上方。因此，器件管芯110的顶表面被露出，并且与填充材料170的顶表面齐平。在此类实施例中，填充材料170不仅填充器件管芯110之间的间隙Gp，而且还可包封器件管芯110的每个侧表面(包括最外侧表面)，如图21所示。
现在参照图22，在器件管芯110及填充材料170上方形成重布线结构120。重布线结构120电连接到器件管芯110。重布线结构120可通过例如沉积导电层、图案化导电层以形成重布线电路、部分覆盖重布线电路并用介电层填充重布线电路之间的间隙等来形成。重布线电路的材料可包含金属或包含铝、铜、钨和/或其合金的金属合金。介电层可由介电材料(例如，氧化物、氮化物、碳化物、碳氮化物、其组合和/或其多层)形成。重布线电路形成在介电层中，并电连接到器件管芯110。
现在参照图23，将多个导电凸块150设置在重布线结构120上。在一些实施例中，可通过溅镀、蒸镀或无电镀覆等在重布线结构120上形成凸块下金属(Under BumpMetallurgy，UBM)层，并且导电凸块150可设置在UBM层上。在一些实施例中，根据一些示例性实施例，至少一个集成无源器件(Integrated Passive Device，IPD)也可设置在重布线结构120上。导电凸块150的形成可包括将焊料球放置在重布线结构120上，且然后对焊料球进行回焊。在替代实施例中，导电凸块150的形成可包括执行镀覆工艺以在UBM层上(或在第一重布线结构120上)形成焊料区，且然后对焊料区进行回焊。IPD可使用例如薄膜及光刻处理等标准晶片制作技术制作而成，并且可通过例如倒装芯片结合或打线结合等来安装在重布线结构120上。在整个描述中，如图4所示的包括重布线结构120、器件管芯110、填充材料170及导电凸块150的所得结构被称为封装晶片，所述封装晶片在工艺中可具有晶片形式。
然后，执行拆卸步骤以从封装晶片移除载体101。在一些实施例中，通过使粘合层102失去或降低粘合力，将载体101从封装晶片分离。随后与载体101一起移除粘合层102。举例来说，可将粘合层102暴露于UV光，使得粘合层102失去或降低粘合力，且因此载体101及粘合层102可从封装晶片移除。然后，可对封装晶片进行单体化或切割(例如，沿着切割线)，从而形成多个封装结构100’，所述封装结构中的每一者可与图23所示的封装结构100’大体上相同。然后可将封装结构100’中的一者设置在衬底200上。
图24到图31示出根据本公开一些实施例的半导体封装制造中的中间阶段的剖视图。应注意，图24到图31所示的制造方法及半导体封装包含许多与前述实施例中公开的制造方法及半导体封装相同或类似的特征。为清楚及简单起见，可省略对相同或类似特征的详细描述，并且相同或类似的参考编号表示相同或类似的组件。
图24到图31示出制造半导体封装10c的另一种可能的方法。在本实施例中，半导体封装10c是衬底上晶片上芯片(Chip on Wafer on Substrate，
Figure BDA0003206400930000161
)封装。然而，本公开不限于此。也可应用其他合适的封装及组件配置。在所述工艺中，封装结构100’可呈晶片形式(重构晶片)。封装结构100’的形成可包括以下步骤。
参照图24，在一些实施例中，设置重布线结构600’。在本实施例中，重布线结构600’是中介层，但本公开不限于此。在此类实施例中，中介层600’可呈晶片形式，并且中介层600’的衬底610可包括块状半导体衬底、SOI衬底、多层式半导体衬底或类似物。衬底610的半导体材料可以是：硅；锗；化合物半导体，包括硅锗、碳化硅、镓砷、磷化镓、磷化铟、砷化铟和/或锑化铟；合金半导体，包括SiGe、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP和/或GaInAsP；或其组合。也可使用其他衬底，例如多层式衬底或梯度衬底。衬底610可以是经掺杂或未经掺杂的。例如晶体管、电容器、电阻器、二极管及类似物等器件可形成在衬底610的有源表面中和/或所述有源表面上。
根据本公开的一些实施例，形成多个从衬底610的有源表面延伸到衬底610中的穿孔620。当衬底610是硅衬底时，穿孔620有时也被称为衬底穿孔或硅穿孔。穿孔620可通过例如刻蚀、铣削、激光技术、其组合和/或类似技术在衬底610中形成凹陷来形成。可例如通过使用氧化技术而在凹陷中形成薄介电材料。可例如通过CVD、ALD、PVD、热氧化、其组合和/或类似技术在衬底610的正面上方及开口中共形地沉积薄阻挡层。阻挡层可包括氮化物或氮氧化物，例如氮化钛、氮氧化钛、氮化钽、氮氧化钽、氮化钨、其组合和/或类似物。可在薄阻挡层上方及开口中沉积导电材料。导电材料可通过电化学镀覆工艺、CVD、ALD、PVD、其组合和/或类似技术形成。导电材料的实例是铜、钨、铝、银、金、其组合和/或类似物。通过例如CMP从衬底610的前侧移除多余的导电材料及阻挡层。因此，穿孔620可包含导电材料及位于导电材料与衬底610之间的薄阻挡层。
根据本公开的一些实施例，在衬底610的有源表面上方形成重布线结构630，并且使用所述重布线结构630将集成电路器件(如果存在)和/或穿孔620电连接在一起和/或电连接到外部器件。重布线结构630可包括一个或多个介电层及位于介电层中的相应金属化图案。金属化图案可包括通孔和/或迹线，以将任何器件和/或穿孔620内连在一起和/或内连到外部器件。金属化图案有时被称为重布线线路(Redistribution Line，RDL)。介电层可包括氧化硅、氮化硅、碳化硅、氮氧化硅、低介电常数介电材料，例如磷硅酸盐玻璃(PhosphoSilicate Glass，PSG)、掺杂硼的磷硅酸盐玻璃(Boron-Doped Phospho Silicate Glass，BPSG)、掺杂氟的硅酸盐玻璃(Fluorine-Doped Silicate Glass，FSG)、SiOxCy、旋涂玻璃、旋涂聚合物、硅碳材料、其化合物、其复合物、其组合或类似物。介电层可通过所属领域中已知的任何合适的方法(例如，旋转、CVD、等离子体增强化学气相沉积(Plasma EnhancedChemical Vapor Deposition，PECVD)、高密度等离子体化学气相沉积(High DensityPlasma-Chemical Vapor Deposition，HDP-CVD)或类似方法)沉积。可例如通过使用光刻技术在介电层上沉积及图案化光刻胶材料以暴露出介电层的将成为金属化图案的部分而在介电层中形成金属化图案。可使用例如各向异性干法刻蚀工艺等刻蚀工艺在介电层中生成对应于介电层的被暴露出的部分的凹陷和/或开口。凹陷和/或开口可衬有扩散阻挡层并填充有导电材料。扩散阻挡层可包括通过ALD或类似技术沉积的TaN、Ta、TiN、Ti、CoW或类似物的一个或多个层，并且导电材料可包括通过CVD、PVD或类似技术沉积的铜、铝、钨、银及其组合或类似物。可例如通过使用CMP移除介电层上的任何多余的扩散阻挡层和/或导电材料。
在一些实施例中，在导电焊盘上的重布线结构630的顶表面处形成多个电连接件640、642。在一些实施例中，导电垫可包括UBM。作为形成焊盘的实例，至少在重布线结构630的介电层中的开口中形成晶种层(未示出)。在一些实施例中，晶种层是金属层，所述金属层可以是单层或包括由不同材料形成的多个子层的复合层。在一些实施例中，晶种层包括钛层及位于钛层上方的铜层。晶种层可使用例如PVD或类似技术形成。然后在晶种层上形成光刻胶并将所述光刻胶图案化。光刻胶可通过旋转涂布或类似技术形成，并且可被暴露至光以进行图案化。光刻胶的图案对应于焊盘。图案化形成穿过光刻胶的开口，以暴露出晶种层。在光刻胶的开口中及晶种层的被暴露出的部分上形成导电材料。导电材料可通过例如电镀或无电镀覆或类似镀覆等镀覆形成。导电材料可包括金属，如铜、钛、钨、铝或类似物。然后，移除光刻胶及晶种层的上面没有形成导电材料的部分。可例如使用氧等离子体或类似物通过可接受的灰化或剥离工艺移除光刻胶。一旦移除了光刻胶，便例如通过使用可接受的刻蚀工艺(例如通过湿法刻蚀或干法刻蚀)移除晶种层的被暴露出的部分。晶种层的剩余部分及导电材料形成焊盘。在以不同方式形成焊盘的实施例中，可利用更多的光刻胶及图案化步骤。
在一些实施例中，电连接件640、642包括金属柱642以及位于金属柱642上方的金属盖层640，所述金属盖层640可以是焊料盖。包括柱642及盖层640的电连接件有时被称为微凸块。在一些实施例中，金属柱642包含导电材料，例如铜、铝、金、镍、钯、类似物或其组合，并且可通过溅镀、印刷、电镀、无电镀覆、CVD或类似技术形成。金属柱642可以是无焊料的，并且具有大体上垂直的侧壁。在一些实施例中，金属盖层640形成在金属柱642的顶部上。金属盖层640可包括镍、锡、锡-铅、金、铜、银、钯、铟、镍-钯-金、镍-金、类似物或其组合，并且可通过镀覆工艺形成。
在另一实施例中，电连接件640、642不包括金属柱，并且是焊料球和/或凸块，例如受控塌陷芯片连接(C4)、无电镀镍浸金(electroless nickel immersion Gold，ENIG)、无电镀镍钯浸金技术(ENEPIG)形成的凸块或类似物。在此实施例中，电连接件640、642可包含导电材料，例如焊料、铜、铝、金、镍、银、钯、锡、类似物或其组合。在此实施例中，电连接件640、642通过利用例如蒸镀、电镀、印刷、焊料转移、球放置或类似方法等此类常用方法首先形成焊料层而形成。一旦已在结构上形成了焊料层，便可执行回焊，以便将材料成形为期望的凸块形状。
现在参照图25，在一些实施例中，例如通过倒装芯片结合将多个器件管芯110贴合到中介层600’。可使用例如拾取及放置工具将器件管芯110放置在电连接件640、642上。器件管芯110与中介层600’之间的结合可以是焊料结合或直接金属对金属(例如，铜对铜或锡对锡)结合。在实施例中，通过回焊工艺将器件管芯110结合到中介层600’。在一些实施例中，器件管芯110可通过与如上在先前实施例中所述的类似处理来形成。至少一个器件管芯(例如，器件管芯110a)可包括一个或多个逻辑管芯(例如，中央处理器、图形处理单元、系统芯片、现场可编程门阵列(FPGA)、微控制器或类似物)、存储器管芯(例如，动态随机存取存储器(DRAM)管芯、静态随机存取存储器(SRAM)管芯或类似物)、电源管理管芯(例如，电源管理集成电路(PMIC)管芯)、射频(RF)管芯、传感器管芯、微机电系统(MEMS)管芯、信号处理管芯(例如，数字信号处理(DSP)管芯)、前端管芯(例如，模拟前端(AFE)管芯)、类似物或其组合。在一些实施例中，器件管芯中的至少一者(例如，器件管芯110b、110c)可包括一个或多个存储器管芯，例如存储器管芯(例如，DRAM管芯、SRAM管芯、高带宽存储器(HBM)管芯、混合存储器立方体(HMC)管芯或类似物)的堆叠。在存储器管芯堆叠的实施例中，器件管芯可包括存储器管芯及存储器控制器两者，例如四个或八个存储器管芯与存储器控制器的堆叠。此外，在一些实施例中，器件管芯110a、110b、110c可以是不同的大小(例如，不同的高度和/或表面积)，并且在其他实施例中，器件管芯110a、110b、110c可以是相同的大小(例如，相同的高度和/或表面积)。
如图26所示，提供填充材料170以至少填充器件管芯110之间的间隙Gp。在实施例中，将填充材料170分配到器件管芯110之间的间隙Gp以及器件管芯110与中介层600’之间的空间中。然后，执行热工艺以凝固(固化)填充材料170。在一些实施例中，填充材料170可沿着器件管芯110的侧壁向上延伸。填充材料170可以是任何可接受的材料，例如聚合物、环氧树脂、模制底部填料或类似物。在本实施例中，填充材料包括底部填充材料，但本公开不限于此。填充材料170可在贴合器件管芯110之后通过毛细流动工艺形成，或者可在贴合器件管芯110之前通过合适的沉积方法形成。在此类实施例中，填充材料170填充器件管芯110之间的间隙Gp，并且可部分覆盖或不覆盖器件管芯110的最外侧表面，如图26所示。
在一些实施例中，可根据一些实施例视情况在中介层600’上方设置包封材料，以包封器件管芯110。然后，执行热工艺以凝固所述包封材料。包封材料可包括模制化合物、环氧树脂或树脂等。在一些实施例中，包封材料可覆盖器件管芯110的背面。然后，可执行包括研磨工艺的薄化工艺，以薄化填充材料170、包封材料(如果存在)，直到露出器件管芯110的背面。最终的结构如图26所示。由于进行了薄化工艺，器件管芯110的背面大体上与填充材料170的上表面齐平，并且可大体上与包封材料(如果存在)的上表面齐平，如图26所示。
参照图27，在一些实施例中，对衬底610的背侧执行薄化工艺，以薄化衬底610，直到暴露出穿孔620。薄化工艺可包括刻蚀工艺、研磨工艺、类似工艺或其组合。
参照图28，然后，在衬底610的背面上形成重布线结构650，并使用所述重布线结构650将穿孔620电连接在一起和/或电连接到外部器件。重布线结构包括一个或多个介电层652及位于所述一个或多个介电层652中的金属化图案654。金属化图案654可包括通孔和/或迹线，以将穿孔620内连在一起和/或内连到外部器件。金属化图案654有时被称为重布线线路(RDL)。介电层652可包含氧化硅、氮化硅、碳化硅、氮氧化硅、低介电常数介电材料，例如PSG、BPSG、FSG、SiOxCy、旋涂玻璃、旋涂聚合物、硅碳材料、其化合物、其复合物、其组合或类似物。介电层652可通过所属领域中已知的任何合适的方法(例如，旋转、CVD、PECVD、HDP-CVD或类似方法)沉积。可例如通过使用光刻技术在介电层652上沉积及图案化光刻胶材料以暴露出介电层652的将成为金属化图案654的部分而在介电层652中形成金属化图案654。可使用例如各向异性干法刻蚀工艺等刻蚀工艺在介电层652中生成对应于介电层652的被暴露出的部分的凹陷和/或开口。凹陷和/或开口可衬有扩散阻挡层并填充有导电材料。扩散阻挡层可包括通过ALD或类似技术沉积的TaN、Ta、TiN、Ti、CoW或类似物的一个或多个层，并且导电材料可包括通过CVD、PVD、镀覆或类似技术沉积的铜、铝、钨、银及其组合或类似物。可例如通过使用CMP移除介电层上的任何多余的扩散阻挡层和/或导电材料。
然后，在一些实施例中，还在金属化图案654上形成多个电连接件660，并且所述多个电连接件660电耦合到穿孔620。电连接件660形成在金属化图案654上的重布线结构的顶表面处。在一些实施例中，金属化图案654包括UBM。在所示实施例中，焊盘形成在重布线结构的介电层652的开口中。在另一实施例中，焊盘(UBM)可延伸贯穿重布线结构的介电层652的开口，并且还延伸穿过重布线结构的顶表面。
在一些实施例中，电连接件660是焊料球和/或凸块，例如球栅阵列(ball gridarray，BGA)球、C4微凸块、ENIG形成的凸块、ENEPIG形成的凸块或类似物。电连接件660可包含导电材料，例如焊料、铜、铝、金、镍、银、钯、锡、类似物或其组合。在一些实施例中，电连接件660通过利用例如蒸镀、电镀、印刷、焊料转移、球放置或类似方法等此类常用方法首先形成焊料层而形成。一旦已在结构上形成了焊料层，便可执行回焊，以便将材料成形为期望的凸块形状。在另一实施例中，电连接件660是通过溅镀、印刷、电镀、无电镀覆、CVD或类似技术形成的金属柱(例如，铜柱)。金属柱可以是无焊料的，并且具有大体上垂直的侧壁。在一些实施例中，在金属柱连接件660的顶部上形成金属盖层(未示出)。金属盖层可包含镍、锡、锡-铅、金、银、钯、铟、镍-钯-金、镍-金、类似物或其组合，并且可通过镀覆工艺形成。电连接件660可用于结合到额外的电组件，所述额外的电组件可以是半导体衬底、封装衬底、印刷电路板(PCB)或类似物。
现在参照图29，然后，沿着切割道将中介层600及包封材料(如果存在)单体化以形成封装结构100c。封装结构100c包括器件管芯110、填充材料170及中介层600以及其他事物。可通过锯切、切割或类似技术来执行单体化。
现在参照图30，在形成封装结构100c之后，可通过例如拾取及放置技术将封装结构100c设置在衬底200上。在一些实施例中，连接件660与衬底200的结合焊盘对准并被放置成抵靠所述结合焊盘。可对连接件660进行回焊以在衬底200与封装结构100c之间生成结合。衬底200可包括封装衬底，例如其中包括芯的构成衬底、包括多个层叠介电膜的层叠衬底、PCB或类似物。衬底200可包括与组件封装相对的电连接件(未示出)(例如，焊料球)，以允许将衬底200安装到另一器件。
在一些实施例中，可将底部填充材料(未示出)分配在封装结构100c与衬底200之间并围绕连接件660。底部填充材料可以是任何可接受的材料，例如聚合物、环氧树脂、模制底部填料或类似物。在一些实施例中，底部填充材料可以是与填充材料170相同的材料。在其他实施例中，底部填充材料可以是与填充材料170不同的材料。
然后，可在封装结构100c上方设置散热层400，以促进封装结构100c的散热。在一些实施例中，散热层400c可包含热界面材料(TIM)。举例来说，散热层400包含任何合适的导热材料，例如具有良好导热率的聚合物。在一个实施例中，散热层400可包含可呈片材形式或凝胶形式的金属TIM。金属TIM的组成可包括铟(In)、镓(Ga)、锡(Sn)、银(Ag)、金(Au)、铜(Cu)、铋(Bi)、锌(Zn)等。本公开不限于此。在一些实施例中，金属TIM的杨氏模量大体上小于108psi，并且大体上大于1psi。
因此，在一些实施例中，散热层400在间隙区R1处具有厚度不连续的轮廓，所述间隙区R1与器件管芯110之间的间隙Gp对准。换句话说，散热层400可包括至少一个间隙区R1(示出两个间隙区R1，但不限于此)，并且散热层400在间隙区R1处的厚度不同于散热层400在其他区(例如，与器件管芯110接触的管芯区)处的厚度T1。在一些实施例中，散热层400在间隙区R1处的厚度大体上薄于散热层400在其他区处的厚度T1。因此，通过减小散热层400在间隙区R1处的厚度，改善了散热层400在间隙区周围的弹性及韧性，因此可释放半导体封装中的某些热应力。此外，利用此种布置，散热层400与杨氏模量通常较低的填充材料170分离(例如，不与其接触)，因此器件管芯110之间的热应力可进一步减小。填充材料170的杨氏模量大体上小于散热层400的杨氏模量。举例来说，填充材料170的杨氏模量大体上小于106psi，并且大体上大于0.1psi。
此外，由散热层400的不连续厚度轮廓界定至少一个凹部C1，所述凹部C1提供空气通道并且减少散热层400中的空隙形成。凹部C1分别与间隙Gp对准。在一些实施例中，凹部C1分别面向间隙Gp，并且沿着散热层400的厚度方向延伸。在一些实施例中，凹部C1的深度大体上大于散热层400的最大厚度T1(接触器件管芯110的管芯区处的厚度)的10％，并且可大体上等于或小于散热层400的最大厚度T1。在图7所示的实施例中，散热层400在间隙区R1处的厚度大体上等于零。换句话说，散热层400是不连续的层(即，分段层)，其露出下面的填充材料170。也就是说，凹部C1延伸贯穿散热层400。在此类实施例中，散热层400可呈片材形式，并且散热片材被切割成期望的大小，以贴合到器件管芯110的背面，并且暴露出填充材料170。在其他实施例中，散热层400可呈凝胶形式，并且散热凝胶被以期望的图案分配以覆盖器件管芯110的背面并暴露出填充材料170。本公开不限于此。应注意，尽管在本文中示出了分段散热层400，但也可将其他形式的散热层(例如，先前实施例中的散热层400a、400b，或者具有厚度变化的任何其他合适的散热层)应用于半导体封装。本公开不限于此。
参照图31，在一些实施例中，然后将盖结构500设置在衬底200上方，并覆盖封装结构100c的器件管芯110。为尽可能低地降低器件管芯110与盖结构500之间的界面热阻并稳定地结合器件管芯110及盖结构500，可将散热层400设置在盖结构500与器件管芯110之间并与其接触，以促进器件管芯110的散热。为增强半导体封装10的结构强度，可使用例如焊料合金等固定元件510来结合衬底200及盖结构500。在其他实施例中，衬底200及盖结构500的结合可通过固化焊料膏或使用螺钉来实现。此时，大体上形成了半导体封装10c。在一些实施例中，盖结构500的材料可包括具有高导热性的金属、陶瓷或铝系复合材料。在例如通常用于盖结构500的材料(例如，金属)与用于衬底的材料(例如，味之素构成膜(ABF)，玻璃纤维)之间存在热膨胀系数(CTE)失配。盖结构500的CTE通常比衬底200的CTE小得多。盖结构500与衬底200之间的此种CTE失配在器件管芯110上导致热应力。因此，通过布置具有不连续厚度轮廓的散热层400，器件管芯110之间的热应力可得以释放。
基于以上论述，可看出本公开提供了各种优点。然而，应理解，在本文中未必论述所有的优点，并且其他实施例可提供不同的优点，并且并非所有的实施例都需要特定的优点。
也可包括其他特征及工艺。举例来说，可包括测试结构，以帮助对三维(three-dimensional，3D)封装或三维积体电路(3D integrated circuit，3DIC)器件进行验证测试。所述测试结构可例如包括在重布线层中或在衬底上形成的测试焊盘(test pad)，以便能够对3D封装或3DIC进行测试、对探针和/或探针卡(probe card)进行使用及进行类似操作。可对中间结构以及最终结构执行验证测试。另外，可将本文中所公开的结构及方法与包括对已知良好管芯进行中间验证的测试方法结合使用，以提高良率并降低成本。
根据本公开的一些实施例，一种半导体封装包括衬底、封装结构、盖结构及散热层。所述封装结构设置在所述衬底上。所述封装结构包括多个器件管芯及填充所述多个器件管芯中的相邻两者之间的间隙的填充材料。所述盖结构设置在所述衬底上方并覆盖所述封装结构。所述散热层设置在所述盖结构与所述封装结构之间。所述散热层具有在与所述间隙对准的间隙区处厚度不连续的轮廓。在实施例中，所述散热层在所述间隙区处的厚度大体上薄于所述散热层在其他区处的厚度。在实施例中，所述散热层在所述间隙区处的厚度大体上等于零。在实施例中，所述散热层的杨氏模量大体上大于所述填充材料的杨氏模量。在实施例中，所述填充材料包括从所述多个器件管芯的背面突出的突出部分，并且填充由所述散热层在所述间隙区处的厚度不连续性界定的空间。在实施例中，所述半导体封装还包括设置在所述填充材料上并填充由所述散热层在所述间隙区处的厚度不连续性界定的空间的坝结构。在实施例中，所述散热层的杨氏模量大体上大于所述坝结构的杨氏模量。在实施例中，所述坝结构的厚度大体上大于所述散热层的最大厚度的10％。在实施例中，所述散热层包含金属热界面材料。
根据本公开的一些实施例，一种半导体封装包括：重布线结构；多个器件管芯，位于所述重布线结构上方；填充材料，填充所述多个器件管芯中相邻两者之间的间隙；盖结构，覆盖所述多个器件管芯；以及散热层，设置在所述盖结构与所述多个器件管芯之间。所述散热层包括与所述间隙对准的凹部。在实施例中，所述凹部面向所述间隙并且沿着所述散热层的厚度方向延伸。在实施例中，所述凹部延伸贯穿所述散热层。在实施例中，所述填充材料包括从背面突出的突出部分，并填充所述凹部。在实施例中，所述半导体封装还包括设置在所述填充材料上并填充所述凹部的坝结构。在实施例中，所述凹部的深度大体上大于所述散热层的最大厚度的10％。在实施例中，所述半导体封装还包括衬底，其中所述重布线结构及所述盖结构结合到所述衬底上。
根据本公开的一些实施例，一种半导体封装的制造方法包括以下步骤。在衬底上方设置封装结构，其中所述封装结构包括多个器件管芯及填充所述多个器件管芯中相邻两者之间的间隙的填充材料。在所述封装结构上方设置散热层，其中所述散热层具有在与所述间隙对准的间隙区处厚度不连续的轮廓。在所述衬底上方设置盖结构，且使所述盖结构与所述散热层接触。在实施例中，所述半导体封装的制造方法还包括：在所述封装结构上方设置所述散热层之前，对所述多个器件管芯执行薄化工艺，使得所述填充材料从所述多个器件管芯的背面突出。在实施例中，所述薄化工艺包括刻蚀工艺。在实施例中，所述半导体封装的制造方法还包括：在所述封装结构上方设置所述散热层之前，在所述填充材料上形成坝结构，其中所述散热层包封所述坝结构。
以上概述了若干实施例的特征，以使所属领域中的技术人员可更好地理解本公开的各个方面。所属领域中的技术人员应了解，他们可容易地使用本公开作为设计或修改其他工艺及结构的基础来施行与本文中所介绍的实施例相同的目的和/或达成与本文中所介绍的实施例相同的优点。所属领域中的技术人员还应认识到，此类等效构造并不背离本公开的精神及范围，而且他们可在不背离本公开的精神及范围的条件下对其作出各种改变、代替及变更。
[符号的说明]
10：器件管芯/半导体封装
10a、10b、10c：半导体封装
20、630：重布线结构
150：导电凸块
100、100’、100c：封装结构
101、103：载体
102、104：粘合层
106：切割胶带
110、110’：器件管芯
110a：第一器件管芯/器件管芯
110b：第二器件管芯/器件管芯
110c：第三器件管芯/器件管芯
111、200、610：衬底
113：接触焊盘
114：导通孔
116、122、652：介电层
120：重布线结构/底部填充材料
121：重布线线路
123：通孔
130：包封材料
160：连接件
170：填充材料
172：坝结构
174：突出部分
210：表面安装器件
230：底部填充材料
400、400a、400b：散热层
500：盖结构
510：固定元件
600：中介层
600’：中介层/重布线结构
620：穿孔
640：电连接件/金属盖层/盖层
642：电连接件/金属柱/柱
654：金属化图案
660：电连接件/连接件/金属柱连接件
BS：背面
C1：凹部
C4：受控塌陷芯片连接
Gp：间隙
OS：距离
PK：封装晶片
R1：间隙区
S1：第一侧
S2：第二侧
T1：最大厚度/厚度
T2、T3：厚度

Claims (10)

1.一种半导体封装，包括：
衬底；
封装结构，设置在所述衬底上，其中所述封装结构包括多个器件管芯及填充所述多个器件管芯中的相邻两者之间的间隙的填充材料；
盖结构，设置在所述衬底上方并覆盖所述封装结构；以及
散热层，设置在所述盖结构与所述封装结构之间，其中所述散热层具有在对应于所述间隙的间隙区处厚度不连续的轮廓。
2.根据权利要求1所述的半导体封装，其中所述散热层在所述间隙区处的厚度薄于所述散热层在其他区处的厚度，且所述散热层的杨氏模量大于所述填充材料的杨氏模量。
3.根据权利要求1所述的半导体封装，其中所述填充材料包括从所述多个器件管芯的背面突出的突出部分，并且填充由所述散热层在所述间隙区处的厚度不连续性所界定出的空间。
4.根据权利要求1所述的半导体封装，还包括设置在所述填充材料上并填充由所述散热层在所述间隙区处的厚度不连续性所界定出的空间的坝结构，所述散热层的杨氏模量大于所述坝结构的杨氏模量，且所述坝结构的厚度大于所述散热层的最大厚度的10％。
5.一种半导体封装，包括：
重布线结构；
多个器件管芯，位于所述重布线结构上方；
填充材料，填充所述多个器件管芯中相邻两者之间的间隙；
盖结构，覆盖所述多个器件管芯；以及
散热层，设置在所述盖结构与所述多个器件管芯之间，其中所述散热层包括对应于所述间隙的凹部。
6.根据权利要求5所述的半导体封装，其中所述凹部面向所述间隙并且沿着所述散热层的厚度方向延伸。
7.根据权利要求5所述的半导体封装，还包括衬底，其中所述重布线结构及所述盖结构结合到所述衬底上。
8.一种半导体封装的制造方法，包括：
在衬底上方设置封装结构，其中所述封装结构包括多个器件管芯及填充所述多个器件管芯中相邻两者之间的间隙的填充材料；
在所述封装结构上方设置散热层，其中所述散热层具有在对应于所述间隙的间隙区处厚度不连续的轮廓；以及
在所述衬底上方设置盖结构，且使所述盖结构与所述散热层接触。
9.根据权利要求8所述的半导体封装的制造方法，还包括：
在所述封装结构上方设置所述散热层之前，对所述多个器件管芯执行薄化工艺，使得所述填充材料从所述多个器件管芯的背面突出。
10.根据权利要求8所述的半导体封装的制造方法，还包括：
在所述封装结构上方设置所述散热层之前，在所述填充材料上形成坝结构，其中所述散热层包封所述坝结构。
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US11978697B2 (en) * 2021-07-16 2024-05-07 Taiwan Semiconductor Manufacturing Company, Ltd. Package structure

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* Cited by examiner, † Cited by third party
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US10770405B2 (en) * 2017-05-31 2020-09-08 Taiwan Semiconductor Manufacturing Company, Ltd. Thermal interface material having different thicknesses in packages
KR20190013341A (ko) * 2017-08-01 2019-02-11 삼성전자주식회사 열 방출 효율을 향상시킬 수 있는 반도체 패키지
US11682599B2 (en) * 2018-06-27 2023-06-20 Taiwan Semiconductor Manufacturing Co., Ltd. Chip package structure with molding layer and method for forming the same
US11062971B2 (en) * 2019-01-08 2021-07-13 Taiwan Semiconductor Manufacturing Company, Ltd. Package structure and method and equipment for forming the same
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