CN112447623A - 封装结构及制作所述封装结构的方法 - Google Patents

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insulating seal
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semiconductor
interposer
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蔡宗甫
叶宫辰
郭立中
卢思维
施应庆
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Taiwan Semiconductor Manufacturing Co TSMC Ltd
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    • H01L2924/1816—Exposing the passive side of the semiconductor or solid-state body
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    • H01L2924/351—Thermal stress
    • H01L2924/3512—Cracking
    • H01L2924/35121—Peeling or delaminating

Abstract

一种封装结构包括线路衬底及半导体封装。半导体封装设置在线路衬底上，且包括多个半导体管芯、绝缘密封体以及连接结构。绝缘密封体包括第一部分及从第一部分突出的第二部分，第一部分包封所述多个半导体管芯且具有平坦的第一表面，且第二部分具有平坦的第二表面，所述平坦的第二表面位于与平坦的第一表面不同的水平高度处。连接结构在所述平坦的第一表面上位于绝缘密封体的第一部分之上，且位于所述多个半导体管芯上，其中连接结构电连接到所述多个半导体管芯及线路衬底。

Description

封装结构及制作所述封装结构的方法
技术领域
本公开实施例是有关一种封装结构及制作所述封装结构的方法。
背景技术
在先进的总成设计中，半导体封装及多芯片封装(multi-chip package)通过表面安装技术或倒装结合技术(flip bonding technology)与线路衬底进一步连接。由于封装被表面安装到衬底且利用底部填充胶进一步保护，因此底部填充胶保护的可靠性变得至关重要。
发明内容
本公开实施例提供一种封装结构，包括线路衬底以及半导体封装。半导体封装设置在所述线路衬底上，其中所述半导体封装包括：多个半导体管芯、绝缘密封体以及连接结构。所述绝缘密封体包括第一部分及从所述第一部分突出的第二部分，所述第一部分包封所述多个半导体管芯且具有平坦的第一表面，且所述第二部分具有平坦的第二表面，所述平坦的第二表面位于与所述平坦的第一表面不同的水平高度处。连接结构在所述平坦的第一表面上位于所述绝缘密封体的所述第一部分之上，且位于所述多个半导体管芯上，其中所述连接结构电连接到所述多个半导体管芯及所述线路衬底。
本公开实施例提供一种封装结构，所述封装结构包括线路衬底、中介层结构、多个半导体管芯以及绝缘密封体。所述中介层结构设置在所述线路衬底上且包括芯体部分、多个穿孔以及重布线结构。所述多个穿孔形成在所述芯体部分中。所述重布线结构位于所述芯体部分上且电连接到所述多个穿孔及所述线路衬底。所述多个半导体管芯设置在所述中介层结构上且电连接到所述多个穿孔及所述重布线结构。所述绝缘密封体设置在所述中介层结构上且包封所述多个半导体管芯，其中所述绝缘密封体包括第一部分及环绕所述第一部分的第二部分，所述第一部分包封所述多个半导体管芯且与所述中介层结构交叠，所述第二部分不与所述中介层结构交叠，且所述第一部分的高度不同于所述第二部分的高度。
本公开实施例提供一种制作封装结构的方法。所述方法包括形成半导体封装以及将所述半导体封装经由多个导电端子贴合到线路衬底上。所述半导体封装是通过以下步骤形成。提供芯体部分，所述芯体部分具有多个封装区及对所述多个封装区中的每一者进行分隔的附属区，其中在所述芯体部分中的所述多个封装区中形成多个穿孔。将多个半导体管芯在所述多个封装区中的每一者中贴合在所述芯体部分的第一表面上，其中所述多个半导体管芯电连接到所述多个穿孔。在所述多个封装区及所述附属区中在所述芯体部分的所述第一表面上形成绝缘密封体，以包封所述多个半导体管芯。形成位于所述芯体部分的与所述第一表面相对的第二表面上且位于所述多个封装区及所述附属区中的重布线结构。所述重布线结构电连接到所述多个穿孔，其中所述芯体部分、所述多个穿孔及所述重布线结构构成中介层结构。执行锯切工艺，以移除位于所述附属区中的所述中介层结构的部分及位于所述附属区中的所述绝缘密封体的部分，使得所述绝缘密封体形成有第一部分及从所述第一部分突出的第二部分，所述第一部分包封所述多个半导体管芯且具有平坦的第一表面，且所述第二部分具有平坦的第二表面，所述平坦的第二表面位于与所述平坦的第一表面不同的水平高度处。在所述锯切工艺之后将所述多个封装区彼此分隔，以形成所述半导体封装。
附图说明
结合附图阅读以下详细说明，会最好地理解本公开的各方面。应注意，根据本行业中的标准惯例，各种特征并非按比例绘制。事实上，为使论述清晰起见，可任意增大或减小各种特征的关键尺寸。
图1A到图1I是根据本公开一些示例性实施例的制作半导体封装的方法中的各个阶段的示意性剖视图。
图2A及图2B是根据本公开一些示例性实施例的制作半导体封装的方法中的附属区的放大剖视图。
图3A及图3B是根据本公开一些其他示例性实施例的制作半导体封装的方法中的附属区的放大剖视图。
图4A及图4B是根据本公开一些其他示例性实施例的制作半导体封装的方法中的附属区的放大剖视图。
图5A到图5C是根据本公开一些其他示例性实施例的制作半导体封装的方法中的附属区的放大剖视图。
图6A到图6C是根据本公开一些其他示例性实施例的制作半导体封装的方法中的附属区的放大剖视图。
图7A及图7B是根据本公开一些其他示例性实施例的制作半导体封装的方法中的附属区的放大剖视图。
图8A到图8C是根据本公开一些其他示例性实施例的制作半导体封装的方法中的附属区的放大剖视图。
图9A及图9B是根据本公开一些其他示例性实施例的制作半导体封装的方法中的附属区的放大剖视图。
图10A到图10C是根据本公开一些其他示例性实施例的制作半导体封装的方法中的附属区的放大剖视图。
图11A到图11B是根据本公开一些示例性实施例的制作封装结构的方法中的各个阶段的示意性剖视图。
图12是根据本公开一些其他示例性实施例的封装结构的示意性剖视图。
图13是根据本公开一些其他示例性实施例的封装结构的示意性剖视图。
图14是根据本公开一些其他示例性实施例的封装结构的示意性剖视图。
图15是根据本公开一些其他示例性实施例的封装结构的示意性剖视图。
图16是根据本公开一些其他示例性实施例的封装结构的示意性剖视图。
图17是根据本公开一些其他示例性实施例的封装结构的示意性剖视图。
图18是根据本公开一些其他示例性实施例的封装结构的示意性剖视图。
[符号的说明]
21、510：半导体管芯
22：半导体管芯/管芯
21S、22S、114b：背侧表面
100、100’：中介层结构
100A、114-1、512-1、514-1：第一部分
100B、114-2、512-2、514-2：第二部分
100-BS、114-C-S、514-BS、TR1-BS：倾斜表面
100-TS、514-TS：平坦的顶表面
102：芯体部分
102a：第一表面
102b：第二表面
104：穿孔
106：导电焊盘
110：电连接件
112：第一底部填充胶
114、512：绝缘密封体
114-1-S：第一平坦表面/平坦的第一表面
114-2-S：平坦的第二表面/弯曲的顶表面/倾斜表面
114-2-SD：侧壁
114a：顶表面
114-C：连接部分
116、514：重布线结构
116a、518：介电层
116b：金属化图案
116s：顶表面
118、516：导电端子
210、220：本体
211、221：有效表面
212、222：连接焊盘
300：线路衬底
310、320：接触焊盘
330：金属化层
340：导电球
350：无源组件
420：底部填充结构
506：绝缘体穿孔
510A：半导体衬底
510B、514C：导电焊盘
510C：钝化层
510D：后钝化层
510E：导通孔
510F：保护层
512-1-S：平坦的第一表面
512-2-S：平坦的第二表面
514A：导电层
514B：层间介电层
520：导电球
CR：载体
FR：框架
H1、H2a：高度
H2、H3：平均高度
H2b：宽度
PK1A、PK1B、PK1C、PK1D、PK1E、PK1F、PK1G、PK1H：封装结构
PKR：封装区
SM、SM2、SM3、SM4、SM5、SM6、SM7：半导体封装
SR：附属区
T1、T2：厚度
TP：带
TR1：第一沟槽
TR1-S：平坦的侧表面
TR2：第二沟槽
TR3：第三沟槽
具体实施方式
以下公开内容提供用于实施所提供主题的不同特征的许多不同的实施例或实例。以下阐述组件及布置的具体实例以简化本公开。当然，这些仅为实例而非旨在进行限制。举例来说，以下说明中将第二特征形成在第一特征之上或第一特征上可包括其中第二特征与第一特征被形成为直接接触的实施例，且也可包括其中第二特征与第一特征之间可形成有附加特征从而使得所述第二特征与所述第一特征可不直接接触的实施例。另外，本公开可能在各种实例中重复使用参考编号和/或字母。这种重复使用是出于简洁及清晰的目的，而不是自身指示所论述的各种实施例和/或配置之间的关系。
此外，为易于说明，本文中可能使用例如“在...之下(beneath)”、“在...下方(below)”、“下部的(lower)”、“在...上(on)”、“在...之上(over)”、“上覆的(overlying)”“在...上方(above)”、“上部的(upper)”等空间相对性用语来阐述图中所示的一个元件或特征与另一(其他)元件或特征的关系。所述空间相对性用语旨在除图中所绘示的取向外还囊括器件在使用或操作中的不同取向。设备可具有其他取向(旋转90度或处于其他取向)，且本文中所使用的空间相对性描述语可同样相应地进行解释。
本公开也可包括其他特征及工艺。举例来说，可包括测试结构，以帮助对三维(three-dimensional，3D)封装或三维集成电路(three-dimensional integratedcircuit，3DIC)器件进行验证测试。所述测试结构可包括例如在重布线层中或在衬底上形成的测试焊盘，以使得能够对3D封装或3DIC进行测试、对探针和/或探针卡(probe card)进行使用等。可对中间结构以及最终结构执行验证测试。另外，本文中所公开的结构及方法可结合包括对已知良好管芯(known good die)进行中间验证的测试方法来使用，以提高良率并降低成本。
图1A到图1I是根据本公开一些示例性实施例的制作半导体封装的方法中的各个阶段的示意性剖视图。参照图1A，提供中介层结构100(或连接结构)。在一些实施例中，中介层结构100(或连接结构)包括芯体部分102以及形成在其中的多个穿孔104及导电焊盘106。在一些实施例中，芯体部分102可为衬底，例如块状半导体衬底(bulk semiconductorsubstrate)、绝缘体上硅(silicon on insulator，SOI)衬底或多层式半导体材料衬底。衬底(芯体部分102)的半导体材料可为硅、锗、硅锗、碳化硅、砷化镓、磷化镓、磷化铟、砷化铟、锑化铟、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP、GaInAsP、或其组合。在一些实施例中，芯体部分102可为掺杂的或未掺杂的。
在一些实施例中，导电焊盘106形成在芯体部分102的第一表面102a上。在一些实施例中，穿孔104形成在芯体部分102中且与导电焊盘106连接。在一些实施例中，穿孔104以特定深度延伸到芯体部分102中。在一些实施例中，穿孔104是衬底穿孔。在一些实施例中，当芯体部分102是硅衬底时，穿孔104是硅穿孔。在一些实施例中，穿孔104可通过在芯体部分102中形成孔或凹槽且接着使用导电材料填充凹槽来形成。在一些实施例中，凹槽可通过例如刻蚀、铣削、激光钻孔等形成。在一些实施例中，导电材料可通过电化学镀覆工艺、化学气相沉积(chemical vapor deposition，CVD)、原子层沉积(atomic layer deposition，ALD)或物理气相沉积(physical vapor deposition，PVD)形成，且导电材料可包括铜、钨、铝、银、金或其组合。在一些实施例中，与穿孔104连接的导电焊盘106可被形成为形成在中介层结构100上的重布线层的导电部分。在一些实施例中，导电焊盘106包括凸块下金属(under bump metallurgy，UBM)。在某些实施例中，中介层结构100可还包括形成在芯体部分102中的有源器件或无源器件，例如晶体管、电容器、电阻器或二极管无源器件。
如图1A所示，芯体部分具有多个封装区PKR(或主区)及对所述多个封装区PKR中的每一者进行分隔的附属区SR。穿孔104及导电焊盘106在芯体部分102中形成在封装区PKR内。在一些实施例中，半导体管芯21及半导体管芯22设置在中介层结构100上，或者在芯体部分102上设置在封装区PKR内。半导体管芯21及半导体管芯22是从晶片单体化的单独管芯。在一些实施例中，半导体管芯21包含相同的电路系统，例如器件及金属化图案，或者半导体管芯21是相同类型的管芯。在一些实施例中，半导体管芯22包含相同的电路系统，或者半导体管芯22是相同类型的管芯。在某些实施例中，半导体管芯21与半导体管芯22具有不同的电路系统或者是不同类型的管芯。在替代实施例中，半导体管芯21与半导体管芯22可具有相同的电路系统。
在一些实施例中，半导体管芯21可为主管芯，而半导体管芯22为从属管芯。在一些实施例中，主管芯在芯体部分102上布置在每一封装区PKR的中心位置中，而从属管芯被并排布置且与主管芯间隔开。在一些实施例中，从属管芯布置在主管芯旁边，且围绕或环绕主管芯。在一个实施例中，每一个封装区PKR围绕一个主管芯布置有四个或六个从属管芯。
在某些实施例中，半导体管芯21的表面积大于半导体管芯22的表面积。另外，在一些实施例中，半导体管芯21与半导体管芯22可具有不同的大小，包括不同的表面积和/或不同的厚度。在一些实施例中，半导体管芯21可为逻辑管芯，包括中央处理器(centralprocessing unit，CPU)管芯、图形处理单元(graphics processing unit，GPU)管芯、系统芯片(system-on-a-chip，SoC)管芯、微控制器等。在一些实施例中，半导体管芯21是电源管理管芯，例如电源管理集成电路(power management integrated circuit，PMIC)管芯。在一些实施例中，半导体管芯22可为存储器管芯，包括动态随机存取存储器(dynamic randomaccess memory，DRAM)管芯、静态随机存取存储器(static random access memory，SRAM)管芯或高带宽存储器(high bandwidth memory，HBM)管芯。本公开并不仅限于此，且可基于产品要求适当调整设置在芯体部分102上的半导体管芯的数目、大小及类型。
在所示实施例中，半导体管芯21包括本体210及形成在本体210的有效表面211上的连接焊盘212。在某些实施例中，连接焊盘212可还包括用于将半导体管芯21结合到其他结构的柱状结构。在一些实施例中，半导体管芯22包括本体220及形成在本体220的有效表面221上的连接焊盘222。在其他实施例中，连接焊盘222可还包括用于将管芯22结合到其他结构的柱状结构。
在一些实施例中，半导体管芯21及半导体管芯22例如通过电连接件110通过倒装芯片结合而贴合到芯体部分102的第一表面102a。通过回焊工艺，电连接件110形成在连接焊盘212、222与导电焊盘106之间，将半导体管芯21、22电连接及实体连接到中介层结构100的芯体部分102。在一些实施例中，电连接件110位于半导体管芯21、22与中介层结构100(或连接结构)之间。在某些实施例中，半导体管芯21、22经由电连接件110电连接到穿孔104及导电焊盘106。在一个实施例中，电连接件110是微凸块，例如具有铜金属柱的微凸块。在另一实施例中，电连接件110是焊料凸块、无铅焊料凸块或微凸块，例如受控塌陷芯片连接(controlled collapse chip connection，C4)凸块或包含铜柱的微凸块。在一些实施例中，半导体管芯21、22与芯体部分102之间的结合可为焊料结合。在一些实施例中，半导体管芯21、22与芯体部分102之间的结合可为直接金属对金属结合，例如铜对铜结合。
参照图1B，在下一步骤中，可形成第一底部填充胶112以覆盖所述多个电连接件110，且填充在半导体管芯21、22与中介层结构100之间的空间中。在一些实施例中，第一底部填充胶112还覆盖半导体管芯21、22的侧壁，且位于封装区PKR内。此后，可在中介层结构100之上(或芯体部分102之上)形成绝缘密封体114，以覆盖第一底部填充胶112且环绕半导体管芯21及22。
在一些实施例中，绝缘密封体114在芯体部分102的第一表面102a上形成在封装区PKR及附属区SR中。在一些实施例中，绝缘密封体114通过例如压缩模制工艺或转移模制形成。在一个实施例中，执行固化工艺来固化绝缘密封体114。在一些实施例中，半导体管芯21、22及电连接件110被绝缘密封体114包封。在一些实施例中，可执行平坦化工艺(包括研磨或抛光)以局部地移除绝缘密封体114，从而暴露出半导体管芯21、22的背侧表面21S、22S。因此，半导体管芯21、22的背侧表面21S、22S与绝缘密封体114的顶表面114a齐平。顶表面114a与绝缘密封体114的背侧表面114b相对，其中背侧表面114b与芯体部分102接触。
在一些实施例中，绝缘密封体114的材料包括聚合物(例如环氧树脂、酚醛树脂、含硅树脂或其他合适的树脂)、具有低介电常数(Dk)及低损耗角正切(Df)特性的介电材料、或其他合适的材料。在替代实施例中，绝缘密封体114可包含可接受的绝缘包封材料。在一些实施例中，绝缘密封体114可还包括可被添加到绝缘密封体114中以优化绝缘密封体114的热膨胀系数(coefficient of thermal expansion，CTE)的无机填料或无机化合物(例如，硅石、粘土等)。本公开并不仅限于此。
参照图1C，将图1B的结构颠倒或翻转，并放置在载体CR上，使得载体CR直接接触半导体管芯21、22的背侧表面21S、22S及绝缘密封体114的顶表面114a。如图1C所示，在此处理阶段，中介层结构100尚未被薄化且具有厚度T1。换句话说，穿孔104未显露出来，且被嵌置在中介层结构100的芯体部分102中。
参照图1D，对中介层100执行薄化工艺以局部地移除或薄化中介层结构100的芯体部分102，直到穿孔104被显露出来且形成芯体部分102的第二表面102b为止。在一些实施例中，薄化工艺可包括背面研磨工艺、抛光工艺或刻蚀工艺。在一些实施例中，在薄化工艺之后，将中介层结构100薄化到厚度T2。在一些实施例中，厚度T2与厚度T1的比率介于从约0.1到约0.5的范围内。
参照图1E，在芯体部分102的第二表面102b上在封装区PKR及附属区SR中形成重布线结构116。第二表面102b与芯体部分102的第一表面102a相对。在一些实施例中，重布线结构116、芯体部分102、穿孔104及导电焊盘106构成中介层结构100’。在一些实施例中，重布线结构116对穿孔104进行电连接和/或将穿孔104与外部器件电连接。在某些实施例中，重布线结构116包括至少一个介电层116a及位于介电层116a中的金属化图案116b。在一些实施例中，金属化图案116b可包括焊盘、通孔和/或迹线，以对穿孔104进行内连且将穿孔104进一步连接到一个或多个外部器件。尽管在图1E中示出了一层介电层116a及一层金属化图案116b，但是应注意，介电层116a及金属化图案116b的层数并不仅限于此，且可基于需要进行调整。
在一些实施例中，介电层116a的材料包括氧化硅、氮化硅、碳化硅、氮氧化硅或低介电常数(low-k)介电材料(例如磷硅酸盐玻璃材料、氟硅酸盐玻璃材料、硼磷硅酸盐玻璃材料、SiOC、旋涂玻璃材料、旋涂聚合物或碳化硅材料)。在一些实施例中，介电层116a可通过旋转涂布或沉积(包括化学气相沉积(CVD)、等离子体增强型化学气相沉积(plasmaenhanced chemical vapor deposition，PECVD)、高密度等离子体化学气相沉积(high-density plasma chemical vapor deposition，HDP-CVD)等)形成。在一些实施例中，金属化图案116b包括球下金属(under-ball metallurgy，UBM)。在一些实施例中，金属化图案116b的形成可包括使用光刻技术及一个或多个刻蚀工艺将介电层图案化以及将金属材料填充到图案化介电层的开口中。可例如通过使用化学机械抛光工艺移除介电层上任何过量的导电材料。在一些实施例中，金属化图案116b的材料包括铜、铝、钨、银及其组合。
如图1E所示，在金属化图案116b上设置多个导电端子118，且将所述多个导电端子118电耦合到穿孔104。在一些实施例中，导电端子118被放置在重布线结构116的顶表面116s上，且通过封装区PKR内的金属化图案116b电连接到穿孔104。在某些实施例中，导电端子118位于金属化图案116b上且实体地贴合到金属化图案116b。在一些实施例中，导电端子118包括无铅焊料球、焊料球、球栅阵列(ball grid array，BGA)球、凸块、C4凸块或微凸块。在一些实施例中，导电端子118可包含导电材料，例如焊料、铜、铝、金、镍、银、钯、锡或其组合。在一些实施例中，导电端子118是通过利用例如蒸镀、电镀、印刷或焊料转移在重布线结构116上形成焊膏而形成且接着被回焊成期望的凸块形状。在一些实施例中，导电端子118是通过植球等方式放置在重布线结构116上。在其他实施例中，导电端子118是通过以下方式形成：利用溅镀、印刷、无电镀覆或电镀或CVD形成无焊料金属柱(例如铜柱)；且接着在金属柱上利用电镀形成无铅顶盖层。导电端子118可用于结合到外部器件或附加的电气组件。在一些实施例中，导电端子118用于结合到线路衬底、半导体衬底或封装衬底。
如图1F所示，在后续步骤中，剥离载体CR。举例来说，剥离工艺包括将例如激光或紫外(ultraviolet，UV)光等光投射在贴合到载体CR(未示出)的剥离层(例如，光热转换释放层)上，使得载体CR可容易地与剥离层一起移除。如图1G所示，在剥离载体CR之后，将图1F所示的结构贴合到由框架FR支撑的带TP(例如，划切带)。此后，执行第一锯切工艺以移除位于附属区SR中的中介层结构100’的部分以及位于附属区SR中的绝缘密封体114的部分，从而形成第一沟槽TR1。在一些实施例中，第一沟槽TR1环绕封装区PKR。在一些实施例中，通过移除位于附属区SR中的中介层结构100’的介电层116a及芯体部分102，执行第一锯切工艺以锯切穿透中介层结构100’。在某些实施例中，执行第一锯切工艺以移除位于附属区SR中的绝缘密封体114的一部分，而绝缘密封体114的另一部分保留在附属区SR中。
如图1H所示，在下一步骤中，通过锯切穿透位于附属区SR中的绝缘密封体114而在第一沟槽TR1中执行第二锯切工艺。在一些实施例中，执行第二锯切工艺以穿过第一沟槽TR1形成第二沟槽TR2，而第二沟槽TR2显露出带TP的表面。在某些实施例中，第二沟槽TR2与第一沟槽TR1交叠，且第二沟槽TR2的宽度小于第一沟槽TR1的宽度。此外，在一些实施例中，执行第二锯切工艺以将所述多个封装区PKR彼此分离。在执行锯切工艺之后，可获得图1I所示的半导体封装SM(与封装区PKR中的组件对应)。
尽管在示例性实施例及本公开通篇中提到了锯切工艺，但是应注意，移除绝缘密封体114和/或中介层结构100’的方法并不仅限于此。举例来说，在替代实施例中，可执行激光钻孔、刻蚀等来移除绝缘密封体114和/或中介层结构100’以形成沟槽。
图2A及图2B是根据图1A到图1I的制作半导体封装SM的方法中的附属区SR的放大剖视图。参照图2A，在一些实施例中，第一锯切工艺完全锯切穿透中介层结构100’以移除重布线结构116及芯体部分102，同时移除绝缘密封体114的一部分以界定第一沟槽TR1。参照图2B及图1I，在执行第二锯切工艺以界定第二沟槽TR2之后，可获得具有绝缘密封体114的多个半导体封装SM，所述绝缘密封体114具有突出结构(突出的第二部分114-2)。
举例来说，在示例性实施例中，在锯切工艺之后，绝缘密封体114被形成为包括第一部分114-1及从第一部分114-1突出的第二部分114-2。在一些实施例中，绝缘密封体114的第一部分114-1包封半导体管芯21及22，且具有平坦的第一表面114-1-S。在某些实施例中，绝缘密封体114的第二部分114-2具有平坦的第二表面114-2-S，所述平坦的第二表面114-2-S位于与平坦的第一表面114-1-S不同的水平高度处。换句话说，在平坦的第一表面114-1-S与平坦的第二表面114-2-S之间存在台阶高度差(step height difference)。在一些实施例中，第一部分114-1与中介层结构100’交叠，而第二部分114-2不与中介层结构100’交叠。
此外，在一些实施例中，绝缘密封体114的第一部分114-1的高度H1不同于绝缘密封体的第二部分114-2的高度H2a。举例来说，第一部分114-1的高度H1大于第二部分114-2的高度H2a。在某些实施例中，第二部分114-2的高度H2a小于第一部分114-1的高度H1的一半。然而，本公开并不仅限于此，且可适当地调整绝缘密封体114的第一部分114-1的高度及第二部分114-2的高度，只要高度H1大于高度H2a且不同于高度H2a即可。在一些实施例中，第二部分114-2的高度H2a对第二部分114-2的宽度H2b的比率(H2a/H2b)介于0.6到4的范围内。在某些实施例中，高度H2a对宽度H2b的比率(H2a/H2b)被控制在介于0.6到4的范围内，以便减小位于半导体封装SM与之后形成的底部填充结构之间的界面处的应力。
在上述实施例中，封装区PKR通过第一锯切工艺及第二锯切工艺彼此分离，以获得半导体封装SM。然而，本公开并不仅限于此，且可执行各种不同的锯切工艺来将封装区PKR彼此分离，以获得不同的封装。
图3A及图3B是根据本公开一些其他示例性实施例的制作半导体封装的方法中的附属区的放大剖视图。图3A及图3B所示的方法类似于图2A及图2B所示的方法，因此相同的参考编号可用于指代相同或相似的部件，且在本文中将省略其详细说明。这些实施例之间的差异在于绝缘密封体114的第二部分114-2的高度H2a及宽度H2b。
参照图3A，在示例性实施例中，执行第一锯切工艺以移除位于附属区SR中的中介层结构100’的部分以及位于附属区SR中的绝缘密封体114的部分，从而形成第一沟槽TR1。在一些实施例中，所移除的中介层结构100’及绝缘密封体114的量可界定在后续步骤中形成的绝缘密封体114的第二部分114-2的高度H2a。参照图3B，在一些实施例中，通过锯切穿透位于附属区SR中的绝缘密封体114而在第一沟槽TR1中执行第二锯切工艺，以界定第二沟槽TR2，且将半导体封装彼此分离。在一些实施例中，第二沟槽TR2的宽度可界定在后续步骤中形成的绝缘密封体114的第二部分114-2的宽度H2b。如图3B所示，所形成的绝缘密封体114包括第一部分114-1及第二部分114-2，其中第二部分114-2的高度H2a小于第一部分114-1的高度H1，但是大于第一部分114-1的高度H1的一半。此外，图3B所示的绝缘密封体114的高度H2a及宽度H2b大于图2b所示的绝缘密封体114的高度H2a及宽度H2b。
图4A及图4B是根据本公开一些其他示例性实施例的制作半导体封装的方法中的附属区的放大剖视图。图4A及图4B所示的方法类似于图3A及图3B所示的方法，因此相同的参考编号可用于指代相同或相似的部件，且在本文中将省略其详细说明。实施例之间的差异在于绝缘密封体114的第二部分114-2的设计。
参照图3A，执行第一锯切工艺以形成具有实质上平坦的底表面及侧表面的第一沟槽TR1。然而，本公开并不仅限于此。举例来说，参照图4A，执行第一锯切工艺以形成具有弯曲的底表面的第一沟槽TR1。举例来说，当从横截面看时，第一沟槽TR1具有实质上为U形的轮廓。参照图4B，接着通过锯切穿透位于附属区SR中的绝缘密封体114而在第一沟槽TR1中执行第二锯切工艺，以界定第二沟槽TR2且将半导体封装彼此分离。如图4B所示，绝缘密封体114形成有第一部分114-1及环绕第一部分114-1的第二部分114-2(在半导体封装中的每一者中)。在示例性实施例中，绝缘密封体114的第一部分114-1包封半导体管芯(未示出)，且具有平坦的第一表面114-1-S。在某些实施例中，绝缘密封体114的第二部分114-2具有与平坦的第一表面114-1-S接合的弯曲的顶表面114-2-S。此外，绝缘密封体114的第一部分114-1的高度H1大于绝缘密封体114的第二部分114-2的平均高度H2。
图5A到图5C是根据本公开一些其他示例性实施例的制作半导体封装的方法中的附属区的放大剖视图。图5A到图5C所示的方法类似于图3A及图3B所示的方法，因此相同的参考编号可用于指代相同或相似的部件，且在本文中将省略其详细说明。这些实施例之间的差异在于执行三步锯切工艺而不是两步锯切工艺。
如图5A所示，执行第一锯切工艺以移除位于附属区SR中的中介层结构100’的部分，从而形成倾斜的第一沟槽TR1。在一些实施例中，执行第一锯切工艺以移除重布线结构116的部分及芯体部分102的部分，从而界定具有V形轮廓(当从横截面看时)的倾斜的第一沟槽TR1。图5A中所示的第一锯切工艺未切穿中介层结构100’。参照图5B，在下一步骤中，在倾斜的第一沟槽TR1中执行第二锯切工艺，以移除位于附属区SR中的中介层结构100’的部分以及位于附属区SR中的绝缘密封体114的部分且穿过倾斜的第一沟槽TR1形成第二沟槽TR2。随后，参照图5C，通过锯切穿透绝缘密封体114而在第二沟槽TR2中执行第三锯切工艺，且穿过第二沟槽TR2形成第三沟槽TR3。在示例性实施例中，执行第三锯切工艺，使得第三沟槽TR3被界定成显露出位于下方的带(未示出)。
如图5C所示，在第三锯切工艺之后，中介层结构100’(或连接结构)形成有倾斜表面100-BS。在一些实施例中，倾斜表面100-BS由重布线结构116的表面及芯体部分102的表面界定。举例来说，重布线结构116的表面与芯体部分102的表面一起形成中介层结构100’的倾斜表面100-BS。此外，在示例性实施例中，绝缘密封体114形成有第一部分114-1及环绕第一部分114-1的第二部分114-2(在半导体封装中的每一者中)。在一些实施例中，绝缘密封体114的第一部分114-1包封半导体管芯(未示出)，且具有平坦的第一表面114-1-S。在某些实施例中，绝缘密封体114的第二部分114-2具有平坦的第二表面114-2-S，所述平坦的第二表面114-2-S位于与平坦的第一表面114-1-S不同的水平高度处。换句话说，在平坦的第一表面114-1-S与平坦的第二表面114-2-S之间存在台阶高度差。在一些实施例中，平坦的第二表面114-2-S还相对于倾斜表面100-BS具有台阶高度差。
图6A到图6C是根据本公开一些其他示例性实施例的制作半导体封装的方法中的附属区的放大剖视图。图6A到图6C中所示的方法类似于图5A到图5C中所示的方法，因此相同的参考编号可用于指代相同或相似的部件，且在本文中将省略其详细说明。这些实施例之间的差异在于第二锯切工艺。
如图6A所示，执行第一锯切工艺以移除位于附属区SR中的中介层结构100’的部分，从而形成倾斜的第一沟槽TR1。在一些实施例中，执行第一锯切工艺以移除重布线结构116的部分及芯体部分102的部分，从而界定具有V形轮廓(当从横截面看时)的倾斜的第一沟槽TR1。参照图6B，在下一步骤中，在倾斜的第一沟槽TR1中执行第二锯切工艺，以移除位于附属区SR中的中介层结构100’的部分以及位于附属区SR中的绝缘密封体114的部分，且穿过倾斜的第一沟槽TR1形成第二沟槽TR2。在一些实施例中，执行第二锯切工艺以形成具有弯曲的底表面的第二沟槽TR2。举例来说，当从横截面看时，第二沟槽TR2具有实质上为U形的轮廓。参照图6C，通过锯切穿透绝缘密封体114而在第二沟槽TR2中执行第三锯切工艺，且穿过第二沟槽TR2形成第三沟槽TR3。在示例性实施例中，执行第三锯切工艺，使得第三沟槽TR3被界定成显露出位于下方的带(未示出)。
如图6C所示，在第三锯切工艺之后，中介层结构100’(或连接结构)形成有倾斜表面100-BS。此外，在示例性实施例中，绝缘密封体114形成有第一部分114-1及环绕第一部分114-1的第二部分114-2(在半导体封装中的每一者中)。在一些实施例中，绝缘密封体114的第一部分114-1包封半导体管芯(未示出)，且具有平坦的第一表面114-1-S。在某些实施例中，绝缘密封体114的第二部分114-2具有弯曲的顶表面114-2-S，所述弯曲的顶表面114-2-S位于与平坦的第一表面114-1-S不同的水平高度处。换句话说，在平坦的第一表面114-1-S与弯曲的顶表面114-2-S之间存在台阶高度差。在一些实施例中，弯曲的顶表面114-2-S还相对于倾斜表面100-BS具有台阶高度差。
图7A及图7B是根据本公开一些其他示例性实施例的制作半导体封装的方法中的附属区的放大剖视图。图7A及图7B所示的方法类似于图3A及图3B所示的方法，因此相同的参考编号可用于指代相同或相似的部件，且在本文中将省略其详细说明。这些实施例之间的差异在于用于设计不同形状的中介层结构100’及绝缘密封体114的锯切工艺。
如图7A所示，执行第一锯切工艺以移除位于附属区SR中的中介层结构100’的部分以及位于附属区SR中的绝缘密封体114的部分，从而形成倾斜的第一沟槽TR1。在一些实施例中，执行第一锯切工艺以移除重布线结构116的部分、芯体部分102的部分及绝缘密封体114的部分，从而界定具有V形轮廓(当从横截面看时)的倾斜的第一沟槽TR1。参照图7B，在下一步骤中，通过锯切穿透绝缘密封体114而在倾斜的第一沟槽TR1中执行第二锯切工艺，且穿过第一沟槽TR1形成第二沟槽TR2。在示例性实施例中，执行第二锯切工艺，使得第二沟槽TR2被界定成显露出位于下方的带(未示出)。
如图7B所示，在第二锯切工艺之后，中介层结构100’(或连接结构)具有第一部分100A及环绕第一部分100A的第二部分100B。在一些实施例中，中介层结构100’的第一部分100A形成有平坦的顶表面100-TS。此外，中介层结构的第二部分100B形成有与平坦的顶表面100-TS接合的倾斜表面100-BS。在一些实施例中，倾斜表面100-BS由重布线结构116的表面及芯体部分102的表面界定。举例来说，重布线结构116的表面与芯体部分102的表面一起形成中介层结构100’的倾斜表面100-BS。
此外，在示例性实施例中，绝缘密封体114形成有第一部分114-1及环绕第一部分114-1的第二部分114-2(在半导体封装中的每一者中)。在一些实施例中，绝缘密封体114的第一部分114-1包封半导体管芯(未示出)，且具有平坦的第一表面114-1-S。在某些实施例中，绝缘密封体114的第二部分114-2具有与第一平坦表面114-1-S接合的倾斜表面114-2-S。此外，绝缘密封体114的第一部分114-1的高度H1大于绝缘密封体114的第二部分114-2的平均高度H2。在一些实施例中，第二部分114-2的倾斜表面114-2-S与中介层结构100’(连接结构)的倾斜表面100-BS进一步接合。
图8A到图8C是根据本公开一些其他示例性实施例的制作半导体封装的方法中的附属区的放大剖视图。图8A到图8C中所示的方法类似于图7A及图7B中所示的方法，因此相同的参考编号可用于指代相同或相似的部件，且在本文中将省略其详细说明。这些实施例之间的差异在于执行三步锯切工艺而不是两步锯切工艺。
如图8A所示，执行第一锯切工艺以移除位于附属区SR中的中介层结构100’的部分及绝缘密封体114的部分，从而形成倾斜的第一沟槽TR1。在一些实施例中，执行第一锯切工艺以移除重布线结构116的部分、芯体部分102的部分及绝缘密封体114的部分，从而界定具有V形轮廓(当从横截面看时)的倾斜的第一沟槽TR1。参照图8B，在下一步骤中，在倾斜的第一沟槽TR1中执行第二锯切工艺，以移除位于附属区SR中的绝缘密封体114的部分，且穿过倾斜的第一沟槽TR1形成第二沟槽TR2。随后，参照图8C，通过锯切穿透绝缘密封体114而在第二沟槽TR2中执行第三锯切工艺，且穿过第二沟槽TR2形成第三沟槽TR3。在示例性实施例中，执行第三锯切工艺，使得第三沟槽TR3被界定成显露出位于下方的带(未示出)。
如图8C所示，在第三锯切工艺之后，中介层结构100’(或连接结构)具有第一部分100A及环绕第一部分100A的第二部分100B。在一些实施例中，中介层结构100’的第一部分100A形成有平坦的顶表面100-TS。此外，中介层结构100’的第二部分100B形成有与平坦的顶表面100-TS接合的倾斜表面100-BS。在一些实施例中，倾斜表面100-BS由重布线结构116的表面及芯体部分102的表面界定。
此外，在示例性实施例中，绝缘密封体114形成有第一部分114-1、环绕第一部分114-1的第二部分114-2以及位于第一部分114-1与第二部分114-2之间的连接部分114-C(在半导体封装中的每一者中)。在一些实施例中，连接部分114-C将绝缘密封体114的第一部分114-1连接到绝缘密封体114的第二部分114-2。在一些实施例中，绝缘密封体114的第一部分114-1包封半导体管芯(未示出)，且具有平坦的第一表面114-1-S。在某些实施例中，绝缘密封体114的第二部分114-2具有平坦的第二表面114-2-S，所述平坦的第二表面114-2-S位于与平坦的第一表面114-1-S不同的水平高度处。换句话说，在平坦的第一表面114-1-S与平坦的第二表面114-2-S之间存在台阶高度差。在某些实施例中，连接部分114-C具有倾斜表面114-C-S，所述倾斜表面114-C-S与平坦的第一表面114-1-S接合且相对于平坦的第二表面114-2-S具有台阶高度差。在一些实施例中，连接部分114-C的倾斜表面114-C-S与中介层结构100’(连接结构)的倾斜表面100-BS进一步接合。此外，绝缘密封体114的第一部分114-1的高度H1大于绝缘密封体114的连接部分114-C的平均高度H3，且大于绝缘密封体114的第二部分114-2的高度H2a。
图9A及图9B是根据本公开一些其他示例性实施例的制作半导体封装的方法中的附属区的放大剖视图。图8A及图8B中所示的方法类似于图7A及图7B中所示的方法，因此相同的参考编号可用于指代相同或相似的部件，且在本文中将省略其详细说明。这些实施例之间的差异在于第一锯切工艺。
在图7A所示的实施例中，执行第一锯切工艺以形成具有V形轮廓(当从横截面看时)的第一沟槽TR1。然而，本公开并不仅限于此。参照图9A，执行第一锯切工艺以移除位于附属区SR中的中介层结构100’的部分以及位于附属区SR中的绝缘密封体114的部分，以形成第一沟槽TR1，其中第一沟槽TR1具有平坦的侧表面TR1-S及与平坦的侧表面TR1-S接合的倾斜表面TR1-BS。参照图9B，在下一步骤中，通过锯切穿透绝缘密封体114而在第一沟槽TR1中执行第二锯切工艺，且穿过第一沟槽TR1形成第二沟槽TR2。在示例性实施例中，执行第二锯切工艺，使得第二沟槽TR2被界定成显露出位于下方的带(未示出)。
如图9B所示，在第二锯切工艺之后，中介层结构100’(或连接结构)具有第一部分100A及环绕第一部分100A的第二部分100B。在一些实施例中，中介层结构100’的第一部分100A形成有平坦的顶表面100-TS。此外，中介层结构100’的第二部分100B形成有相对于平坦的顶表面100-TS具有台阶高度差的倾斜表面100-BS。在一些实施例中，倾斜表面100-BS由芯体部分102的表面界定。
此外，在示例性实施例中，绝缘密封体114形成有第一部分114-1及环绕第一部分114-1的第二部分114-2(在半导体封装中的每一者中)。在一些实施例中，绝缘密封体114的第一部分114-1包封半导体管芯(未示出)，且具有平坦的第一表面114-1-S。在某些实施例中，绝缘密封体114的第二部分114-2具有与第一平坦表面114-1-S接合的倾斜表面114-2-S。此外，绝缘密封体114的第一部分114-1的高度H1大于绝缘密封体114的第二部分114-2的平均高度H2。在一些实施例中，第二部分114-2的倾斜表面114-2-S与中介层结构100’(连接结构)的倾斜表面100-BS进一步接合。
图10A到图10C是根据本公开一些其他示例性实施例的制作半导体封装的方法中的附属区的放大剖视图。图10A到图10C中所示的方法类似于图9A及图9B中所示的方法，因此相同的参考编号可用于指代相同或相似的部件，且在本文中将省略其详细说明。这些实施例之间的差异在于执行三步锯切工艺而不是两步锯切工艺。
如图10A所示，执行第一锯切工艺以移除位于附属区SR中的中介层结构100’的部分及位于附属区SR中的绝缘密封体114的部分，以形成第一沟槽TR1，其中第一沟槽TR1具有平坦的侧表面TR1-S及与平坦的侧表面TR1-S接合的倾斜表面TR1-BS。参照图10B，在下一步骤中，在第一沟槽TR1中执行第二锯切工艺，以移除位于附属区SR中的绝缘密封体114的部分，且穿过倾斜的第一沟槽TR1形成第二沟槽TR2。随后，参照图10C，通过锯切穿透绝缘密封体114而在第二沟槽TR2中执行第三锯切工艺，且穿过第二沟槽TR2形成第三沟槽TR3。在示例性实施例中，执行第三锯切工艺，使得第三沟槽TR3被界定成显露出位于下方的带(未示出)。
如图10C所示，在第三锯切工艺之后，中介层结构100’(或连接结构)具有第一部分100A及环绕第一部分100A的第二部分100B。在一些实施例中，中介层结构100’的第一部分100A形成有平坦的顶表面100-TS。此外，中介层结构的第二部分100B形成有相对于平坦的顶表面100-TS具有台阶高度差的倾斜表面100-BS。
此外，在示例性实施例中，绝缘密封体114形成有第一部分114-1、环绕第一部分114-1的第二部分114-2以及位于第一部分114-1与第二部分114-2之间的连接部分114-C(在半导体封装中的每一者中)。在一些实施例中，连接部分114-C将绝缘密封体114的第一部分114-1连接到绝缘密封体114的第二部分114-2。在一些实施例中，绝缘密封体114的第一部分114-1包封半导体管芯(未示出)，且具有平坦的第一表面114-1-S。在某些实施例中，绝缘密封体114的第二部分114-2具有平坦的第二表面114-2-S，所述平坦的第二表面114-2-S位于与平坦的第一表面114-1-S不同的水平高度处。换句话说，在平坦的第一表面114-1-S与平坦的第二表面114-2-S之间存在台阶高度差。在一些实施例中，连接部分114-C具有倾斜表面114-C-S，所述倾斜表面114-C-S与平坦的第一表面114-1-S接合且相对于平坦的第二表面114-2-S具有台阶高度差。在一些实施例中，连接部分114-C的倾斜表面114-C-S与中介层结构100’(连接结构)的倾斜表面100-BS进一步接合。此外，绝缘密封体114的第一部分114-1的高度H1大于绝缘密封体114的连接部分114-C的平均高度H3，且大于绝缘密封体114的第二部分114-2的高度H2a。
图11A到图11B是根据本公开的一些示例性实施例的制作封装结构的方法中的各个阶段的示意性剖视图。如图11A所示，在示例性实施例中，图1I中获得的半导体封装SM经由导电端子118安装或贴合到线路衬底300上。在一些实施例中，线路衬底300包括接触焊盘310、接触焊盘320、金属化层330及通孔(未示出)。在一些实施例中，接触焊盘310及接触焊盘320分别分布在线路衬底300的两个相对侧上，且被暴露出以用于与稍后形成的元件/特征电连接。在一些实施例中，金属化层330及通孔嵌置在线路衬底300中且一起为线路衬底300提供布线功能，其中金属化层330及通孔电连接到接触焊盘310及接触焊盘320。换句话说，接触焊盘310中的至少一些接触焊盘310通过金属化层330及通孔电连接到接触焊盘310中的一些接触焊盘320。在一些实施例中，接触焊盘310及接触焊盘320可包括金属焊盘或金属合金焊盘。在一些实施例中，金属化层330及通孔的材料可与接触焊盘310及接触焊盘320的材料实质上相同或类似。
在一些实施例中，如图11A所示，通过对导电端子118与接触焊盘310进行实体连接而将半导体封装SM结合到线路衬底300，从而形成堆叠结构，其中半导体封装SM实体连接及电连接到线路衬底300。在一些实施例中，线路衬底300是例如有机柔性衬底或印刷电路板。在此种实施例中，导电端子118是例如芯片连接件。在一些实施例中，在衬底300上分别形成多个导电球340。如图11A所示，例如，导电球340连接到线路衬底300的接触焊盘320。换句话说，导电球340通过接触焊盘320电连接到线路衬底300。通过接触焊盘310及接触焊盘320，导电球340中的一些导电球340电连接到半导体封装SM(例如，其中所包括的半导体管芯21及22)。在一些实施例中，导电球340是例如焊料球或BGA球。在一些实施例中，半导体封装SM是通过衬底上晶片上芯片(chip on wafer on substrate，CoWoS)封装工艺对导电端子118与线路衬底300的接触焊盘310进行实体连接而结合到线路衬底300。另外，如图11A所示，可在线路衬底300上安装一个或多个无源组件350(或集成无源器件)。举例来说，无源组件350可通过焊接工艺安装在线路衬底300的接触焊盘310上。本公开并不仅限于此。
参照图11B，在下一步骤中，形成底部填充结构420以填充在线路衬底300与半导体封装SM之间的空间中。在一些实施例中，底部填充结构420填满相邻导电端子118之间的空间且覆盖导电端子118。在一些实施例中，底部填充结构420覆盖且接触中介层结构100’的平坦的顶表面100-TS及绝缘密封体114的平坦的第二表面114-2-S。在某些实施例中，底部填充结构420具有与绝缘密封体114的第二部分114-2的侧壁114-2-SD对准的侧壁。此外，无源组件350被底部填充结构420暴露出且与底部填充结构420保持一定距离。换句话说，底部填充结构420不覆盖无源组件350。
图12是根据本公开一些其他示例性实施例的封装结构的示意性剖视图。图12中所示的封装结构PK1B类似于图11B中所示的封装结构PK1A，因此相同的参考编号用于指代相同或相似的部件，且在本文中将省略其详细说明。在封装结构PK1B中，底部填充结构420还覆盖绝缘密封体114的第二部分114-2的侧壁114-2-SD。换句话说，底部填充结构420的高度可实质上等于半导体封装SM的高度。类似于上述实施例，绝缘密封体114被设计成具有突出的第二部分114-2，因此可减小位于半导体封装SM与底部填充结构420之间的界面处的应力。
图13是根据本公开一些其他示例性实施例的封装结构的示意性剖视图。图13中所示的封装结构PK1C类似于图12中所示的封装结构PK1B，因此相同的参考编号用于指代相同或相似的部件，且在本文中将省略其详细说明。图12中所示的封装结构PK1B是通过执行图2A及图2B中阐述的锯切工艺来形成。封装结构PK1C是通过执行图5A到图5C中阐述的锯切工艺来形成。如图13所示，中介层结构100’形成有第一部分100A及环绕第一部分100A的第二部分100B。在一些实施例中，中介层结构100’的第一部分100A形成有平坦的顶表面100-TS。此外，中介层结构的第二部分100B形成有与平坦的顶表面100-TS接合的倾斜表面100-BS。在一些实施例中，倾斜表面100-BS由重布线结构116的表面及芯体部分102的表面界定。
此外，在示例性实施例中，绝缘密封体114形成有第一部分114-1及环绕第一部分114-1的第二部分114-2。在一些实施例中，绝缘密封体114的第一部分114-1包封半导体管芯21及22，且具有平坦的第一表面114-1-S。在某些实施例中，绝缘密封体114的第二部分114-2具有平坦的第二表面114-2-S，所述平坦的第二表面114-2-S位于与平坦的第一表面114-1-S不同的水平高度处。换句话说，在平坦的第一表面114-1-S与平坦的第二表面114-2-S之间存在台阶高度差。在一些实施例中，平坦的第二表面114-2-S相对于倾斜表面100-BS具有台阶高度差。类似于上述实施例，绝缘密封体114被设计成具有突出的第二部分114-2，且中介层结构100’被设计成具有倾斜表面100-BS，因此可减小位于半导体封装SM2与底部填充结构420之间的界面处的应力。
图14是根据本公开一些其他示例性实施例的封装结构的示意性剖视图。图14中所示的封装结构PK1D类似于图12中所示的封装结构PK1B，因此相同的参考编号用于指代相同或相似的部件，且在本文中将省略其详细说明。图12中所示的封装结构PK1B是通过执行图2A及图2B中阐述的锯切工艺来形成。封装结构PK1D是通过执行图8A到图8C中阐述的锯切工艺来形成。
如图14所示，中介层结构100’(或连接结构)形成有第一部分100A及环绕第一部分100A的第二部分100B。在一些实施例中，中介层结构100’的第一部分100A形成有平坦的顶表面100-TS。此外，中介层结构的第二部分100B形成有与平坦的顶表面100-TS接合的倾斜表面100-BS。在一些实施例中，倾斜表面100-BS由重布线结构116的表面及芯体部分102的表面界定。
此外，在示例性实施例中，绝缘密封体114形成有第一部分114-1、环绕第一部分114-1的第二部分114-2以及位于第一部分114-1与第二部分114-2之间的连接部分114-C。在一些实施例中，连接部分114-C将绝缘密封体114的第一部分114-1连接到绝缘密封体114的第二部分114-2。在一些实施例中，绝缘密封体114的第一部分114-1包封半导体管芯21及22，且具有平坦的第一表面114-1-S。在某些实施例中，绝缘密封体114的第二部分114-2具有平坦的第二表面114-2-S，所述平坦的第二表面114-2-S位于与平坦的第一表面114-1-S不同的水平高度处。换句话说，在平坦的第一表面114-1-S与平坦的第二表面114-2-S之间存在台阶高度差。在某些实施例中，连接部分114-C具有倾斜表面114-C-S，所述倾斜表面114-C-S与平坦的第一表面114-1-S接合且相对于平坦的第二表面114-2-S具有台阶高度差。在一些实施例中，连接部分114-C的倾斜表面114-C-S与中介层结构100’(连接结构)的倾斜表面100-BS进一步接合。类似于上述实施例，绝缘密封体114被设计成具有突出部分(第二部分114-2)及倾斜部分(连接部分114-C)，且中介层结构100’被设计成具有倾斜表面100-BS，因此可减小位于半导体封装SM3与底部填充结构420之间的界面处的应力。
图15是根据本公开一些其他示例性实施例的封装结构的示意性剖视图。图15中所示的封装结构PK1E类似于图12中所示的封装结构PK1B，因此相同的参考编号用于指代相同或相似的部件，且在本文中将省略其详细说明。图12中所示的封装结构PK1B是通过执行图2A及图2B中阐述的锯切工艺来形成。封装结构PK1E是通过执行图10A到图10C中阐述的锯切工艺来形成。
举例来说，如图15所示，中介层结构100’(或连接结构)形成有第一部分100A及环绕第一部分100A的第二部分100B。在一些实施例中，中介层结构100’的第一部分100A形成有平坦的顶表面100-TS。此外，中介层结构的第二部分100B形成有相对于平坦的顶表面100-TS具有台阶高度差的倾斜表面100-BS。
此外，在示例性实施例中，绝缘密封体114形成有第一部分114-1、环绕第一部分114-1的第二部分114-2以及位于第一部分114-1与第二部分114-2之间的连接部分114-C(在半导体封装中的每一者中)。在一些实施例中，连接部分114-C将绝缘密封体114的第一部分114-1连接到绝缘密封体114的第二部分114-2。在一些实施例中，绝缘密封体114的第一部分114-1包封半导体管芯(未示出)，且具有平坦的第一表面114-1-S。在某些实施例中，绝缘密封体114的第二部分114-2具有平坦的第二表面114-2-S，所述平坦的第二表面114-2-S位于与平坦的第一表面114-1-S不同的水平高度处。换句话说，在平坦的第一表面114-1-S与平坦的第二表面114-2-S之间存在台阶高度差。在某些实施例中，连接部分114-C具有倾斜表面114-C-S，所述倾斜表面114-C-S与平坦的第一表面114-1-S接合且相对于平坦的第二表面114-2-S具有台阶高度差。在一些实施例中，连接部分114-C的倾斜表面114-C-S与中介层结构100’(连接结构)的倾斜表面100-BS进一步接合。类似于上述实施例，绝缘密封体114被设计成具有突出部分(第二部分114-2)及倾斜部分(连接部分114-C)，且中介层结构100’被设计成具有倾斜表面100-BS，因此可减小位于半导体封装SM4与底部填充结构420之间的界面处的应力。
图16是根据本公开一些其他示例性实施例的封装结构的示意性剖视图。图16中所示的封装结构PK1F类似于图12中所示的封装结构PK1B，因此相同的参考编号用于指代相同或相似的部件，且在本文中将省略其详细说明。这些实施例之间的差异在于半导体封装的设计。举例来说，在图12中，具有设置在中介层结构100’上的多个半导体管芯21、22的半导体封装SM被进一步安装到线路衬底300上，以便形成衬底上晶片上芯片(CoWoS)封装。相比之下，参照图16，从半导体封装SM5省略中介层，且半导体封装SM5通过倒装芯片结合设置在线路衬底300上。
参照图16，半导体封装SM5包括至少一个半导体管芯510、绝缘密封体512、重布线结构514(或连接结构)、多个导电端子516及介电层518。在示例性实施例中，半导体管芯510贴合到介电层518上。举例来说，半导体管芯510可通过管芯贴合膜贴合到介电层518。在一些实施例中，半导体管芯510例如包括半导体衬底510A、多个导电焊盘510B、钝化层510C、后钝化层510D、多个导通孔510E及保护层510F。
在一些实施例中，钝化层510C形成在半导体衬底510A之上且具有局部地暴露出半导体衬底510A上的导电焊盘510B的开口。半导体衬底510A可为块状硅衬底或绝缘体上硅(SOI)衬底，且还包括形成在半导体衬底510A中的有源组件(例如，晶体管等)及可选地包括无源组件(例如，电阻器、电容器、电感器等)。导电焊盘510B可为铝焊盘、铜焊盘或其他合适的金属焊盘。钝化层510C可为氧化硅层、氮化硅层、氮氧化硅层或由任何合适的介电材料形成的介电层。在示例性实施例中，后钝化层510D可选地形成在钝化层510C之上。后钝化层510D覆盖钝化层510C且具有多个接触开口。导电焊盘510B被后钝化层510D的接触开口局部地暴露出。后钝化层510D可为苯并环丁烯(benzocyclobutene，BCB)层、聚酰亚胺层、聚苯并噁唑(polybenzoxazole，PBO)层或由其他合适的聚合物形成的介电层。在一些实施例中，导电柱或导通孔510E是通过镀覆形成在导电焊盘510B上。在一些实施例中，保护层510F形成在覆盖导电柱或导通孔510E的后钝化层510D上，以保护导电柱或导通孔510E。
此外，在一些实施例中，绝缘密封体512被形成为包封且环绕半导体管芯510。尽管在图16中示出了一个半导体管芯510，但是应注意，半导体封装SM5中的半导体管芯510的数目并不仅限于此。举例来说，当存在多个半导体管芯510时，绝缘密封体512可被形成为环绕且包封所有半导体管芯510。在示例性实施例中，绝缘密封体512形成有第一部分512-1及环绕第一部分512-1的第二部分512-2。在一些实施例中，绝缘密封体512的第一部分512-1包封半导体管芯510，且具有平坦的第一表面512-1-S。在某些实施例中，绝缘密封体512的第二部分512-2具有平坦的第二表面512-2-S，所述平坦的第二表面512-2-S位于与平坦的第一表面512-1-S不同的水平高度处。换句话说，在平坦的第一表面512-1-S与平坦的第二表面512-2-S之间存在台阶高度差。
此外，在一些实施例中，绝缘密封体512的第一部分512-1的高度H1不同于绝缘密封体512的第二部分512-2的高度H2a。举例来说，第一部分512-1的高度H1大于第二部分512-2的高度H2a。在某些实施例中，第二部分512-2的高度H2a小于第一部分512-1的高度H1的一半。然而，本公开并不仅限于此，且可适当地调整绝缘密封体512的第一部分512-1的高度及第二部分512-2的高度，只要高度H1不同于高度H2a即可。在一些实施例中，第二部分512-2的高度H2a对第二部分512-2的宽度H2b的比率(H2a/H2b)介于0.6到4的范围内。在某些实施例中，高度H2a对宽度H2b的比率(H2a/H2b)被控制在介于0.6到4的范围内，以便减小位于半导体封装SM5与之后形成的底部填充结构420之间的界面处的应力。
此外，在半导体封装SM5中，重布线结构514(或连接结构)在平坦的第一表面512-1-S上位于绝缘密封体512的第一部分512-1上，且电连接到半导体管芯510。在一些实施例中，重布线结构514包括交替堆叠的多个层间介电层514B与多个导电层514A。尽管本文中示出了两层导电层514A及三层层间介电层514B，然而，本公开的范围并不受本公开的实施例限制。在其他实施例中，可基于产品要求来调整导电层514A及层间介电层514B的数目。在一些实施例中，导电层514A电连接到半导体管芯510的导通孔510E。
另外，在一些实施例中，导电端子516可放置在重布线结构514上。在一些实施例中，重布线结构514的最顶部层间介电层514B可包括多个导电焊盘514C。导电焊盘514C是例如用于进行球安装的球下金属(UBM)图案。在某些实施例中，导电端子516是通过植球工艺放置在导电焊盘514C上。在一些实施例中，导电端子516是通过重布线结构514的导电焊盘514C及导电层514A电连接到半导体管芯510。在某些实施例中，导电端子516将半导体封装SM5实体连接及电连接到线路衬底300的接触焊盘310。在某些实施例中，底部填充结构420填充在线路衬底300与半导体封装SM5之间的空间中，且覆盖绝缘密封体512的第二部分512-2。
图17是根据本公开一些其他示例性实施例的封装结构的示意性剖视图。图17中所示的封装结构PK1G类似于图16中所示的封装结构PK1F，因此相同的参考编号用于指代相同或相似的部件，且在本文中将省略其详细说明。这些实施例之间的差异在于在半导体封装SM6中还设置了绝缘体穿孔506及导电球520。
如图17所示，在绝缘密封体512中形成有多个绝缘体穿孔506。举例来说，绝缘体穿孔506嵌置在绝缘密封体512的第一部分512-1中。在一些实施例中，绝缘体穿孔506的形成包括：形成具有开口的掩模图案(未示出)；接着通过电镀或沉积形成填充在开口中的金属材料(未示出)；以及移除掩模图案以形成绝缘体穿孔506。此外，在绝缘体穿孔506上形成有多个导电球520，且所述多个导电球520被介电层518局部地环绕。在一些实施例中，导电球520中的每一者电连接到绝缘体穿孔506中的一者，且通过绝缘体穿孔506电连接到重布线结构514。举例来说，导电球520可进一步提供与其他组件的电连接。换句话说，实现了具有双侧端子的半导体封装SM6。
图18是根据本公开一些其他示例性实施例的封装结构的示意性剖视图。图18中所示的封装结构PK1H类似于图16中所示的封装结构PK1F，因此相同的参考编号用于指代相同或相似的部件，且在本文中将省略其详细说明。这些实施例之间的差异在于重布线结构514(连接结构)的设计。
如图18所示，在半导体封装SM7中，重布线结构514(连接结构)形成有第一部分514-1及环绕第一部分514-1的第二部分514-2。在一些实施例中，重布线结构514的第一部分514-1形成有平坦的顶表面514-TS。此外，重布线结构514的第二部分514-2形成有与平坦的顶表面514-TS接合的倾斜表面514-BS。在一些实施例中，倾斜表面514-BS相对于绝缘密封体512的平坦的第二表面512-2-S具有台阶高度差。
在上述实施例中，封装结构包括至少一个半导体封装，所述至少一个半导体封装具有绝缘密封体及连接结构(中介层或重布线结构)，所述连接结构(中介层或重布线结构)具有突出部分和/或倾斜部分。这样一来，可减小位于半导体封装与底部填充结构之间的界面处的应力。由于应力得到释放，因此可减少底部填充结构的开裂或分层，且可实现绝缘密封体与半导体封装之间更好的粘合。此外，可防止底部填充结构向相邻组件(例如，无源组件)渗出或蔓延的问题。
根据本公开的一些实施例，提供一种封装结构，所述封装结构包括线路衬底以及半导体封装。所述半导体封装设置在所述线路衬底上，且包括多个半导体管芯、绝缘密封体以及连接结构。所述绝缘密封体包括第一部分及从所述第一部分突出的第二部分，所述第一部分包封所述多个半导体管芯且具有平坦的第一表面，且所述第二部分具有平坦的第二表面，所述平坦的第二表面位于与所述平坦的第一表面不同的水平高度处。所述连接结构在所述平坦的第一表面上位于所述绝缘密封体的所述第一部分之上，且位于所述多个半导体管芯上，其中所述连接结构电连接到所述多个半导体管芯及所述线路衬底。
在一些实施例中，所述底部填充结构还覆盖所述绝缘密封体的所述第二部分的侧壁。在一些实施例中，所述连接结构具有第一部分及环绕所述第一部分的第二部分，所述第一部分具有平坦的顶表面，且所述第二部分具有相对于所述平坦的顶表面具有台阶高度差的倾斜表面。
根据本公开的一些其他实施例，提供一种封装结构，所述封装结构包括线路衬底、中介层结构、多个半导体管芯以及绝缘密封体。所述中介层结构设置在所述线路衬底上且包括芯体部分、多个穿孔以及重布线结构。所述多个穿孔形成在所述芯体部分中。所述重布线结构位于所述芯体部分上且电连接到所述多个穿孔及所述线路衬底。所述多个半导体管芯设置在所述中介层结构上且电连接到所述多个穿孔及所述重布线结构。所述绝缘密封体设置在所述中介层结构上且包封所述多个半导体管芯，其中所述绝缘密封体包括第一部分及环绕所述第一部分的第二部分，所述第一部分包封所述多个半导体管芯且与所述中介层结构交叠，所述第二部分不与所述中介层结构交叠，且所述第一部分的高度不同于所述第二部分的高度。
在一些实施例中，所述底部填充结构还覆盖所述绝缘密封体的所述第二部分的侧壁。在一些实施例中，所述多个半导体管芯经由多个电连接件电连接到所述多个穿孔及所述重布线结构，且所述封装结构还包括第一底部填充胶，所述第一底部填充胶覆盖所述多个电连接件且填充在所述多个半导体管芯与所述中介层结构之间的空间中。在一些实施例中，所述中介层结构具有第一部分及环绕所述第一部分的第二部分，所述第一部分具有平坦的顶表面，所述第二部分具有与所述平坦的顶表面接合的倾斜表面。在一些实施例中，所述中介层结构具有第一部分及环绕所述第一部分的第二部分，所述第一部分具有平坦的顶表面，且所述第二部分具有相对于所述平坦的顶表面具有台阶高度差的倾斜表面。
根据本公开的又一些实施例，阐述一种制作封装结构的方法。所述方法包括形成半导体封装以及将所述半导体封装经由多个导电端子贴合到线路衬底上。所述半导体封装是通过以下步骤形成。提供芯体部分，所述芯体部分具有多个封装区及对所述多个封装区中的每一者进行分隔的附属区，其中在所述芯体部分中的所述多个封装区中形成多个穿孔。将多个半导体管芯在所述多个封装区中的每一者中贴合在所述芯体部分的第一表面上，其中所述多个半导体管芯电连接到所述多个穿孔。在所述多个封装区及所述附属区中在所述芯体部分的所述第一表面上形成绝缘密封体，以包封所述多个半导体管芯。形成位于所述芯体部分的与所述第一表面相对的第二表面上且位于所述多个封装区及所述附属区中的重布线结构。所述重布线结构电连接到所述多个穿孔，其中所述芯体部分、所述多个穿孔及所述重布线结构构成中介层结构。执行锯切工艺，以移除位于所述附属区中的所述中介层结构的部分及位于所述附属区中的所述绝缘密封体的部分，使得所述绝缘密封体形成有第一部分及从所述第一部分突出的第二部分，所述第一部分包封所述多个半导体管芯且具有平坦的第一表面，且所述第二部分具有平坦的第二表面，所述平坦的第二表面位于与所述平坦的第一表面不同的水平高度处。在所述锯切工艺之后将所述多个封装区彼此分隔，以形成所述半导体封装。
在一些实施例中，所述锯切工艺包括：执行第一锯切工艺，以移除位于所述附属区中的所述中介层结构的部分，从而形成倾斜的第一沟槽；在所述倾斜的第一沟槽中执行第二锯切工艺，以移除位于所述附属区中的所述中介层结构的部分及位于所述附属区中的所述绝缘密封体的部分，并形成穿过所述倾斜的第一沟槽的第二沟槽；以及在所述第二沟槽中执行第三锯切工艺，以锯切穿透所述绝缘密封体。在一些实施例中，所述锯切工艺包括：执行第一锯切工艺，以移除位于所述附属区中的所述中介层结构的部分及位于所述附属区中的所述绝缘密封体的部分，从而形成倾斜的第一沟槽；在所述倾斜的第一沟槽中执行第二锯切工艺，以移除位于所述附属区中的所述绝缘密封体的部分并形成穿过所述倾斜的第一沟槽的第二沟槽；以及在所述第二沟槽中执行第三锯切工艺，以锯切穿透所述绝缘密封体。在一些实施例中，所述锯切工艺包括：执行第一锯切工艺，以移除位于所述附属区中的所述中介层结构的部分及位于所述附属区中的所述绝缘密封体的部分，从而形成第一沟槽，其中所述第一沟槽具有平坦的侧表面及与所述平坦的侧表面接合的倾斜表面；在所述第一沟槽中执行第二锯切工艺，以移除位于所述附属区中的所述绝缘密封体的部分并形成穿过所述第一沟槽的第二沟槽；以及在所述第二沟槽中执行第三锯切工艺，以锯切穿透所述绝缘密封体。在一些实施例中，所述的制作封装结构的方法还包括：形成填充在所述线路衬底与所述半导体封装之间的空间中的底部填充结构，其中所述底部填充结构覆盖所述绝缘密封体的所述第二部分。
以上概述了若干实施例的特征，以使所属领域中的技术人员可更好地理解本公开的各个方面。所属领域中的技术人员应理解，他们可容易地使用本公开作为设计或修改其他工艺及结构的基础来施行与本文中所介绍的实施例相同的目的和/或实现与本文中所介绍的实施例相同的优点。所属领域中的技术人员还应认识到，这些等效构造并不背离本公开的精神及范围，而且他们可在不背离本公开的精神及范围的条件下在本文中作出各种改变、代替及变更。

Claims (10)

1.一种封装结构，包括：
线路衬底；以及
半导体封装，设置在所述线路衬底上，其中所述半导体封装包括：
多个半导体管芯；
绝缘密封体，其中所述绝缘密封体包括第一部分及从所述第一部分突出的第二部分，所述第一部分包封所述多个半导体管芯且具有平坦的第一表面，且所述第二部分具有平坦的第二表面，所述平坦的第二表面位于与所述平坦的第一表面不同的水平高度处；以及
连接结构，在所述平坦的第一表面上位于所述绝缘密封体的所述第一部分之上，且位于所述多个半导体管芯上，其中所述连接结构电连接到所述多个半导体管芯及所述线路衬底。
2.根据权利要求1所述的封装结构，还包括填充在所述线路衬底与所述半导体封装之间的底部填充结构，其中所述底部填充结构覆盖所述绝缘密封体的所述平坦的第二表面。
3.根据权利要求1所述的封装结构，其中所述半导体封装还包括多个电连接件及第一底部填充胶，所述多个电连接件位于所述多个半导体管芯与所述连接结构之间，所述第一底部填充胶覆盖所述多个电连接件且填充在所述多个半导体管芯与所述连接结构之间的空间中。
4.根据权利要求1所述的封装结构，其中所述绝缘密封体还包括位于所述第一部分与所述第二部分之间的连接部分，所述连接部分具有倾斜表面，所述倾斜表面与所述平坦的第一表面接合且相对于所述平坦的第二表面具有台阶高度差。
5.根据权利要求1所述的封装结构，其中所述连接结构具有第一部分及环绕所述第一部分的第二部分，所述第一部分具有平坦的顶表面，且所述第二部分具有与所述平坦的顶表面接合的倾斜表面。
6.一种封装结构，包括：
线路衬底；
中介层结构，设置在所述线路衬底上，其中所述中介层结构包括：
芯体部分；
多个穿孔，形成在所述芯体部分中；以及
重布线结构，位于所述芯体部分上且电连接到所述多个穿孔及所述线路衬底；
多个半导体管芯，设置在所述中介层结构上且电连接到所述多个穿孔及所述重布线结构；以及
绝缘密封体，设置在所述中介层结构上且包封所述多个半导体管芯，其中所述绝缘密封体包括第一部分及环绕所述第一部分的第二部分，所述第一部分包封所述多个半导体管芯且与所述中介层结构交叠，所述第二部分不与所述中介层结构交叠，且所述第一部分的高度不同于所述第二部分的高度。
7.根据权利要求6所述的封装结构，还包括填充在所述线路衬底与所述中介层结构之间的空间中的底部填充结构，其中所述底部填充结构覆盖所述绝缘密封体的所述第二部分。
8.根据权利要求6所述的封装结构，其中所述绝缘密封体还包括倾斜部分，所述倾斜部分将所述第二部分接合到所述第一部分。
9.一种制作封装结构的方法，包括：
形成半导体封装，包括：
提供芯体部分，所述芯体部分具有多个封装区及对所述多个封装区中的每一者进行分隔的附属区，其中在所述芯体部分中的所述多个封装区中形成多个穿孔；
在所述多个封装区中的每一者中将多个半导体管芯贴合在所述芯体部分的第一表面上，其中所述多个半导体管芯电连接到所述多个穿孔；
在所述多个封装区及所述附属区中在所述芯体部分的所述第一表面上形成绝缘密封体，以包封所述多个半导体管芯；
形成位于所述芯体部分的与所述第一表面相对的第二表面上且位于所述多个封装区及所述附属区中的重布线结构，所述重布线结构电连接到所述多个穿孔，其中所述芯体部分、所述多个穿孔及所述重布线结构构成中介层结构；
执行锯切工艺，以移除位于所述附属区中的所述中介层结构的部分及位于所述附属区中的所述绝缘密封体的部分，使得所述绝缘密封体形成有第一部分及从所述第一部分突出的第二部分，所述第一部分包封所述多个半导体管芯且具有平坦的第一表面，且所述第二部分具有平坦的第二表面，所述平坦的第二表面位于与所述平坦的第一表面不同的水平高度处；
在所述锯切工艺之后将所述多个封装区彼此分离，以形成所述半导体封装；以及
将所述半导体封装经由多个导电端子贴合到线路衬底上。
10.根据权利要求9所述的制作封装结构的方法，其中所述锯切工艺包括：
执行第一锯切工艺，以移除位于所述附属区中的所述中介层结构的部分及位于所述附属区中的所述绝缘密封体的部分，从而形成第一沟槽；以及
在所述第一沟槽中执行第二锯切工艺，以锯切穿透所述绝缘密封体。
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