KR20220007192A - 언더필이 구비된 반도체 패키지 및 이의 제조 방법 - Google Patents

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KR20220007192A
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underfill
recess
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유재경
고영권
이자연
이재은
이택훈
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Abstract

반도체 패키지는 기판, 상기 기판 상에 배치되는 인터포저, 상기 기판과 인터포저 사이에 배치되는 제1 언더필, 상기 인터포저 상에 배치되는 적어도 하나의 로직 칩과 적어도 하나의 메모리 스택, 및 상기 인터포저 상에 배치되고, 상기 적어도 하나의 로직 칩의 측면과 상기 적어도 하나의 메모리 스택의 측면을 감싸는 몰딩재를 포함하되, 상기 몰딩재는 높이가 서로 다른 영역을 포함하고, 상기 제1 언더필은 상기 몰딩재의 일부 영역 상을 덮도록 배치된다.

Description

언더필이 구비된 반도체 패키지 및 이의 제조 방법{SEMICONDUCTOR PACKAGE INCLUDING UNDERFILL AND METHOD FOR MANUFACTURING THE SAME}
본 개시는 반도체 패키지 및 이의 제조 방법에 관한 것이다.
차세대 고성능 통신 기기를 위하여 높은 대역 폭(HBM: high bandwidth)을 갖는 로직 소자 및 메모리 소자들을 가진 반도체 패키지가 주목받고 있다. 반도체 패키지는 기판 상에 실장된 인터포저, 및 인터포저 상에 실장된 로직 칩과 다수의 메모리 스택들을 포함할 수 있다.
특히, 이동 통신에 적합하게 설계된 반도체 패키지는 얇은 두께로 제조되므로, 휨(warpage) 등 외부의 물리적 스트레스에 매우 취약할 수 있다.
본 개시의 실시예들에 따른 과제는 내부 소자들 간의 크랙 발생을 최소화한 반도체 패키지 및 이의 제조 방법을 제공하고자 하는 것이다.
본 개시의 실시예들에 따른 다른 과제는 몰딩재와 언더필 간의 수평 방향으로 형성되는 유효 응력(effective stress)을 감소시킬 수 있는 구조를 가진 반도체 패키지 및 이의 제조 방법을 제공하고자 하는 것이다.
본 개시의 과제들은 이상에서 언급한 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 통상의 기술자에게 명확하게 이해될 수 있을 것이다.
상기 과제를 해결하기 위한 본 개시의 일 실시예에 따른 반도체 패키지는, 기판, 상기 기판 상에 배치되는 인터포저, 상기 기판과 인터포저 사이에 배치되는 제1 언더필, 상기 인터포저 상에 배치되는 적어도 하나의 로직 칩과 적어도 하나의 메모리 스택, 및 상기 인터포저 상에 배치되고, 상기 적어도 하나의 로직 칩의 측면과 상기 적어도 하나의 메모리 스택의 측면을 감싸는 몰딩재를 포함하되, 상기 몰딩재는 높이가 서로 다른 영역을 포함하고, 상기 제1 언더필은 상기 몰딩재의 일부 영역 상을 덮도록 배치된다.
또한, 상기 과제를 해결하기 위한 본 개시의 일 실시예에 따른 반도체 패키지는, 적어도 하나의 로직 칩과 복수의 메모리 스택들, 상기 적어도 하나의 로직 칩과 복수의 메모리 스택들의 측면을 감싸는 몰딩재, 및 상기 몰딩재의 테두리를 감싸고, 상기 몰딩재의 일부 영역 상에서 중첩하는 언더필을 포함하되, 상기 몰딩재는 최대 높이를 가진 부분을 포함하는 기준 영역, 및 상기 기준 영역보다 높이가 낮은 적어도 하나의 리세스 영역을 포함하고, 상기 몰딩재는 평면상 복수의 변들, 및 상기 복수의 변들 중 인접한 두 변이 만나 정의하는 복수의 모서리들을 포함하고, 상기 적어도 하나의 리세스 영역은 상기 복수의 모서리를 포함한다.
또한, 상기 과제를 해결하기 위한 본 개시의 일 실시예에 따른 반도체 패키지는, 기판, 상기 기판 상에 배치되는 인터포저, 상기 기판과 인터포저 사이에 배치되는 언더필, 상기 인터포저 상에 배치되는 로직 칩 및 상기 로직 칩을 중심으로 대칭적으로 나란하게 배치되는 제1 메모리 스택과 제2 메모리 스택, 및 상기 인터포저 상에 배치되고, 상기 로직 칩, 제1 메모리 스택, 및 제2 메모리 스택의 측면을 감싸는 몰딩재를 포함하되, 상기 몰딩재는 기준 영역, 및 상기 기준 영역보다 높이가 낮은 제1 리세스 영역과 제2 리세스 영역을 포함하고, 상기 언더필은 상기 몰딩재의 측면, 및 상기 제1 리세스 영역과 상기 제2 리세스 영역 상에서 상기 제1 리세스 영역 및 상기 제2 리세스 영역과 중첩되도록 배치되고, 상기 언더필의 높이는 제1 리세스 영역의 높이보다 높되, 상기 기준 영역의 높이보다 낮다.
또한, 상기 과제를 해결하기 위한 본 개시의 일 실시예에 따른 반도체 패키지의 제조 방법은, 인터포저 상에 적어도 하나의 로직 칩과 복수의 메모리 스택들을 형성하고, 상기 인터포저 상에 몰딩재를 도포한 후 경화시키고, 상기 몰딩재의 일부를 제거하는 공정을 통해 상기 몰딩재에 높이가 서로 다른 영역을 형성시키고, 상기 인터포저를 기판에 실장하고, 및 상기 기판과 상기 인터포저의 사이, 상기 몰딩재의 테두리 외측, 및 상기 몰딩재의 일부 영역 상에 언더필을 형성시킨다.
기타 실시예의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
본 개시의 실시예들에 따르면, 몰딩재와 언더필 간의 수평 방향으로 형성되는 유효 응력(effective stress)이 감소되므로, 반도체 패키지의 손상 가능성이 줄어들 수 있다.
실시예들에 따른 효과는 이상에서 예시된 내용에 의해 제한되지 않으며, 더욱 다양한 효과들이 본 명세서 내에 포함되어 있다.
도 1은 본 개시의 일 실시예에 따른 반도체 패키지를 개략적으로 도시한 투영 상면도이다.
도 2는 도 1의 Ⅰ-Ⅰ’선에 대응하는 반도체 패키지의 개략적인 단면도이다.
도 3은 도 2의 Ⅱ영역을 확대한 도면이다.
도 4는 도 2의 Ⅲ영역을 확대한 도면이다.
도 5 내지 도 9는 본 개시의 일 실시예에 따른 반도체 패키지를 제조하는 과정을 개략적으로 도시한 단면도이다.
도 10 내지 도 16은 각각 본 개시의 일 실시예에 따른 반도체 패키지를 개략적으로 도시한 투영 상면도이다.
도 17 내지 도 19는 각각 본 개시의 일 실시예에 따른 반도체 패키지의 일부 영역의 단면을 개략적으로 도시한 도면이다.
도 20은 본 개시의 일 실시예에 따른 반도체 패키지의 제조 방법에서 일 과정을 개략적으로 도시한 단면도이다.
도 1은 본 개시의 일 실시예에 따른 반도체 패키지를 개략적으로 도시한 투영 상면도이다. 도 2는 도 1의 Ⅰ-Ⅰ'선에 대응하는 반도체 패키지의 개략적인 단면도이다. 도 3은 도 2의 Ⅱ영역을 확대한 도면이다. 도 4는 도 2의 Ⅲ영역을 확대한 도면이다.
도 1을 참조하면, 반도체 패키지(1)는 기판(10), 기판(10) 상부에 배치된 적어도 하나의 로직 칩들(31, 32)과 적어도 하나의 메모리 스택들(41~48), 로직 칩들(31, 32)과 메모리 스택들(41~48)을 둘러싸는 몰딩재(20) 및 제1 언더필(50)을 포함한다. 반도체 패키지(1)의 상부 방향은 제3 방향(DR3)이 지칭한다. 설명의 편의를 위해, 도 1을 기준으로 도면상 제1 방향(DR1)이 상측 또는 하측 방향을 지칭하고, 제2 방향(DR2)이 도면상 좌측 또는 우측 방향을 지칭하고, 제3 방향(DR3)은 제1 방향(DR1)과 제2 방향(DR2)이 정의하는 평면의 법선 방향을 지칭하는 것으로 정의한다. 다만, 이에 제한되지 않고, 제1 방향(DR1), 제2 방향(DR2) 및 제3 방향(DR3)은 서로 교차하는 방향으로 이해될 수 있다.
기판(10)은 반도체 패키지(1)의 베이스 부재일 수 있다. 기판(10)은 각각 인쇄회로기판(PCB: Printed Circuit Board), 가요성 인쇄회로기판(FPCB: Flexible Printed Circuit Board), 실리콘 베이스 기판, 세라믹 기판, 유리 기판 또는 절연성 회로 기판들 중에서 선택될 수 있다. 일 실시예로, 기판(10)은 인쇄회로기판 또는 가요성 인쇄회로기판일 수 있다.
일 실시예로, 반도체 패키지(1)는 제1 로직 칩(31) 및 제2 로직 칩(32)을 포함할 수 있다. 제1 로직 칩(31) 및 제2 로직 칩(32)은 기판(10) 상에서 서로 인접하도록 제1 방향(DR1)으로 나란하게(side-by-side) 배치될 수 있다. 제1 로직 칩(31) 및 제2 로직 칩(32)은 각각, 코어 프로세서, 주문형 반도체(ASIC: Application Specific Integrated Circuit), 모바일 AP(Application Processor), 또는 기타 프로세싱 칩들 중 하나를 포함할 수 있다. 제1 로직 칩(31) 및 제2 로직 칩(32)은 수평적으로 동일한 레벨에 배치될 수 있다.
일 실시예로, 반도체 패키지(1)는 제1 내지 제8 메모리 스택들(41~48)을 포함할 수 있다. 제1 내지 제4 메모리 스택들(41~44)은 제1 로직 칩(31)과 상기 제1 방향(DR1)과 교차하는 제2 방향(DR2)으로 나란하게 배치될 수 있다. 제5 내지 제8 메모리 스택들(45~48)은 제2 로직 칩(32)과 제2 방향(DR2)으로 나란하게 배치될 수 있다.
실시예에 따라, 제1 내지 제4 메모리 스택들(41~44)은 제2 방향(DR2)으로 제1 로직 칩(31)의 양쪽에 대칭적으로(symmetrically) 나란하게 배치될 수 있다.
일 예로, 제1 및 제2 메모리 스택들(41, 42)은 제1 로직 칩(31)의 일 측면(도면상 왼쪽)에 인접하여 배치될 수 있다. 제3 및 제4 메모리 스택들(43, 44)은 제1 로직 칩(31)의 타 측면(도면상 오른쪽)에 인접하여 배치될 수 있다. 제1 및 제2 메모리 스택들(41, 42)은 제1 방향(DR1)으로 나란하게 정렬될 수 있고, 제3 및 제4 메모리 스택들(43, 44)도 제1 방향(DR1)으로 나란하게 정렬될 수 있다.
일 예로, 제5 및 제6 메모리 스택들(45, 46)은 제2 로직 칩(32)의 일 측면(도면상 왼쪽)에 인접하여 배치될 수 있다. 제7 및 제8 메모리 스택들(47, 48)은 제2 로직 칩(32)의 타 측면(도면상 오른쪽)에 인접하여 배치될 수 있다. 제5 및 제6 메모리 스택들(45, 46)은 제1 방향(DR1)으로 나란하게 정렬될 수 있고, 제7 및 제8 메모리 스택들(47, 48)도 제1 방향(DR1)으로 나란하게 정렬될 수 있다.
로직 칩들(31, 32)은 매우 가깝게 인접하도록 배치될 수 있다. 제1 로직 칩(31)과 제2 로직 칩(32)은 약 0.04mm 내지 약 0.08mm 정도의 간격으로 이격되거나 또는 인접할 수 있다. 예시적인 실시예에서, 제1 로직 칩(31)과 제2 로직 칩(32)의 간격은 약 0.06mm일 수 있다.
예컨대, 각 로직 칩 사이의 최소 이격 거리는 로직 칩들(31, 32)과 메모리 스택들(41~48)의 최소 이격 거리보다 작을 수 있다. 로직 칩들(31, 32)과 메모리 스택들(41~48)은 약 0.5mm 내지 약 0.9mm 정도의 간격으로 이격되거나 인접할 수 있다. 예시적인 실시예에서, 로직 칩들(31, 32)과 메모리 스택들(41~48)의 간격은 약 0.7㎜일 수 있다.
몰딩재(20)는 기판(10)의 상면에서 로직 칩들(31, 32) 및 메모리 스택들(41~48)의 측면들을 감쌀 수 있다. 몰딩재(20)는 로직 칩들(31, 32)과 메모리 스택들(41~48) 사이를 채울 수 있다. 로직 칩들(31, 32) 및 메모리 스택들(41~48)의 각 상면은 몰딩재(20)에 덮이지 않고 노출될 수 있다. 실시예에 따라, 로직 칩들(31, 32) 및 메모리 스택들(41~48)의 상면의 높이와 몰딩재(20)의 최상면의 높이는 동일할 수 있다. 몰딩재(20)는 에폭시 몰딩 컴파운드(EMC: Epoxy Molding Compound)를 포함할 수 있다.
일 실시예로, 몰딩재(20)의 테두리는 평면상 사각 형상일 수 있다. 몰딩재(20)는 평면상 테두리에 4개의 변들(SD1~SD4) 및 인접하는 두 변들이 만나는 지점으로 정의되는 4개의 모서리들(EG1~EG4)을 포함할 수 있다. 예를 들어, 몰딩재(20)는 평면상 제1 방향(DR1)으로 연장하며 나란하게 배치되는 제1 변(SD1)과 제3 변(SD3), 제2 방향(DR2)으로 연장하며 나란하게 배치되는 제2 변(SD2)과 제4 변(SD4)을 포함할 수 있다. 도 1을 기준으로, 제1 변(SD1)은 제3 변(SD3) 대비 좌측에 위치하고, 제2 변(SD2)은 제4 변(SD4) 대비 상측에 위치할 수 있다. 제1 변(SD1)과 제2 변(SD2)은 서로 접하는 지점을 포함하며, 상기 지점은 제1 모서리(EG1)로 정의될 수 있다. 제2 변(SD2)과 제3 변(SD3)은 서로 접하는 지점을 포함하며, 상기 지점은 제2 모서리(EG2)로 정의될 수 있다. 제3 변(SD3)과 제4 변(SD4)은 서로 접하는 지점을 포함하며, 상기 지점은 제3 모서리(EG3)로 정의될 수 있다. 제4 변(SD4)과 제1 변(SD1)은 서로 접하는 지점을 포함하며, 상기 지점은 제4 모서리(EG4)로 정의될 수 있다.
일 실시예로, 몰딩재(20)의 제1 내지 제4 변(SD4)의 길이는 약 15mm 이상일 수 있다.
일 실시예로, 몰딩재(20)는 기준 영역(RFA) 및 복수의 리세스 영역들(RCA1~RCA4)을 포함할 수 있다. 기준 영역(RFA)은 몰딩재(20)에서 최대 높이를 갖는 부분을 포함하는 영역으로 정의될 수 있다. 각 리세스 영역(RCA1~RCA4)은 기준 영역(RFA) 대비 상대적으로 높이가 낮은 영역으로 정의될 수 있다.
일 실시예로, 복수의 리세스 영역들(RCA1~RCA4)은 제1 리세스 영역(RCA1), 제2 리세스 영역(RCA2), 제3 리세스 영역(RCA3) 및 제4 리세스 영역(RCA4)을 포함할 수 있다. 예를 들어, 제1 리세스 영역(RCA1)은 제1 모서리(EG1)를 포함하고, 제2 리세스 영역(RCA2)은 제2 모서리(EG2)를 포함하고, 제3 리세스 영역(RCA3)은 제3 모서리(EG3)를 포함하고, 제4 리세스 영역(RCA4)은 제4 모서리(EG4)를 포함할 수 있다. 예시적인 실시예에서, 각 리세스 영역은 평면상 사각 형상일 수 있다.
일 실시예로, 각 리세스 영역의 폭(w1)은 몰딩재(20)의 일 변의 길이(w2) 이하일 수 있다. 예를 들어, 몰딩재(20)의 폭(w1)은 약 50um 이상일 수 있다.
일 실시예로, 복수의 리세스 영역이 차지하는 면적은 평면상 몰딩재의 면적 대비 약 0.2% 내지 약 20% 일 수 있다.
일 실시예로, 제1 언더필(50)은 평면상 몰딩재(20)의 측면의 적어도 일부를 감싸도록 형성될 수 있다. 제1 언더필(50)은 몰딩재(20)의 각 리세스 영역(RCA1~RCA4)의 상면의 적어도 일부를 덮도록 형성될 수 있다.
일 실시예로, 로직 칩들(31, 32)과 메모리 스택들(41~48)은 몰딩재(20)의 기준 영역(RFA) 내측에 위치할 수 있다.
도 1 및 도 2를 참조하면, 일 실시예로, 반도체 패키지(1)는 기판(10), 기판(10) 상에 배치된 제1 언더필(50), 제1 언더필(50) 상에 배치되는 인터포저(60), 인터포저(60) 상에 배치되는 몰딩재(20)와 제2 언더필(70) 및 제2 언더필(70) 상에 배치되는 로직 칩들(31, 32)과 메모리 스택들(41~48)을 포함할 수 있다. 또한, 반도체 패키지(1)는 기판 범프들(SB), 인터포저 범프들(IB), 및 칩 범프들(CB)을 더 포함할 수 있다. 기판 범프들(SB)은 기판(10)의 하부에 배치될 수 있다. 인터포저 범프들(IB)은 인터포저(60) 하부에 배치되며, 기판(10)과 인터포저(60) 사이에 위치할 수 있다. 칩 범프들(CB)은 로직 칩들(31, 32) 및 메모리 스택들(41~48) 하부에 배치되며, 각 칩 범프(CB)는 로직 칩들(31, 32)과 인터포저(60) 사이 또는 메모리 스택들(41~48)과 인터포저(60) 사이에 위치할 수 있다.
기판(10) 상에 인터포저(60)가 실장될 수 있다. 인터포저(60)는 인쇄회로기판(PCB: Printed Circuit Board), 가요성 인쇄회로기판(FPCB: Flexible Printed Circuit Board), 실리콘 베이스 기판, 세라믹 기판, 유리 기판, 또는 절연성 회로 기판들 중에서 선택될 수 있다. 예를 들어, 기판(10)은 인쇄회로기판 또는 가요성 인쇄회로기판들 중에서 선택될 수 있다. 일 실시예로, 인터포저(60)는 실리콘 베이스 기판일 수 있다.
인터포저(60) 상면에는 로직 칩들(31, 32) 및 메모리 스택들(41~48)이 실장될 수 있다. 인터포저(60)는 재배선 구조(re-distribution structure)를 포함하는 기판(10)일 수 있다. 인터포저(60)는 각 로직 칩(31, 32)과 기판(10)을 전기적으로 연결하고, 각 메모리 스택과 기판(10)을 전기적으로 연결할 수 있다.
반도체 패키지(1)는 기판(10)의 하부에 배치된 기판 범프 패드들(SP) 및 기판(10)의 상부에 배치된 인터포저 범프 패드들(IP)을 포함할 수 있다. 기판 범프 패드들(SP)과 인터포저 범프 패드들(IP)은 기판(10) 내 수직 방향으로 형성된 배선들 및 수평 방향으로 형성된 배선들을 통해 전기적으로 연결될 수 있다. 기판 범프 패드들(SP)은 기판 범프들(SB)과 접촉하여 외부의 회로 보드와 전기적으로 연결될 수 있다. 인터포저 범프 패드들(IP)은 인터포저 범프들(IB)과 접촉하여 인터포저(60)와 전기적으로 연결될 수 있다.
일 실시예로, 반도체 패키지(1)는 기판(10)과 인터포저(60) 사이에 배치된 제1 언더필(50)을 포함할 수 있다. 일 실시예로, 제1 언더필(50)은 인터포저 범프(IB)가 형성된 부분을 제외하고, 인터포저(60)의 배면 전체에 걸쳐 형성될 수 있다. 제1 언더필(50)은 인터포저 범프들(IB)을 감쌀 수 있다. 또한, 제1 언더필(50)은 평면상 인터포저(60)의 테두리를 둘러싸도록 형성될 수 있다. 또한, 제1 언더필(50)은 평면상 몰딩재(20)의 테두리를 둘러싸도록 형성되되, 몰딩재(20)의 최하면의 높이보다 높은 높이를 갖도록 형성될 수 있다.
일 실시예로, 제1 언더필(50)은 몰딩재(20)의 적어도 일부 영역 상에까지 오버플로우(overflow)되도록 형성될 수 있다. 본 명세서에서 "오버플로우(overflow)"란 제1 구성요소의 하부에 배치된 제2 구성요소가 제1 구성요소의 측면 및 상부 면의 일부를 덮도록 형성(즉, 중첩하여 배치)된 것을 의미한다. 예를 들어, 제1 언더필(50)은 몰딩재(20)의 각 리세스 영역(RCA1~RCA4)의 상면의 적어도 일부를 덮도록 배치될 수 있다. 실시예에 따라, 제1 언더필(50)은 몰딩재(20)의 각 리세스 영역(RCA1~RCA4)의 상에 배치되되, 기준 영역(RFA) 상에 비배치될 수 있다.
일 실시예로, 제1 언더필(50)에서 몰딩재(20)의 적어도 일부 영역 상에까지 오버플로우(overflow)되도록 형성된 부분의 높이는 몰딩재(20)의 기준 영역(RFA)의 높이보다 낮을 수 있다. 실시예에 따라, 제1 언더필(50)은 기준 영역(RFA)과 각 리세스 영역(RCA1~RCA4)의 경계면의 일부 높이까지 접하도록 형성될 수 있다.
제1 언더필(50)은 기판(10)과 인터포저(60) 사이의 접착력을 제공할 수 있다. 일 실시예로, 제1 언더필(50)은 열경화성 수지를 포함할 수 있다.
제2 언더필(70)은 인터포저(60)와 로직 칩들(31, 32) 사이 및 인터포저(60)와 메모리 스택들(41~48) 사이에 형성되어 칩 범프들(CB)을 감쌀 수 있다. 제2 언더필(70)은 인터포저(60)와 로직 칩들(31, 32) 및 인터포저(60)와 메모리 스택들(41~48) 사이의 접착력을 제공할 수 있다. 일 실시예로 제2 언더필(70)은 열경화성 수지를 포함할 수 있다.
일 실시예로, 몰딩재(20)는 인터포저(60) 상에 배치될 수 있다. 실시예에 따라, 몰딩재(20)는 인터포저(60)의 상면이 노출되지 않도록 형성될 수 있다. 예를 들어, 몰딩재(20)는 인터포저(60)의 전 영역에 중첩되도록 형성될 수 있다. 몰딩재(20)는 인터포저(60) 상 직접 배치되어, 로직 칩들(31, 32) 및 메모리 스택들(41~48)의 측면들을 감쌀 수 있다.
일 실시예로, 반도체 패키지(1)의 총 높이 또는 두께는 약 2.7mm 내지 약 3.3mm일 수 있다. 예를 들어, 기판(10)은 약 1.5mm 내지 약 2mm의 두께를 가질 수 있다. 기판 범프들(SB)의 직경 또는 두께는 약 0.2mm 내지 약 0.8mm일 수 있다. 일 실시예로, 인터포저(60)는 기판(10)보다 얇을 수 있다. 예를 들어, 인터포저(60)는 약 0.5mm 내지 약 1.5mm의 두께를 가질 수 있다. 인터포저 범프들(IB)의 직경 또는 두께는 기판 범프들(SB)보다 작은 약 0.05mm 내지 약 0.1mm일 수 있다. 일 실시예로, 칩 범프들(CB)의 직경 또는 두께는 인터포저 범프들(IB)의 직경 또는 두께 보다 작을 수 있다. 예를 들어, 칩 범프들(CB)의 직경 또는 두께는 약 0.02mm 내지 0.05mm일 수 있다. 예를 들어, 로직 칩들(31, 32) 및 메모리 스택들(41~48)의 두께는 약 0.65mm 내지 약 0.72mm일 수 있다. 예를 들어, 인터포저 범프들(IB), 인터포저(60), 칩 범프들(CB) 및 로직 칩들(31, 32)을 포함하는 총 두께는 약 0.8 내지 1.0mm일 수 있다.
도 1 내지 도 3을 참조하면, 각 리세스 영역(RCA1~RCA4)은 기준 영역(RFA)보다 높이가 낮을 수 있다. 이하에서, 제1 리세스 영역(RCA1)을 기준으로 복수의 리세스 영역들(RCA1~RCA4)을 설명한다. 즉, 제1 리세스 영역(RCA1)에 대한 설명이 제2 내지 제4 리세스 영역(RCA4)에 적용될 수 있다. 실시예에 따라, 높이로 설명되는 내용이 두께에 대한 것으로 적용될 수도 있다.
일 예로, 도시된 것과 같이, 몰딩재(20)는 모서리에 인접한 영역(예, 리세스 영역들(RCA1~RCA4))에서 리세스된 형상일 수 있다. 다른 예로, 몰딩재(20)는 모서리에 인접한 영역에 노치(notch) 또는 트렌치(trench)를 포함하는 형태일 수도 있다.
본 명세서에서 몰딩재(20)의 각 영역(예, RFA, RCA1~RCA4) 높이는 후술하는 인터포저(60, 도 2 참조)의 상면(또는, 기판(10)의 상면)을 기준으로 정의될 수 있다. 일 실시예로, 기준 영역(RFA)은 모든 위치에서 실질적으로 동일한 높이를 가질 수 있다. 실시예에 따라, 기준 영역(RFA)은 몰딩재(20)에서 최대 두께를 가질 수 있다. 실시예에 따라, 복수의 리세스 영역들(RCA1~RCA4)은 기준 영역(RFA) 대비 두께가 작을 수 있다.
일 실시예로, 제1 리세스 영역(RCA1)의 높이(h2)는 기준 영역(RFA)의 높이(h1) 대비 약 5% 내지 약 50% 일 수 있다. 예를 들어, 몰딩재(20)는 기준 영역(RFA)에서 인터포저(60)의 상면으로부터 높이(h1)가 약 0.5mm 내지 약 1mm이고, 제1 리세스 영역(RCA1)에서 인터포저(60)의 상면으로부터 높이(h2)가 약 25um 내지 약 500um일 수 있다. 예를 들어, 기준 영역(RFA)과 제1 리세스 영역(RCA1)의 높이 차(h3)는 약 500um 내지 약 975um일 수 있다.
예시적인 실시예에서, 제1 리세스 영역(RCA1)과 기준 영역(RFA)의 경계는 인터포저(60) 범프가 형성된 위치로부터 외측에 위치할 수 있다.
일 실시예로, 제1 언더필(50)은 제1 리세스 영역(RCA1)의 외측면 및 상면의 적어도 일부를 덮도록 배치될 수 있다. 제1 언더필(50)은 제1 리세스 영역(RCA1)의 외측에서 경사진 형태로 기판(10)에 접하도록 형성될 수 있다. 예시적인 실시예에서, 제1 언더필(50)은 테두리에 경사면(50L)을 포함할 수 있다. 도면상 경사면(50L)이 평면인 것으로 도시했으나, 이에 한정되지 않고 곡면을 포함할 수도 있다.
일 실시예로, 제1 리세스 영역(RCA1) 상면에 위치한 제1 언더필(50)의 영역의 두께(h4)(즉, 제1 언더필(50)의 상면으로부터의 높이)는 인터포저(60)의 상면으로부터 몰딩재(20)의 기준 영역(RFA) 높이(h1)와 제1 리세스 영역(RCA1)의 높이(h2)의 차(h3)보다 작을 수 있다.
일 실시예로, 제1 리세스 영역(RCA1)의 상면과 제1 언더필(50)이 접하는 면은 수직면이 아닌 부분을 포함할 수 있다. 일 예로, 제1 리세스 영역(RCA1)의 상면과 제1 언더필(50)이 접하는 면은 수평면을 포함할 수 있다. 상술한 수평면은 몰딩재(20)와 제1 언더필(50)이 접하는 면에 수평 방향으로 형성되는 외부 스트레스(예, 인장력)를 감소시킬 수 있다. 예를 들어, 제1 리세스 영역(RCA1)의 상면과 제1 언더필(50)이 접하는 면이 수평면일 경우, 몰딩재(20)와 제1 언더필(50)이 접하는 면에 대부분 수직 방향으로 스트레스가 작용하므로, 수평 방향으로 형성되는 유효 응력(effective stress)이 감소될 수 있다.
도 1 내지 도 4를 참조하면, 메모리 스택들(41~48)은 각각, 적층된 다수의 메모리 칩들(40a~40d), 관통 비아홀들(VIA), 및 접착 필름(AF)을 포함할 수 있다. 메모리 스택들(41~48)의 메모리 칩들(40a-40d)은 디램(DRAM: Dynamic Random Access Memory), 알램(RRAM: Resistive Random Access Memory), 엠램(MRAM: Magneto-resistive Random Access Memory), 피램(PRAM: Phase-Changeable Random Access Memory), 플래시(FLASH) 메모리 같은 비휘발성 메모리 칩, 또는 기타 다양한 메모리 칩들을 포함할 수 있다.
이하에서, 제3 메모리 스택(43)을 기준으로 복수의 메모리 스택들(41~48)을 설명한다. 일 실시예에서, 최하층의 메모리 칩(40a)은 베이스 다이(die)를 포함할 수 있다. 베이스 다이는 메모리 셀 칩 대신 DFT(design for test), JTAG(Joint Test Action Group), MBIST(memory built-in self-test) 같은 테스트 로직 회로, 파이(PHY) 같은 시그널 인터페이스 회로 등을 포함할 수 있다. 최하층의 메모리 칩(40a)이 베이스 다이일 경우, 적층된 메모리 칩은 4개 이상일 수 있다. 도면에는 메모리 칩(40b~40d)이 3개만 도시되었다. 관통 비아홀들(VIA)은 메모리 칩들(40a~40d)을 수직으로 관통하여 칩 범프들(CB)과 연결될 수 있다. 칩 범프들(CB)은 인터포저(60) 상면에 형성된 칩 패드들(CP)에 접촉할 수 있다. 칩 범프들(CB)과 관통 비아홀들(VIA)은 수직으로 정렬될 수 있다. 일 실시예로, 관통 비아홀들(VIA)에는 인접한 메모리 칩들(40a~40d)을 전기적으로 연결하는 연결 범프가 위치할 수 있다. 접착 필름(AF)은 적층된 메모리 칩들(40a-40d) 사이에 개재될 수 있다. 접착 필름(AF)은 다이 접착 필름(DAF: Die Attach Film)을 포함할 수 있다. 일 실시예에서, 접착 필름(AF)은 언더필 물질을 포함할 수 있다.
다음으로, 일 실시예 따른 반도체 패키지(1)를 제조하는 방법에 대해 개략적으로 설명한다.
도 5 내지 도 9는 본 개시의 일 실시예에 따른 반도체 패키지를 제조하는 과정을 개략적으로 도시한 단면도이다.
도 5 내지 도 9를 참조하면, 반도체 패키지(1)를 제조하는 방법은, 인터포저 상에 로직 칩들과 메모리 스택들을 형성(S110)하고, 몰딩재를 형성(S120)하고, 리세스 영역을 형성(S130)하고, 기판에 실장(S140)하고, 및 제1 언더필을 형성(S150)하는 과정을 포함할 수 있다.
우선, 인터포저 상에 로직 칩들과 메모리 스택들을 형성(S110)하는 것이 수행될 수 있다. 인터포저 상에 로직 칩들과 메모리 스택들을 형성(S110)하는 것은 인터포저(60) 상에 로직 칩들(31, 32)과 메모리 스택들(41~48)을 배치시키고, 각 로직 칩(31, 32)과 인터포저(60) 사이에 제2 언더필(70)을 도포하고, 각 메모리 스택(41~48)과 인터포저(60) 사이에 제2 언더필(70)을 도포하고, 제2 언더필(70)을 경화시키는 과정에 해당한다.
다음으로, 몰딩재를 형성(S120)하는 것이 수행될 수 있다. 몰딩재를 형성(S120)하는 것은 인터포저(60) 상에 직접 몰딩재(20)를 도포하고 경화시키는 몰딩 공정에 해당한다. 인터포저(60) 상에 로직 칩과 메모리 스택을 실장한 후 이를 몰딩하는 패키지 공정이 수행될 수 있다. 몰딩 공정을 통해 반도체 패키지(1)의 강성을 유지할 수 있다. 예시적인 실시예에서, 몰딩재(20)의 상면은 평평할 수 있다.
일 실시예로, 몰딩재(20)의 테두리는 인터포저(60)의 테두리와 일치하도록 도포될 수 있다. 예를 들어, 몰딩재(20)의 테두리는 인터포저(60)의 형상과 같이 평면상 사각 형상을 갖도록 도포될 수 있다. 또한, 몰딩재(20)는 로직 칩들(31, 32) 및 메모리 스택들(41~48)의 상면이 노출되도록 도포될 수 있다. 이에 따라, 몰딩재(20)가 도포된 이후, 인터포저(60)의 상면이 몰딩재(20), 로직 칩들(31, 32) 및 메모리 스택에 의해 노출되지 않을 수 있다.
한편, 몰딩 공정을 진행하는 경우, 몰딩재(20)와 인접한 소자들의 열팽창계수(CTE: Coefficient of Thermal Expansion) 불일치 등의 이유로 워피지(warpage) 발생, 제1 언더필(50)의 채움성 악화, 다이와 몰딩재(20)간 크랙 발생 등의 문제가 발생할 수 있다.
다음으로, 리세스 영역을 형성(S130)하는 것이 수행될 수 있다. 리세스 영역을 형성(S130)하는 것는 몰딩재(20)에 적어도 하나의 리세스 영역(RCA1, RCA2)을 형성하는 과정에 해당한다. 리세스 영역을 형성(S130)하기 위해, 몰딩재(20)의 일부가 제거될 수 있다. 예를 들어, 몰딩재(20)의 각 모서리를 포함하는 영역에서 상부 일부가 제거될 수 있다. 상기 제거된 영역은 리세스 영역이 될 수 있다.
일 실시예로, 리세스 영역을 형성(S130)하는 과정에 레이저 공정이 포함될 수 있다. 예를 들어, 레이저 공정을 통해 몰딩재(20)의 일부 영역을 제거할 수 있다. 예를 들어, 몰딩재(20)에서 리세스 영역들(RCA1~RCA4)이 형성될 영역에 레이저를 조사하여 몰딩재(20)의 상부 일부를 제거할 수 있다.
다음으로, 기판에 실장(S140)하는 것이 수행될 수 있다. 기판에 실장(S140)하는 것은 로직 칩(31)과 메모리 스택(41, 43)이 실장되고, 상부에 리세스 영역들(RCA1, RCA2)이 형성된 몰딩재(20)가 배치된 인터포저(60)를 기판에 실장(S140)하는 과정에 해당한다. 인터포저(60) 하부에 배치된 각 인터포저 범프(IB)가 기판(10) 상부에 배치된 각 인터포저 범프 패드(IP)에 대응하도록 접촉시킬 수 있다.
다음으로, 제1 언더필을 형성(S150)하는 것이 수행될 수 있다. 제1 언더필을 형성(S150)하는 것은 기판(10)과 인터포저(60) 사이, 인터포저(60)와 몰딩재(20)의 테두리 외측 및 몰딩재(20)의 리세스 영역들(RCA1, RCA2)의 상부에 제1 언더필(50)을 도포하고 경화시키는 단계에 해당한다. 일정 점도를 가진 언더필 물질을 기판(10)과 인터포저(60) 사이, 인터포저(60)의 측면, 몰딩재(20)의 테두리 및 몰딩재(20)의 리세스 영역들(RCA1, RCA2)의 상부에 제1 언더필(50)을 도포하고, 열 경화시킬 수 있다. 한편, 몰딩재(20)의 일부 영역 상부에까지 제1 언더필을 형성(S150)시킴으로써, 몰딩재(20)와 접한 제1 언더필(50) 간의 크랙 발생 가능성을 최소화할 수 있다.
다음으로, 다른 실시예에 따른 반도체 패키지 또는 이를 제조하는 방법에 대해 설명하기로 한다. 이하, 도 1 내지 도 9와 도면상의 동일한 구성 요소에 대해서는 설명을 생략하고, 동일하거나 유사한 참조 부호를 사용하였다.
도 10 내지 도 16은 각각 본 개시의 일 실시예에 따른 반도체 패키지를 개략적으로 도시한 투영 상면도이다.
도 10 내지 도 16에 따른 각 실시예는 도 1의 실시예 대비, 적어도 하나의 로직 칩들과 적어도 하나의 메모리 스택들의 배치구조가 변형되었거나, 다른 칩들이 추가되었거나, 또는 리세스 영역의 형상, 위치가 다른 점에서 그 차이가 있다.
도 10을 참조하면, 일 실시예에 따른 반도체 패키지(1-1)는 보강 칩들(81, 82)을 더 포함할 수 있다.
보강 칩들(81, 82)은 상측에 배치된 로직 칩들(31, 32)과 하부에 배치된 로직 칩들(31, 32) 사이의 경계 영역(경계선)과 제2 방향(DR2)으로 정렬 및 중첩되도록 배치될 수 있다. 보강 칩들(81, 82))은 상대적으로 좌측에 배치된 제1 보강 칩(81) 및 우측에 배치된 제2 보강 칩(82)을 포함할 수 있다.
제1 보강 칩(81)은 제1, 제2, 제5 및 제6 메모리 스택들(41, 42, 45, 46)과 제1 방향(DR1)으로 정렬될 수 있다. 예를 들어, 제1 보강 칩(81)은 제2 메모리 스택(42)과 제5 메모리 스택(45) 사이에 배치될 수 있다.
제2 보강 칩(82)은 제3, 제4, 제7 및 제8 메모리 스택(43, 44, 47, 48)과 제1 방향(DR1)으로 정렬될 수 있다. 예를 들어, 제2 보강 칩(82)은 제4 메모리 스택(44)과 제7 메모리 스택(47) 사이에 배치될 수 있다.
일 실시예로, 각 보강 칩(81, 82)의 면적은 각 메모리 스택(41~48)의 면적 보다 작을 수 있다. 예를 들어, 보강 칩들(81, 82)의 단변들의 길이는 메모리 스택들(41~48)의 장변들보다 1/2 이하로 짧을 수 있다. 실시예에 따라, 보강 칩들(81, 82)의 장변의 길이는 메모리 스택들(41~48)의 단변의 길이보다 짧을 수 있다.
명확히 도시하진 않았지만, 보강 칩들(81, 82)은 육면체(hexahedrons or solid state) 형상을 가질 수 있다. 일 실시예로, 보강 칩들(81, 82)은 솔리드 더미 칩 또는 적층된 다수의 더미 칩들을 포함할 수 있다. 즉, 보강 칩들(81, 82)은 칩 스택을 포함할 수 있다. 보강 칩들(81, 82)은 실리콘 웨이퍼의 일부(실리콘 다이), 인쇄회로기판의 일부, 금속 또는 세라믹 다이, 에폭시 컴파운드, 고형화된 고분자 수지, 유리 같은 무기물, 또는 기타 단단한 물질을 포함할 수 있다.
반도체 패키지(1-1)는 보강 칩들(81, 82)을 더 포함함으로써, 휨 등의 물리적 스트레스로부터 우수한 저항력을 가질 수 있다.
도 11을 참조하면, 일 실시예에 따른 반도체 패키지(1-2)에서, 평면상 몰딩재(20)의 가상의 중심점을 기준으로, 제1 로직 칩(31)은 좌상측에 배치되고, 제1 내지 제4 메모리 스택들(41~44)은 우상측에 배치되고, 제5 내지 제8 메모리 스택들(45~48)은 좌하측에 배치되고, 제2 로직 칩(32)은 우하측에 배치될 수 있다.
일 실시예로, 제1 내지 제4 메모리 스택들(41~44)은 2*2 매트릭스 형태로 배치되고, 제5 내지 제8 메모리 스택들(45~48)은 2*2 매트릭스 형태로 배치될 수 있다.
도 12를 참조하면, 일 실시예에 따른 반도체 패키지(1-3)에서, 로직 칩들(31, 32)은 일측에 나란히 배치되고, 메모리 패키지는 타측에 행렬 형태(예, 4*2 행렬 또는 2*4 행렬)로 배치될 수 있다. 예를 들어, 평면상 몰딩재(20)의 가상의 중심점을 기준으로, 제1 로직 칩(31)은 좌상측에 배치되고, 제2 로직 칩(32)은 우상측에 배치되고, 제1 내지 제4 메모리 스택들(41~44)은 우하측에 배치되고, 제5 내지 제8 메모리 스택들(45~48)은 좌하측에 배치되고, 제2 로직 칩(32)은 우하측에 배치될 수 있다.
일 실시예로, 제1 로직 칩(31)과 제2 로직 칩(32)은 제2 방향(DR2)으로 정렬 및 중첩되도록 배치될 수 있다. 제1 메모리 스택(41)과 제2 메모리 스택(42), 제3 메모리 스택(43)과 제4 메모리 스택(44), 제5 메모리 스택(45)과 제6 메모리 스택(46) 및 제7 메모리 스택(47)과 제8 메모리 스택(48)은 각각 제1 방향(DR1)으로 정렬 및 중첩되도록 배치될 수 있다. 제1 메모리 스택(41), 제3 메모리 스택(43), 제5 메모리 스택(45) 및 제7 메모리 스택(47)은 제2 방향(DR2)으로 정렬 및 중첩되도록 배치될 수 있다. 제2 메모리 스택(42), 제4 메모리 스택(44), 제6 메모리 스택(46) 및 제8 메모리 스택(48)은 제2 방향(DR2)으로 정렬 및 중첩되도록 배치될 수 있다.
도 13을 참조하면, 일 실시예에 따른 반도체 패키지(1-4)는 하나의 로직 칩 및 복수의 메모리 스택들(41~48)을 포함할 수 있다. 예시적인 실시예에서, 제1 내지 제8 메모리 스택들(41~48)은 제1 로직 칩(31)을 기준으로 양쪽에 대칭적으로(symmetrically) 나란하게 배치될 수 있다.
도 14를 참조하면, 일 실시예에 따른 반도체 패키지(2)에서 몰딩재(20)는 평면상 삼각 형태의 리세스 영역들(RCA1~RCA4)을 포함할 수 있다. 예를 들어, 제1 리세스 영역(RCA1)은 제1 변(SD1), 제2 변(SD2) 및 제1 변(SD1)의 일 지점과 제2 변(SD2)의 일 지점을 연결하는 직선으로 이루어진 직각 삼각 형태일 수 있다. 제2 리세스 영역(RCA2)은 제2 변(SD2), 제3 변(SD3) 및 제2 변(SD2)의 일 지점과 제3 변(SD3)의 일 지점을 연결하는 직선으로 이루어진 직각 삼각 형태일 수 있다. 제3 리세스 영역(RCA3)은 제3 변(SD3), 제4 변(SD4) 및 제3 변(SD3)의 일 지점과 제4 변(SD4)의 일 지점을 연결하는 직선으로 이루어진 직각 삼각 형태일 수 있다. 제4 리세스 영역(RCA4)은 제4 변(SD4), 제1 변(SD1) 및 제4 변(SD4)의 일 지점과 제1 변(SD1)의 일 지점을 연결하는 직선으로 이루어진 직각 삼각 형태일 수 있다.
도 15를 참조하면, 일 실시예에 따른 반도체 패키지(3)에서 몰딩재(20)는 평면상 두 변과 일 곡선을 포함하는 테두리를 갖는 형태의 리세스 영역들(RCA1~RCA4)을 포함할 수 있다. 예를 들어, 리세스 영역들(RCA1~RCA4)은 평면상 부채꼴 형상일 수 있다 제1 리세스 영역(RCA1)은 제1 변(SD1), 제2 변(SD2) 및 제1 변(SD1)의 일 지점과 제2 변(SD2)의 일 지점을 연결하는 곡선으로 이루어진 부채꼴 형태일 수 있다. 제2 리세스 영역(RCA2)은 제2 변(SD2), 제3 변(SD3) 및 제2 변(SD2)의 일 지점과 제3 변(SD3)의 일 지점을 연결하는 곡선으로 이루어진 부채꼴 형태일 수 있다. 제3 리세스 영역(RCA3)은 제3 변(SD3), 제4 변(SD4) 및 제3 변(SD3)의 일 지점과 제4 변(SD4)의 일 지점을 연결하는 곡선으로 이루어진 부채꼴 형태일 수 있다. 제4 리세스 영역(RCA4)은 제4 변(SD4), 제1 변(SD1) 및 제4 변(SD4)의 일 지점과 제1 변(SD1)의 일 지점을 연결하는 곡선으로 이루어진 부채꼴 형태일 수 있다.
도 16을 참조하면, 일 실시예에 따른 반도체 패키지(4)에서 몰딩재(20)는 사각 테두리 형태의 하나의 리세스 영역(RCA)을 포함할 수 있다. 상기 리세스 영역(RCA)은 몰딩재(20)의 제1 내지 제4 모서리(EG4) 및 제1 변(SD1) 내지 제4 변(SD4)을 포함할 수 있다.
도 17 내지 도 19는 각각 본 개시의 일 실시예에 따른 반도체 패키지의 일부 영역의 단면을 개략적으로 도시한 도면이다.
도 17 내지 도 19에 따른 각 실시예는 도 3의 실시예 대비, 각 리세스 영역(RCA1~RCA4)의 단면상 형태가 변형된 점에서 그 차이가 있다. 이하에서 제1 리세스 영역(RCA1)을 기준으로 설명한다.
도 17을 참조하면, 일 실시예로, 제1 리세스 영역(RCA1)은 높이가 서로 다른 제1 서브 영역(RCA1a) 및 제2 서브 영역(RCA1b)을 포함할 수 있다. 예를 들어, 제1 서브 영역(RCA1a)은 제2 서브 영역(RCA1b) 보다 외측에 위치한 영역일 수 있다. 제1 서브 영역(RCA1a)의 높이(h5)는 제2 서브 영역(RCA1b)의 높이(h6)보다 낮을 수 있다. 일 예로, 제2 서브 영역(RCA1b)의 높이(h6)는 기준 영역(RFA)의 높이(h1)보다 낮을 수 있다. 실시예에 따라, 제2 서브 영역(RCA1b)의 높이(h6)는 제1 서브 영역(RCA1a)의 높이(h5)의 약 2배일 수 있다.
제1 몰딩재(20)는 제1 서브 영역(RCA1a) 및 제2 서브 영역(RCA1b) 상에까지 오버플로우될 수 있다.
도 18을 참조하면, 일 실시예로, 제1 리세스 영역(RCA1)은 경사면(20L)을 포함할 수 있다. 제1 몰딩재(20)는 제1 리세스 영역(RCA1)의 경사면(20L)의 일부 상에까지 오버플로우될 수 있다.
도 19를 참조하면, 일 실시예로, 제1 리세스 영역(RCA1)은 높이가 서로 다른 제1 서브 영역(RCA1a) 및 제2 서브 영역(RCA1b)을 포함하되, 제1 서브 영역(RCA1a) 대비 상대적으로 내측에 위치한 제2 서브 영역(RCA1b)은 경사면을 포함할 수 있다.
제1 몰딩재(20)는 제1 서브 영역(RCA1a) 및 제2 서브 영역(RCA1b)의 경사면(20L) 일부 상에까지 오버플로우될 수 있다.
도 20은 본 개시의 일 실시예에 따른 반도체 패키지의 제조 방법에서 일 과정을 개략적으로 도시한 단면도이다.
도 20을 참조하면, 도 7의 실시예 대비, 리세스 영역을 형성(S130-1)하는 과정에서 쏘잉(sawing) 공정을 통해 리세스 영역들(RCA1~RCA4)을 형성하는 점에서 그 차이가 있다.
일 실시예로, 소정의 강도를 가진 컷팅 부재(90)를 이용하여 경화된 몰딩재(20)의 모서리를 일부 영역을 제거할 수 있다. 예를 들어, 몰딩재(20)에서 리세스 영역들(RCA1~RCA4)이 형성될 영역을 회전 가능한 컷팅 부재(90)를 통해 물리적으로 제거시켜 몰딩재(20)의 상부 일부를 제거할 수 있다.
이상, 첨부된 도면을 참조하여 본 개시의 기술적 사상에 따른 실시 예들을 설명하였지만, 본 개시가 속하는 기술분야에서 통상의 지식을 가진 자는 본 개시가 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 이상에서 기술한 실시 예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해하여야 한다.
1: 반도체 패키지 10: 기판
20: 몰딩재 31, 32: 로직 칩들
41~48: 메모리 스택들 50: 제1 언더필
60: 인터포저 70: 제2 언더필
81, 82: 보강 칩들 90: 컷팅 부재
CB: 칩 범프들 CP: 칩 패드들
EG1: 제1 모서리 EG2: 제2 모서리
EG3: 제3 모서리 EG4: 제4 모서리
IB: 인터포저 범프들 IP: 인터포저 패드들
RCA1, RCA2: 제1 및 제2 리세스 영역
RFA: 기준 영역 SB: 기판 범프들
SD1: 제1 변 SD2: 제2 변
SD3: 제3 변 SD4: 제4 변
SP: 기판 범프 패드들

Claims (20)

  1. 기판;
    상기 기판 상에 배치되는 인터포저;
    상기 기판과 인터포저 사이에 배치되는 제1 언더필;
    상기 인터포저 상에 배치되는 적어도 하나의 로직 칩과 적어도 하나의 메모리 스택; 및
    상기 인터포저 상에 배치되고, 상기 적어도 하나의 로직 칩의 측면과 상기 적어도 하나의 메모리 스택의 측면을 감싸는 몰딩재를 포함하되,
    상기 몰딩재는 높이가 서로 다른 영역을 포함하고,
    상기 제1 언더필은 상기 몰딩재의 일부 영역 상을 덮도록 배치되는 반도체 패키지.
  2. 제1 항에 있어서,
    상기 몰딩재는,
    기준 영역; 및
    상기 기준 영역보다 높이가 낮은 적어도 하나의 리세스 영역을 포함하되,
    상기 적어도 하나의 리세스 영역은 상기 기준 영역 보다 외측에 위치하는 반도체 패키지.
  3. 제2 항에 있어서,
    상기 적어도 하나의 리세스 영역의 높이는 상기 기준 영역의 높이의 5%내지 50%인 반도체 패키지.
  4. 제2 항에 있어서,
    상기 제1 언더필은 상기 적어도 하나의 리세스 영역 상까지 오버플로우 되는 반도체 패키지.
  5. 제4 항에 있어서,
    상기 리세스 영역 상에 위치하는 제1 언더필의 두께는 상기 기준 영역과 상기 적어도 하나의 리세스 영역의 높이 차보다 작은 반도체 패키지.
  6. 제4 항에 있어서,
    상기 제1 언더필과 상기 적어도 하나의 리세스 영역의 상면이 접하는 면은 수평면을 포함하는 반도체 패키지.
  7. 제2 항에 있어서,
    상기 적어도 하나의 로직 칩과 상기 적어도 하나의 메모리 스택은 상기 기준 영역의 내측에 위치하는 반도체 패키지.
  8. 제2 항에 있어서,
    상기 각 리세스 영역은 높이가 서로 다른 복수의 서브 영역을 포함하는 반도체 패키지.
  9. 제2 항에 있어서,
    상기 리세스 영역은 경사면을 포함하는 반도체 패키지.
  10. 제2 항에 있어서,
    상기 기준 영역은 상기 인터포저의 상면을 기준으로 최대 높이를 가지고,
    상기 최대 높이는 상기 인터포저의 상면을 기준으로 0.5mm 내지 1mm이고,
    상기 리세스 영역의 높이는 상기 인터포저의 상면을 기준으로 25um 내지 500um인 반도체 패키지.
  11. 제1 항에 있어서,
    상기 제1 언더필은 테두리에 경사면을 포함하는 반도체 패키지.
  12. 제1 항에 있어서,
    상기 각 로직 칩과 상기 인터포저의 사이, 또는 상기 각 메모리 스택과 상기 인터포저의 사이에 배치되는 제2 언더필을 더 포함하는 반도체 패키지.
  13. 제1 항에 있어서,
    상기 몰딩재는 에폭시 몰딩 컴파운드(EMC: Epoxy Molding Compound)를 포함하는 반도체 패키지.
  14. 적어도 하나의 로직 칩과 복수의 메모리 스택들;
    상기 적어도 하나의 로직 칩과 복수의 메모리 스택들의 측면을 감싸는 몰딩재; 및
    상기 몰딩재의 테두리를 감싸고, 상기 몰딩재의 일부 영역 상에서 중첩하는 언더필을 포함하되,
    상기 몰딩재는 최대 높이를 가진 부분을 포함하는 기준 영역, 및 상기 기준 영역보다 높이가 낮은 적어도 하나의 리세스 영역을 포함하고,
    상기 몰딩재는 평면상 복수의 변들, 및 상기 복수의 변들 중 인접한 두 변이 만나 정의하는 복수의 모서리들을 포함하고,
    상기 적어도 하나의 리세스 영역은 상기 복수의 모서리를 포함하는 반도체 패키지.
  15. 제14 항에 있어서,
    상기 언더필은 상기 적어도 하나의 리세스 영역 상에 배치되되, 상기 기준 영역 상에 비배치되는 반도체 패키지.
  16. 제14 항에 있어서,
    상기 몰딩재는 평면상 4개의 변과 4개의 모서리를 포함하는 사각 형상이고, 4개의 리세스 영역들을 포함하되,
    상기 각 리세스 영역은 상기 각 모서리를 포함하고,
    상기 복수의 리세스 영역이 차지하는 면적은 평면상 상기 몰딩재의 면적 대비 0.2% 내지 20%인 반도체 패키지.
  17. 제16 항에 있어서,
    상기 각 리세스 영역의 폭은 50um 이상인 반도체 패키지.
  18. 제14 항에 있어서,
    상기 복수의 메모리 스택들 중 일부는 상기 적어도 하나의 로직 칩 중 일 로직 칩을 중심으로 대칭적으로 나란하게 배치되는 반도체 패키지.
  19. 기판;
    상기 기판 상에 배치되는 인터포저;
    상기 기판과 인터포저 사이에 배치되는 언더필;
    상기 인터포저 상에 배치되는 로직 칩 및 상기 로직 칩을 중심으로 대칭적으로 나란하게 배치되는 제1 메모리 스택과 제2 메모리 스택; 및
    상기 인터포저 상에 배치되고, 상기 로직 칩, 제1 메모리 스택, 및 제2 메모리 스택의 측면을 감싸는 몰딩재를 포함하되,
    상기 몰딩재는 기준 영역, 및 상기 기준 영역보다 높이가 낮은 제1 리세스 영역과 제2 리세스 영역을 포함하고,
    상기 언더필은 상기 몰딩재의 측면, 및 상기 제1 리세스 영역과 상기 제2 리세스 영역 상에서 상기 제1 리세스 영역 및 상기 제2 리세스 영역과 중첩되도록 배치되고,
    상기 언더필의 높이는 제1 리세스 영역의 높이보다 높되, 상기 기준 영역의 높이보다 낮은 반도체 패키지.
  20. 제19 항에 있어서,
    상기 언더필은 상기 기준 영역과 상기 각 리세스 영역의 경계면의 일부 높이까지 접하도록 배치되는 반도체 패키지.
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