JP2016119331A - 半導体装置及び半導体装置の製造方法 - Google Patents

Abstract

【課題】信頼性を確保しつつ、パッケージが薄い半導体装置を提供する。【解決手段】半導体装置１は、第１の主面と第１の主面と対向する第２の主面とを備える配線基板１０と、第１の主面上に表面が対向するように配置された第１の半導体チップと、第１の半導体チップを構成するシリコン基板１３ａの表面と対向する裏面上に形成された第１の樹脂層１６ａと、第２の主面上に表面が対向するように配置された第２の半導体チップを構成するシリコン基板１３ｂと、第２の半導体チップの表面と対向する裏面上に形成された第２の樹脂層１６ｂと、を備える。【選択図】図３

Description

本発明は、半導体装置及び半導体装置の製造方法に関する。特に、配線基板に半導体チップがフリップチップ実装された半導体装置に関する。

近年、半導体メモリを初めとした半導体装置において、実装密度を高める取り組みがなされている。同時に、半導体メモリを組み込む機器が、据え置き型のコンピュータだけではなく、携帯電話等のモバイル端末に拡がっており、パッケージの小型化、薄型化が求められる。

特許文献１において、配線基板の両面に半導体チップがフリップチップ実装された半導体装置のパッケージ構造が開示されている。

特開２０１３−３８４２５号公報

なお、上記先行技術文献の開示を、本書に引用をもって繰り込むものとする。以下の分析は、本発明者らによってなされたものである。

上述のように、近年の半導体装置には実装密度を向上させつつ、パッケージを薄くすることが望まれている。本発明者らが、特許文献１が開示するような配線基板（パッケージ基板）の表面と裏面に半導体チップがフリップチップ実装されたＰＯＰ（Package On Package）構造をさらに薄くすることを検討した。具体的には、配線基板の両面に実装された半導体チップをモールドする際、半導体チップの全体を覆うのではなく、半導体チップの裏面（つまり、バンプ等が形成されていない面）を露出させることを検討した。半導体チップの一部を露出させることで、モールドレジンの厚みが減り、その分の小型化が達成できるためである。

しかし、半導体チップの裏面が露出するようにモールドしたことにより、パッケージの信頼性が低下する可能性があるとの知見が得られた。具体的には、シリコン基板からなる半導体チップと、モールドレジンとでは、両者の熱膨張率及び弾性率が大きく異なり、モールドレジンにクラックが生じる可能性があることが判明した。即ち、シリコンＳｉの熱膨張率は、レジンの熱膨張率よりも極めて小さい。一方、シリコンＳｉの弾性率はレジンの弾性率よりも極めて大きい。このような両者の材料が持つ特性の違いにより、モールドレジンにクラックが生じる可能性がある。

本発明の第１の視点によれば、第１の主面と前記第１の主面と対向する第２の主面とを備える基板と、前記第１の主面上に、バンプが形成された表面が対向するように配置された第１の半導体チップと、前記第１の半導体チップの表面と対向する裏面上に形成された第１の樹脂層と、前記第２の主面上に、バンプが形成された表面が対向するように配置された第２の半導体チップと、前記第２の半導体チップの表面と対向する裏面上に形成された第２の樹脂層と、を備える半導体装置が、提供される。

本発明の第２の視点によれば、基板と電気的に接続されるべき電極が形成された第１の面および前記第１の面と対向する第２の面に形成された第１の樹脂層とを備えた第１の半導体チップを用意する工程と、前記第１の半導体チップを前記基板の第１の面にマウントする工程と、前記基板、前記第１の半導体チップの側面、および前記第１の樹脂層の側面を覆うように第２の樹脂層を形成する工程と、を備える半導体装置の製造方法が、提供される。

本発明の各視点によれば、信頼性を確保しつつ、パッケージを薄型化することに寄与する半導体装置及び半導体装置の製造方法が、提供される。

第１の実施形態に係る半導体装置の平面図。 図１の視点と反対の方向から視認した場合の半導体装置の平面図。 図１に示すＡ−Ａ間の断面模式図。 第１の実施形態に係る半導体装置の製造方法を説明するための断面模式図。 第１の実施形態に係る半導体装置の製造方法を説明するための断面模式図。 第１の実施形態に係る半導体装置の製造方法を説明するための断面模式図。 第１の比較例に係る半導体装置の断面模式図。 半導体装置のモールドレジンに生じ得るクラックを説明するための平面図。 第２の実施形態に係る半導体装置の平面図。 第２の実施形態に係る半導体装置の平面図。 第３の実施形態に係る半導体装置のレジン開口径と接続後のパッケージの厚みの関係を示す断面模式図。 第３の実施の形態に係る好適なレジン開口径と外部電極の接触位置を示す断面模式図。 第４の実施形態に係る半導体装置の断面模式図。

［第１の実施形態］
第１の実施形態について、図面を用いてより詳細に説明する。

図１は、第１の実施形態に係る半導体装置１の概略構成を示す平面図の一例である。図２は、図１の視点と反対の方向から視認した場合の半導体装置１の概略構成を示す平面図の一例である。図３は、図１に示すＡ−Ａ間の断面模式図の一例を示す図である。

半導体装置１は、図１乃至３に示されるように、矩形（たとえば、正方形）の半導体チップ２と半導体チップ３とが配線基板１０の両面に実装されたフリップチップ構造を有する。さらに、半導体チップ３を除く半導体装置１の一方の面の全体には、複数の半導体装置１の外部と電気的接続をとるための外部電極１１が形成されている。この外部電極１１はモールドレジン１２ｂを貫通し、配線基板１０上に設けられたランド１７と電気的に接続しており、半導体装置１はＴＭＶ（Through Mold Via）構造を有している。

半導体チップ２を構成するシリコン基板１３ａと配線基板１０は、複数の銅ピラー＆はんだ１４ａ及び当該複数の銅ピラー＆ハンダ１４ａに対応して配線基板１０上に設けられた複数のパッドにより電気的に接続されている。なお、シリコン基板１３ａと配線基板１０を接続するピラーの材料を限定する趣旨ではなく、導電性のピラーであってもよく、さらにいえば、ピラーを持たずハンダのみの接続であってもよい。また、シリコン基板１３ａと配線基板１０との間の隙間には、ＮＣＦ（Non-Conductive Film；絶縁性フィルム）１５ａが充填されている。なお、NCFの代わりに、ＮＣＰ(Non-Conductive Paste)やアンダーフィル、アンダーフィル機能を兼ねたモールドレジンを用いてもよい。

シリコン基板１３ａの配線基板１０と相対する側（即ち、半導体チップ２の裏面）には、保護テープ１６ａが貼付されている。保護テープ１６ａには、シリコンＳｉよりも熱膨張率が大きく、弾性率がシリコンＳｉよりも小さい特質をもつ保護テープを使用する。なお、保護テープ１６ａの熱膨張率及び弾性率とモールドレジン１２ａを構成するレジンの熱膨張率及び弾性率が実質的に等しいことが望ましい。ただし、保護テープの熱膨張率が大きくても弾性率が小さければモールドレジンにクラックは入りにくく、逆に弾性率が大きくても熱膨張率が小さければクラックは入りにくいため、熱膨張率は、下はチップと同程度の２から上は１００ｐｐｍ程度、弾性率は、５から５０ＧＰａ程度の間で適宜組み合わせることができる。

保護テープ１６ａは、接着層と樹脂層からなる基材フィルムとから構成される。とりわけ、基材フィルムに関し、エチレン−酢酸ビニル共重合体のような熱可塑性フィルムや、ポリエチレンテレフタレートのような延伸フィルムを用いることで上記特質を実現する。但し、基材フィルムの構成を限定する趣旨ではなく、これらのフィルムが組み合わされた積層構造のフィルムを用いてもよい。なお、モールドレジン１２には、例えばシリカ等のフィラーが含まれているが、保護テープ１６にはコスト面からも通常フィラーは含まれていない。ただし、膨張率、弾性率の調整のために、フィラーが入っている保護テープを使用してもよい。なお、保護テープは、半導体装置１を薄く形成するために、半導体チップよりも厚さが薄いことが望ましい。これによってパッケージを薄くすることができる。また、保護テープに変えて樹脂層で形成してもよい。ただし、樹脂層は、保護テープと同様、半導体装置１を薄く形成するために、半導体チップよりも厚さが薄いことが望ましい。

半導体チップ３は、半導体チップ２と同様の構造を有しているため、説明を省略する。

配線基板１０にフリップチップ実装された半導体チップ２及び３は、保護テープ１６が露出するように封止材によりモールドされ、図１〜図３に示すモールドレジン１２ａ、１２ｂが形成されている。なお、保護テープ１６とモールドレジン１２とは互いに段差がなく形成されていることが望ましい。ここで、半導体チップ２と半導体チップ３とは、複数の銅ピラー＆はんだ１４ａのレイアウトを含み、同じ半導体チップを用いてもよく、また、それぞれが異なるチップであってもよい。これらが同じ半導体チップである場合には、半導体チップ２の複数の銅ピラー＆はんだ１４ａと半導体チップ３の複数の銅ピラー＆はんだ１４ａは、配線基板１０を挟んで線対称となる。

次に、半導体装置１の製造方法について、図面を用いて説明する。

初めに、ウェハ処理工程によりシリコンウェハ２１上に回路を形成する（図４（ａ）参照）。次に、シリコンウェハ２１上に銅ピラーを形成し、さらに、銅ピラー上にはんだを被着することで、銅ピラー＆はんだ１４を形成する（図４（ｂ）参照）。次に、銅ピラー＆はんだ１４が形成されたシリコンウェハ２１の一面にＮＣＦ１５が塗布された後、ＮＣＦ１５上にＢＧ（Back Grinding）テープ２２が積層される（図４（ｃ）、（ｄ）参照）。なお、図４（ｄ）は、図４（ｃ）の上下を反転した図である。

次に、シリコンウェハ２１を所定の厚みまで削るバックグラインド工程を実施する（図４（ｅ）参照）。その後、所定の厚みまで削られたシリコンウェハ２１上に、保護テープ１６を積層（貼付）する（図４（ｆ）参照）。その後、保護テープ１６へのキュアベーキング処理（加熱処理）を施す。なお、保護テープの代わりにシリコンウェハ２１上に樹脂層を形成し、キュアベーキング処理を施してもよい。保護テープ、樹脂層のいずれを用いる場合も、半導体装置１を薄く形成するためには、その厚さが半導体チップよりも薄いことが望ましい。

キュアベーキング処理の終了後、保護テープ１６のシリコンウェハ２１と接着されている面とは逆の面に、ダイシングテープ２３を貼付する（図４（ｇ）参照）。その後、ＢＧテープ２２を剥離（図４（ｈ）参照）する。続いて、ダイシング工程を実行しシリコンウェハ２１から複数の半導体チップ２４を切り出す（図４（ｉ）参照）。切り出された個々の半導体チップ２４が、上述の半導体チップ２、３に相当する。なお、切り出された各半導体チップ２４における保護テープ１６と半導体チップそれぞれのエッジは、同一の工程にてダイシングされるため、段差がなくフラットな状態となる。

図５（ａ）を参照すると、配線基板１０の電極上にフラックス３１が塗布され、その上にはんだボール３２が戴置（マウント）される。次に、リフロー工程及び洗浄工程を実行することで、配線基板１０にマウントされたはんだボール３２が溶解し、外部電極１１と電気的に接続される予備はんだ３３が形成される（図５（ｂ）参照）。

次に、配線基板１０の片面に半導体チップ３を仮貼りする（図５（ｃ）参照）。同様に、配線基板１０の他の一面に半導体チップ２を仮貼りする（図５（ｄ）参照）。その後、加熱加圧ツールを用いて、２つの半導体チップ２、３を配線基板１０に熱圧着してフリップチップ実装する（図５（ｅ）参照）。次に、ＮＣＦ１５に対するキュアベーキング処理を施し、ＮＣＦ１５を硬化する。

続いて、フリップチップ実装された半導体チップ２、３を２枚のラミネートシート３４ａ、３４ｂにより挟持（クランプ）する（図５（ｇ）参照）。その後、配線基板１０とラミネートシート３４ａ、３４ｂの隙間に、モールドレジン３５ａ、３５ｂとしてＥＭＣ（Epoxy Molding Compounds）を充填する（図５（ｈ）参照）。キュアベーキング処理を施した後、ラミネートシート３４ａ、３４ｂを剥離（図５（ｉ）参照）し、モールド工程を終了する。

次に、予備はんだ３３が形成された側のモールド面に対して、炭酸ガスレーザー等を照射することで、配線基板１０と外部電極１１を電気的に接続するためのビア３６を形成する（図６（ａ）参照）。ビア３６を形成する際に発生したスミア（樹脂残渣）を取り除いた後、形成されたビア３６に、フラックスを塗布し、はんだボール３７を戴置する（図６（ｂ）参照）。なお、図６（ｂ）において、ビア３６に塗布されたフラックスを点線にて図示している。その後、リフロー工程及び洗浄工程を実行することで、ビア３６にマウントされたはんだボール３７を溶解し、外部電極１１を形成する（図６（ｃ）参照）。

外部電極１１が形成された後、ダイシング工程により半導体装置１が切り出される（図６（ｄ）参照）。その後、レーザーを用いて半導体装置１の表面にマーキングを施す（図６（ｅ）参照）。

＜比較例＞
次に、第１の比較例に係る半導体装置１ａについて説明する。

図７は、半導体装置１ａの断面模式図の一例を示す図である。図７は、第１の実施形態にて説明した図３に相当する。なお、図７において図３と同一構成要素には、同一の符号を表し、その説明を省略する。半導体装置１と半導体装置１ａの相違点は、半導体チップの裏面を保護する保護テープ１６を備えていない点である。

上述のように、シリコンＳｉの熱膨張率は、モールドレジン１２をなすレジンの熱膨張率より小さく、シリコンＳｉの弾性率はレジンの弾性率より大きい。そのため、周辺温度が急激に変化した場合や、半導体装置１ａに衝撃が加わった場合など、２つの材料の持つ特性差により、モールドレジン１２にクラックが生じる可能性がある（図８（ａ）参照）。つまり、半導体装置１ａのモールドレジン１２には、温度サイクルに基づく変形が生じる可能性がある。

一方、第１の実施形態に係る半導体装置１では、シリコンＳｉよりも熱膨張率が大きく、弾性率がシリコンＳｉよりも小さい保護テープ１６を半導体チップの裏面に貼付することで、熱膨張率及び弾性率の差を小さくする。その結果、半導体装置１におけるチップコーナ部での応力が緩和され、モールドレジン１２にクラックが入ることが防止できる。

また、半導体チップの裏面に保護テープ１６を貼付することで、歩留まりを向上させる等の効果が得られる。例えば、図４（ｆ）を参照すると、半導体チップの裏面に保護テープ１６を貼付することで、シリコンウェハ２１等からなる半導体チップ（ワーク）に弾力を与え、製造工程における取り扱い時にシリコンウェハ２１が割れることが防止できる。

また、図５（ｃ）〜（ｅ）を参照すると、２つの半導体チップの裏面に貼付された保護テープ１６が緩衝層として機能し、加熱加圧時にアタッチツールが半導体チップに直接接触した際のダメージを軽減することができる。あるいは、図５（ｇ）を参照すると、モールド工程において、ラミネートシート３４により半導体チップが把持された場合でも、保護テープ１６が緩衝層として機能し、半導体チップへのダメージが軽減される。

以上のように、第１の実施形態に係る半導体装置１では、配線基板１０の両面に半導体チップ２、３がフリップチップ実装されたＰＯＰ構造を有する。さらに、半導体チップ２、３の一部が露出するようにモールドすることで、半導体装置１のパッケージを薄くする。

しかしながら、半導体チップ２、３をなすシリコン基板（シリコンＳｉ）とモールドレジンの特性差によりモールドレジンにクラックが生じ、パッケージの信頼性が低下する可能性がある。そこで、第１の実施形態に係る半導体装置１では、シリコンＳｉとレジンの特性差を補完する保護テープ１６を半導体チップ２、３の裏面に貼付する。その結果、信頼性を確保しつつ、パッケージの薄型化が実現できる。

また、半導体装置１の実装密度を向上させる際に、複数の半導体チップを積み重ねる手法を採用していないので、ＴＳＶ（Through Silicon Via）を形成する必要がなく、コストが上昇することがない。また、半導体チップの裏面を保護テープ１６により覆うので、光の遮蔽性能が劣化することもない。

［第２の実施形態］
続いて、第２の実施形態について図面を参照して詳細に説明する。

第１の実施形態では、半導体装置１に実装される半導体チップ２及び３の形状は正方形として説明したが、半導体チップ２、３の形状を限定する趣旨ではない。例えば、半導体チップ２及び３は、長方形であってもよい。配線基板の両面に実装される半導体チップが長方形である場合、ピン配置と電気的特性を考慮し、一方の半導体チップを９０度回転させる構造を採用することが多い。

具体的には、図９（ａ）に示すように、半導体チップ４と半導体チップ５が直交するように、配線基板１００の両面にフリップチップ実装される。なお、図９において、実線で示す半導体チップが配線基板１００の表面に実装される半導体チップ４であり、点線で示す半導体チップが裏面に実装される半導体チップ５である。さらに、実線と点線の丸印が、配線基板１００と電気的に接続する際の接続パッドである。

図９（ａ）に示すように、半導体チップ４及び５の接続パッドの配置に偏りがあると、２つの半導体チップを接続した後の硬化収縮、熱膨張率が表裏の半導体チップ間でバランスが取れず、うねりを伴う大きな反り変形が発生する可能性がある（図９（ｂ）参照）。このような変形は、製造工程内の取り扱いや完成品の実装における障害となり得る。なお、図９（ｂ）において、点線の四角が加熱により半導体チップ４及び５を接続する前の配線基板１００の形状を示し、実線が冷却後の配線基板１００の形状を示す。

図１０は、第２の実施形態に係る半導体装置１ｂの概略構成の一例示す平面図である。図１０（ａ）を参照すると、第２の実施形態に係る半導体装置１ｂでは、配線基板の両面にフリップチップ実装される２つの半導体チップの接続パッドが、表裏のバランスが取れるようにダミーバンプを配置する構造を有する。

より具体的には、図１０（ｂ）に示すように、半導体チップ２ａは、配線基板１０ａ上に形成された電極パッドを介して配線基板１０ａと半導体チップ２ａ内の回路、素子とを電気的に接続するバンプ４１に加えて、半導体チップ２ａ内で回路、素子と接続されておらず、配線基板１０ａ上に形成された電極パッドを介して配線基板１０ａと接続されるダミーバンプ４２を備える。複数のバンプ４１からなるバンプ列は、半導体チップ２ａの一辺に平行に配置され、複数のダミーバンプ４２からなるダミーバンプ列はバンプ４１のバンプ列に対して直交するように配置されている。

なお、図１０（ａ）では、図９と同様に、実線と点線により表裏の半導体チップ２ａ、３ａを区別している。また、半導体チップ３ａにおけるバンプ配置は、図１０（ｂ）を用いて説明した半導体チップ２ａの配置と相違する点はないので説明を省略する。

図１０（ｂ）に示すように、表裏のバランスが取れる位置にダミーバンプ４２を配置することで、半導体装置１ｂの反り変形を抑制することができる（図１０（ｃ）参照）。なお、図１０（ｃ）において、点線の四角が加熱により半導体チップ２ａ及び３ａを接続する前の配線基板１０ａの形状を示し、実線が冷却後の配線基板１０ａの形状を示す。

以上のように、表裏のバランスが取れる位置にダミーバンプを配置することで、例えば、第１の実施形態にて説明したバックグラインド工程にて、シリコンウェハが削られた後であっても半導体チップの反り変形を抑制することができる。なお、ダミーバンプを用いて表裏のバランスを取る構造は、保護テープ１６の有無に関わらず、配線基板の両面に半導体チップをフリップチップ接続する際に有効な構造である。

［第３の実施形態］
続いて、第３の実施形態について図面を参照して詳細に説明する。

第３の実施形態では、ＴＭＶ（Through Mold Via）構造を有する２つの半導体装置６、７を電気的に接続する際にモールドレジンに設ける開口部の大きさについて説明する。なお、以降の説明において、モールドレジンに設ける開口部の直径をレジン開口径と表記する。また、ビアの上部にはんだボールを有する半導体装置を上側の半導体装置、ビアの内部に予備はんだが形成されている半導体装置を下側の半導体装置とする。

図１１は、第３の実施形態に係る半導体装置６、７それぞれのレジン開口径と接続後のパッケージの厚みの一例を示す図である。

図１１（ａ）は、上側の半導体装置６のレジン開口径Ｌ１が、下側の半導体装置７のレジン開口径Ｌ２よりも長い場合を示している。図１１（ｂ）は、上側の半導体装置６のレジン開口径Ｌ１と、下側の半導体装置７のレジン開口径Ｌ２が等しい場合を示している。図１１（ｃ）は、上側の半導体装置６のレジン開口径Ｌ１が、下側の半導体装置７のレジン開口径Ｌ２よりも短い場合を示している。

図１１（ａ）〜図１１（ｃ）を参照すると、下側の半導体装置７のレジン開口径Ｌ２が長くなるに伴い、２つの半導体装置の接続後のパッケージ厚みＨが薄くなる（Ｈ１＞Ｈ２＞Ｈ３）。また、図１１（ｃ）では、上下の半導体装置６、７に形成されたはんだ同士の接触する面積が、図１１（ａ）や図１１（ｂ）に示す場合よりも広い。そのため、下側の半導体装置７のレジン開口径Ｌ２を上側の半導体装置６のレジン開口径Ｌ１よりも長くすることで、高い接続信頼性を得ることができる。

さらに、図１２に示すように、配線基板１０上に配置されたランド１７上に形成された開口部１８は、ランド１７から外側に向かってテーパをつけて開口されており、配線基板１１０上に配置されたランド１１７は、開口部１８内に形成された外部電極１１を介してランド１７と接続されているが、開口部１８の径ａ１は、モールドレジン１１２ｂに形成された開口部に外部電極１１が接する一の径ａ２と略等しいことが望ましい。これにより、外部電極１１を形成するハンダが外に漏れ出すことが無く、また、ランド１１７と良好な接触を確保できると共に、モールドレジン１１２ｂとも良好な接触を確保することができ、電気的特性及び物理的特性の両方を満足することができる。

以上のように、ＴＭＶ構造を有する２つの半導体装置６、７を接続する際に、両者のレジン開口径を最適化することで、パッケージを薄型化しつつ、高い接続信頼性を確保することができる。

［第４の実施形態］
上述の実施形態では、基板の両面に半導体チップをフリップチップ実装するものについて説明したが、図１３に示すように、一面のみに半導体チップをフリップチップ実装するものであってもよい。

本実施形態では、半導体チップの裏面にシリコンＳｉとレジンの特性差を補完する樹脂層および接着層からなる保護テープ１６が貼付された半導体チップを用意し、当該半導体チップを基板の表面側にフリップチップ実装する。なお、保護テープに変えて、半導体チップの裏面に樹脂層を形成してもよい。さらに好ましくは、保護テープおよび樹脂層は、それぞれ半導体チップよりも薄いことが望ましい。その結果、信頼性を確保しつつ、パッケージを薄型化することができる。

なお、第１の実施形態では、基板の上面および裏面を共にモールドしていたが、本実施形態では、裏面側に搭載される半導体チップがないため、裏面側にモールドレジンは設けられておらず、基板の裏面側には、ハンダが搭載されるランドの中央部を露出するように絶縁体（ソルダ-レジスト）１２ｃを設けた構成となっている。

上記の実施形態の一部又は全部は、以下の付記のようにも記載され得るが、以下には限られない。
［付記１］
第１の主面と前記第１の主面と対向する第２の主面とを備える基板と、
前記第１の主面上に、バンプが形成された表面が対向するように配置された第１の半導体チップと、
前記第１の半導体チップの表面と対向する裏面上に形成された第１の樹脂層と、
前記第２の主面上に、バンプが形成された表面が対向するように配置された第２の半導体チップと、
前記第２の半導体チップの表面と対向する裏面上に形成された第２の樹脂層と、
を備える半導体装置。
［付記２］
前記第１および第２の樹脂層は、それぞれ、前記第１の半導体チップおよび第２の半導体チップよりも薄いことを特徴とする付記１記載の半導体装置。
［付記３］
前記基板の少なくとも一部、前記第１、第２の半導体チップの側面および、前記第１および第２の樹脂層の側面を覆うように形成された第３の樹脂層をさらに備える、付記１記載の半導体装置。
［付記４］
前記第１及び第２の樹脂層の熱膨張率は、前記第１及び第２の半導体チップをなすシリコン基板の熱膨張率よりも大きく、
前記第１及び第２の樹脂層の弾性率は、前記シリコン基板の弾性率よりも小さい、付記１記載の半導体装置。
［付記５］
前記第３の樹脂層を貫通し、前記基板と接続される外部電極をさらに備える、付記３記載の半導体装置。
［付記６］
前記第１及び第２の半導体チップのそれぞれの前記表面には、前記第１及び第２の半導体チップ内の回路と前記基板とを接続するためのバンプと、前記第１及び第２の半導体チップ内に形成された論理回路と電気的に非接続なダミーバンプと、を備える付記１記載の半導体装置。
［付記７］
前記第１の樹脂層の表面と前記第３の樹脂層の表面とが同一の平面を形成すると共に、前記第２の樹脂層の表面と前記第３の樹脂層の表面とが同一の平面を形成することを特徴とする付記３記載の半導体装置。
［付記８］
前記第１および第２の樹脂層と、前記第３の樹脂層とは、組成が異なることを特徴とする付記３記載の半導体装置。
［付記９］
前記第１の樹脂層および前記第２の樹脂層は、樹脂テープによって構成されることを特徴とする付記１記載の半導体装置。
［付記１０］
前記第３の樹脂層はフィラーを含有し、前記第１および第２の樹脂層はフィラーを非含有とする付記３記載の半導体装置。
［付記１１］
前記樹脂テープは、接着層と樹脂を含む基材フィルムとから構成されることを特徴とする付記９記載の半導体装置。
［付記１２］
前記基板の少なくとも一部、前記第１、第２の半導体チップの側面および、前記第１および第２の樹脂層の側面を覆うように形成された第３の樹脂層をさらに備える、付記２記載の半導体装置。
［付記１３］
前記第３の樹脂層を貫通し、前記基板と接続される外部電極をさらに備える、付記１２記載の半導体装置。
［付記１４］
前記第１の樹脂層の表面と前記第３の樹脂層の表面とが同一の平面を形成すると共に、前記第２の樹脂層の表面と前記第３の樹脂層の表面とが同一の平面を形成することを特徴とする付記１２記載の半導体装置。
［付記１５］
前記第１および第２の樹脂層と、前記第３の樹脂層とは、組成が異なることを特徴とする付記１２記載の半導体装置。
［付記１６］
前記第３の樹脂層はフィラーを含有し、前記第１および第２の樹脂層はフィラーを非含有とする付記１２記載の半導体装置。
［付記１７］
前記第１の半導体チップは、前記基板にフリップチップ実装され、前記第２の半導体チップは、前記基板にフリップチップ実装されていることを特徴とする付記１記載の半導体装置。
［付記１８］
前記第１の樹脂層と前記第１の半導体チップの裏面との間に形成された第１の接着層と、前記第２の樹脂層と前記第２の半導体チップの裏面との間に形成された第２の接着層とをさらに備えることを特徴とする付記１記載の半導体装置。
［付記１９］
前記第１の半導体チップと前記第２の半導体チップとは、前記基板を挟んで前記第１の半導体チップのバンプの配置と前記第２の半導体チップのバンプの配置とが略線対称になるように前記基板上に実装されていることを特徴とする付記１記載の半導体装置。
［付記２０］
前記第１の半導体チップと前記第２の半導体チップとは、互いに９０度ずれるように前記基板上に実装されていることを特徴とする付記１記載の半導体装置。
［付記２１］
前記第１の樹脂層および前記第２の樹脂層は、それぞれ樹脂テープによって構成されることを特徴とする付記１記載の半導体装置。
［付記２２］
基板と電気的に接続されるべき電極が形成された第１の面および前記第１の面と対向する第２の面に形成された第１の樹脂層とを備えた第１の半導体チップを用意する工程と、
前記第１の半導体チップを前記基板の第１の面にマウントする工程と、
前記基板、前記第１の半導体チップの側面、および前記第１の樹脂層の側面を覆うように第２の樹脂層を形成する工程と、を備えることを特徴とする半導体装置の製造方法。
［付記２３］
前記基板と電気的に接続されるべき電極が形成された第１の面および前記第１の面と対向する第２の面に形成された第３の樹脂層とを備えた第２の半導体チップを用意する工程と、
前記第２の半導体チップを前記基板の第２の面にマウントする工程と、を備え、
前記第２の樹脂層を形成する工程は、前記第２の半導体チップの側面、および前記第２の樹脂層の側面を覆うように前記第２の樹脂層を形成する工程を含むことを特徴とする付記２２記載の半導体装置の製造方法。
［付記２４］
前記基板上に形成された第２の樹脂層に穴をあけて基板上に形成された電極を露出させる工程を備えることを特徴とする付記２２記載の半導体装置の製造方法。

なお、引用した上記の特許文献の開示は、本書に引用をもって繰り込むものとする。本発明の全開示（請求の範囲を含む）の枠内において、さらにその基本的技術思想に基づいて、実施形態ないし実施例の変更・調整が可能である。また、本発明の全開示の枠内において種々の開示要素（各請求項の各要素、各実施形態ないし実施例の各要素、各図面の各要素等を含む）の多様な組み合わせ、ないし、選択が可能である。すなわち、本発明は、請求の範囲を含む全開示、技術的思想にしたがって当業者であればなし得るであろう各種変形、修正を含むことは勿論である。特に、本書に記載した数値範囲については、当該範囲内に含まれる任意の数値ないし小範囲が、別段の記載のない場合でも具体的に記載されているものと解釈されるべきである。

１、１ａ、１ｂ、６、７ 半導体装置
２〜５、２ａ、２ｂ、３ａ、２４ 半導体チップ
１０、１０ａ、１００、１１０ 配線基板
１１ 外部電極
１２、１２ａ、１２ｂ、３５ａ、３５ｂ、１１２ｂ モールドレジン
１２ｃ 絶縁膜（ソルダ-レジスト）
１３、１３ａ、１３ｂ シリコン基板
１４、１４ａ、１４ｂ 銅ピラー＆はんだ
１５、１５ａ、１５ｂ ＮＣＦ（Non-Conductive Film）
１６、１６ａ、１６ｂ 保護テープ
１７、１１７ ランド
１８ 開口部
２１ シリコンウェハ
２２ ＢＧ（Back Grinding）テープ
２３ ダイシングテープ
３１ フラックス
３２、３７ はんだボール
３３ 予備はんだ
３４、３４ａ、３４ｂ ラミネートシート
３６ ビア
４１ バンプ
４２ ダミーバンプ

Claims (24)

1. 第１の主面と前記第１の主面と対向する第２の主面とを備える基板と、
   前記第１の主面上に、バンプが形成された表面が対向するように配置された第１の半導体チップと、
   前記第１の半導体チップの表面と対向する裏面上に形成された第１の樹脂層と、
   前記第２の主面上に、バンプが形成された表面が対向するように配置された第２の半導体チップと、
   前記第２の半導体チップの表面と対向する裏面上に形成された第２の樹脂層と、
   を備える半導体装置。
2. 前記第１および第２の樹脂層は、それぞれ、前記第１の半導体チップおよび第２の半導体チップよりも薄いことを特徴とする請求項１記載の半導体装置。
3. 前記基板の少なくとも一部、前記第１、第２の半導体チップの側面および、前記第１および第２の樹脂層の側面を覆うように形成された第３の樹脂層をさらに備える、請求項１記載の半導体装置。
4. 前記第１及び第２の樹脂層の熱膨張率は、前記第１及び第２の半導体チップをなすシリコン基板の熱膨張率よりも大きく、
   前記第１及び第２の樹脂層の弾性率は、前記シリコン基板の弾性率よりも小さい、請求項１記載の半導体装置。
5. 前記第３の樹脂層を貫通し、前記基板と接続される外部電極をさらに備える、請求項３記載の半導体装置。
6. 前記第１及び第２の半導体チップのそれぞれの前記表面には、前記第１及び第２の半導体チップ内の回路と前記基板とを接続するためのバンプと、前記第１及び第２の半導体チップ内に形成された論理回路と電気的に非接続なダミーバンプと、を備える請求項１記載の半導体装置。
7. 前記第１の樹脂層の表面と前記第３の樹脂層の表面とが同一の平面を形成すると共に、前記第２の樹脂層の表面と前記第３の樹脂層の表面とが同一の平面を形成することを特徴とする請求項３記載の半導体装置。
8. 前記第１および第２の樹脂層と、前記第３の樹脂層とは、組成が異なることを特徴とする請求項３記載の半導体装置。
9. 前記第１の樹脂層および前記第２の樹脂層は、樹脂テープによって構成されることを特徴とする請求項１記載の半導体装置。
10. 前記第３の樹脂層はフィラーを含有し、前記第１および第２の樹脂層はフィラーを非含有とする請求項３記載の半導体装置。
11. 前記樹脂テープは、接着層と樹脂を含む基材フィルムとから構成されることを特徴とする請求項９記載の半導体装置。
12. 前記基板の少なくとも一部、前記第１、第２の半導体チップの側面および、前記第１および第２の樹脂層の側面を覆うように形成された第３の樹脂層をさらに備える、請求項２記載の半導体装置。
13. 前記第３の樹脂層を貫通し、前記基板と接続される外部電極をさらに備える、請求項１２記載の半導体装置。
14. 前記第１の樹脂層の表面と前記第３の樹脂層の表面とが同一の平面を形成すると共に、前記第２の樹脂層の表面と前記第３の樹脂層の表面とが同一の平面を形成することを特徴とする請求項１２記載の半導体装置。
15. 前記第１および第２の樹脂層と、前記第３の樹脂層とは、組成が異なることを特徴とする請求項１２記載の半導体装置。
16. 前記第３の樹脂層はフィラーを含有し、前記第１および第２の樹脂層はフィラーを非含有とする請求項１２記載の半導体装置。
17. 前記第１の半導体チップは、前記基板にフリップチップ実装され、前記第２の半導体チップは、前記基板にフリップチップ実装されていることを特徴とする請求項１記載の半導体装置。
18. 前記第１の樹脂層と前記第１の半導体チップの裏面との間に形成された第１の接着層と、前記第２の樹脂層と前記第２の半導体チップの裏面との間に形成された第２の接着層とをさらに備えることを特徴とする請求項１記載の半導体装置。
19. 前記第１の半導体チップと前記第２の半導体チップとは、前記基板を挟んで前記第１の半導体チップのバンプの配置と前記第２の半導体チップのバンプの配置とが略線対称になるように前記基板上に実装されていることを特徴とする請求項１記載の半導体装置。
20. 前記第１の半導体チップと前記第２の半導体チップとは、互いに９０度ずれるように前記基板上に実装されていることを特徴とする請求項１記載の半導体装置。
21. 前記第１の樹脂層および前記第２の樹脂層は、それぞれ樹脂テープによって構成されることを特徴とする請求項１記載の半導体装置。
22. 基板と電気的に接続されるべき電極が形成された第１の面および前記第１の面と対向する第２の面に形成された第１の樹脂層とを備えた第１の半導体チップを用意する工程と、
    前記第１の半導体チップを前記基板の第１の面にマウントする工程と、
    前記基板、前記第１の半導体チップの側面、および前記第１の樹脂層の側面を覆うように第２の樹脂層を形成する工程と、を備えることを特徴とする半導体装置の製造方法。
23. 前記基板と電気的に接続されるべき電極が形成された第１の面および前記第１の面と対向する第２の面に形成された第３の樹脂層とを備えた第２の半導体チップを用意する工程と、
    前記第２の半導体チップを前記基板の第２の面にマウントする工程と、を備え、
    前記第２の樹脂層を形成する工程は、前記第２の半導体チップの側面、および前記第２の樹脂層の側面を覆うように前記第２の樹脂層を形成する工程を含むことを特徴とする請求項２２記載の半導体装置の製造方法。
24. 前記基板上に形成された第２の樹脂層に穴をあけて基板上に形成された電極を露出させる工程を備えることを特徴とする請求項２２記載の半導体装置の製造方法。

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