KR101123805B1 - 스택 패키지 및 그 제조방법 - Google Patents

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Abstract

스택 패키지 및 그 제조방법이 개시되어 있다. 스택 패키지는 커버 필름; 상기 커버 필름 상에 부착된 제1 반도체 칩, 상기 제1 반도체 칩 및 커버 필름의 일면을 밀봉하도록 형성된 제1 접착 부재 및 상기 제1 접착 부재 상에 배치되며 상기 제1 반도체 칩과 전기적으로 연결된 제1 회로패턴을 포함하는 제1 패키지; 상기 제1 패키지 상에 배치되며, 상기 제1 회로패턴과 전기적으로 연결된 제2 반도체 칩, 상기 제2 반도체 칩을 밀봉하도록 형성된 제2 접착 부재 및 상기 제2 접착 부재 상에 형성된 제2 회로패턴을 포함하는 제2 패키지; 및 상기 제2 회로패턴 및 제2 접착 부재를 관통하여 상기 제1 회로패턴 및 제2 회로패턴과 전기적으로 연결되도록 형성된 관통 전극;을 포함하는 것을 특징으로 한다.

Description

스택 패키지 및 그 제조방법{STACK PACKAGE AND METHOD FOR MANUFACTURING THEREOF}
본 발명은 임베디드 타입의 스택 패키지 및 그 제조방법에 관한 것이다.
최근 들어, 방대한 데이터를 저장 및 방대한 데이터를 단시간 내 처리하는 것이 가능한 반도체 칩 및 반도체 칩을 포함하는 반도체 패키지가 개발되고 있다.
일반적으로, 반도체 패키지는 반도체 칩을 검사하는 다이 소팅 공정, 인쇄회로기판에 양품 반도체 칩을 실장 하는 다이 어탯치 공정, 반도체 칩과 기판을 도전성 와이어를 이용하여 전기적으로 연결하는 와이어 본딩 공정 및 반도체 칩을 에폭시 수지와 같은 몰딩 부재로 몰딩하는 몰딩 공정을 통해 제조된다.
최근에는, 복수개의 패키지 유닛들을 적층한 스택 패키지가 개발되고 있으나, 이러한 스택 패키지는 각 패키지 유닛에 구비된 기판이 자치하는 부피 증가로 슬림한 스택 패키지를 제작하는 데 어려움이 따른다.
또한, 스택 패키지를 구현하기 위해 패키지 유닛들을 기판에 스택한 후 도전성 와이어를 이용하여 기판과 각 패키지 유닛의 반도체 칩들을 전기적으로 연결할 경우, 각 반도체 칩들과 연결된 도전성 와이어들의 길이가 달라져 반도체 칩들을 고속으로 동작시키기 어려운 문제점을 갖는다.
본 발명은 임베디드 타입의 스택 패키지 및 그 제조방법을 제공한다.
본 발명의 일 실시예에 따른 스택 패키지는 커버 필름; 상기 커버 필름 상에 부착된 제1 반도체 칩, 상기 제1 반도체 칩 및 커버 필름의 일면을 밀봉하도록 형성된 제1 접착 부재 및 상기 제1 접착 부재 상에 배치되며 상기 제1 반도체 칩과 전기적으로 연결된 제1 회로패턴을 포함하는 제1 패키지; 상기 제1 패키지 상에 배치되며, 상기 제1 회로패턴과 전기적으로 연결된 제2 반도체 칩, 상기 제2 반도체 칩을 밀봉하도록 형성된 제2 접착 부재 및 상기 제2 접착 부재 상에 형성된 제2 회로패턴을 포함하는 제2 패키지; 및 상기 제2 회로패턴 및 제2 접착 부재를 관통하여 상기 제1 회로패턴 및 제2 회로패턴과 전기적으로 연결되도록 형성된 관통 전극;을 포함하는 것을 특징으로 한다.
상기 제1 및 제2 반도체 칩은 상기 제1 및 제2 반도체 칩 상에 각각 배치된 제1 및 제2 범프를 가지며, 상기 제1 및 제2 반도체 칩은 상기 제1 및 제2 범프를 매개로 상기 제1 회로패턴과 전기적으로 연결된 것을 특징으로 한다.
상기 제2 회로패턴의 일부가 노출되도록 상기 제2 회로패턴 및 제2 접착 부재를 덮는 솔더 마스크; 및 상기 제2 회로패턴의 노출된 일 부분에 부착된 외부접속단자;를 더 포함하는 것을 특징으로 한다.
상기 제2 패키지 상에 적어도 하나 이상이 스택되며, 각각 제3 반도체 칩, 상기 제3 반도체 칩을 밀봉하도록 형성된 제3 접착 부재 및 상기 제3 접착 부재 상에 배치된 제3 회로패턴을 포함하는 제3 패키지를 더 포함하는 것을 특징으로 한다.
상기 제3 반도체 칩들 중 최하부 제3 반도체 칩은 상기 제2 회로패턴과 전기적으로 연결되는 것을 특징으로 한다.
상기 제3 반도체 칩들 중 최하부 제3 반도체 칩을 제외한 제3 반도체 칩들은 하부에 배치된 상기 제3 회로패턴과 전기적으로 각각 연결되는 것을 특징으로 한다.
상기 제3 패키지들의 제3 접착 부재들 및 제3 회로패턴들을 각각 관통하도록 형성되어 상기 제2 회로패턴과 제3 회로패턴, 또는 상기 제2 회로패턴과 제3 회로패턴 및 상기 제3 회로패턴들 상호 간을 전기적으로 연결하는 추가 관통 전극을 더 포함하는 것을 특징으로 한다.
상기 제3 패키지들 중 최상부 제3 패키지의 제3 회로패턴의 일부가 노출되도록 상기 제3 회로패턴 및 제3 접착 부재를 덮는 솔더 마스크; 및 상기 제3 회로패턴의 노출된 일 부분에 부착된 외부접속단자;를 더 포함하는 것을 특징으로 한다.
본 발명의 일 실시예에 따른 스택 패키지의 제조방법은 커버 필름 상에 제1 반도체 칩들을 부착하는 단계; 상기 제1 반도체 칩들 및 커버 필름의 일면을 밀봉하며, 상기 제1 반도체 칩들과 전기적으로 연결되는 제1 회로 금속층을 갖는 제1 접착 부재를 형성하는 단계; 상기 제1 회로 금속층을 패터닝하여 제1 회로패턴, 상기 제1 반도체 칩들 및 제1 접착 부재를 갖는 제1 재형상 웨이퍼 레벨 패키지를 형성하는 단계; 상기 제1 재형상 웨이퍼 레벨 패키지 상에 제2 접착 부재를 형성하는 단계; 제2 회로 금속층을 갖는 캐리어 보드 상에 제2 반도체 칩들을 부착하는 단계; 상기 제2 회로 금속층 및 제2 반도체 칩들을 포함한 캐리어 보드를 뒤집어서 상기 제2 접착 부재를 포함한 제1 재형상 웨이퍼 레벨 패키지에 합착시키는 단계; 상기 제2 반도체 칩들, 제2 회로 금속층 및 제2 접착 부재로부터 캐리어 보드를 제거하는 단계; 상기 제2 회로 금속층을 패터닝하여 제2 회로패턴, 상기 제2 반도체 칩들 및 제2 접착 부재를 갖는 제2 재형상 웨이퍼 레벨 패키지를 형성하는 단계; 및 상기 제2 접착 부재 및 제2 회로패턴을 관통하여 상기 제1 회로패턴과 제2 회로패턴을 전기적으로 연결하는 관통 전극들을 형성하는 단계;를 포함하는 것을 특징으로 한다.
상기 캐리어 보드를 제1 재형상 웨이퍼 레벨 패키지에 합착하는 단계시, 상기 제2 반도체 칩들을 상기 제1 반도체 칩들과 마주보는 플립 방식으로 배치하는 것을 특징으로 한다.
상기 관통 전극들을 형성하는 단계 후, 상기 제2 회로패턴의 일부가 노출되도록 상기 제2 회로패턴 및 제2 접착 부재를 덮는 솔더 마스크를 형성하는 단계; 상기 제2 회로패턴의 노출된 일 부분에 외부접속단자들을 부착하는 단계; 및 상기 제1 및 제2 재형상 웨이퍼 레벨 패키지와 커버 필름을 패키지 레벨로 쏘잉하는 단계;를 더 포함하는 것을 특징으로 한다.
상기 관통 전극들을 형성하는 단계 후, 상기 제2 재형상 웨이퍼 레벨 패키지 상에 각각 제3 반도체 칩들, 제3 접착 부재 및 제3 회로패턴을 갖는 제3 재형상 웨이퍼 레벨 패키지를 적어도 하나 이상 형성하는 단계를 더 포함하는 것을 특징으로 한다.
상기 제3 재형상 웨이퍼 레벨 패키지들 각각을 형성하는 단계 후, 상기 제3 재형상 웨이퍼 레벨 패키지들 각각의 제3 접착 부재 및 제3 회로패턴을 관통하여 상기 제2 회로패턴과 제3 회로패턴, 또는 상기 제3 회로패턴들 상호 간을 전기적으로 연결하는 추가 관통 전극들을 형성하는 단계를 더 포함하는 것을 특징으로 한다.
상기 추가 관통 전극들을 형성하는 단계 후, 상기 최상부 제3 재형상 웨이퍼 레벨 패키지의 제3 회로패턴의 일부가 노출되도록 상기 제3 회로패턴 및 제3 접착 부재를 덮는 솔더 마스크를 형성하는 단계; 상기 제3 회로패턴의 노출된 일 부분에 외부접속단자들을 부착하는 단계; 및 상기 제1, 제2 및 제3 재형상 웨이퍼 레벨 패키지와 커버 필름을 패키지 레벨로 쏘잉하는 단계;를 더 포함하는 것을 특징으로 한다.
본 발명은 반도체 칩들을 접착 부재 내에 삽입시키는 것을 통해 인쇄회로기판의 사용을 배제할 수 있어 제조 원가를 절감할 수 있다.
또한, 본 발명은 슬림한 구조를 가지면서 고속으로 데이터를 처리하기에 적합한 스택 패키지를 구현할 수 있다.
도 1은 본 발명의 일 실시예에 따른 스택 패키지를 나타낸 단면도.
도 2는 본 발명의 다른 실시예에 따른 스택 패키지를 나타낸 단면도.
도 3a 내지 도 3g는 본 발명의 일 실시예에 따른 스택 패키지의 제조방법을 공정 순서에 따라 순차적으로 나타낸 공정 단면도.
도 4a 내지 도 4b는 본 발명의 다른 실시예에 따른 스택 패키지의 제조 방법을 공정 순서에 따라 순차적으로 나타낸 공정 단면도.
이하, 첨부된 도면들을 참조하여 본 발명의 실시예에 따른 스택 패키지 및 그 제조방법에 대해 상세히 설명하도록 한다.
도 1은 본 발명의 일 실시예에 따른 스택 패키지를 나타낸 단면도이다.
도 1을 참조하면, 본 발명의 일 실시예에 따른 스택 패키지(100)는 커버 필름(120), 제1 패키지(140) 및 제2 패키지(160)를 포함한다. 이에 더불어, 상기 스택 패키지(100)는 관통 전극(182), 솔더 마스크(190) 및 외부접속단자(192)를 더 포함할 수 있다.
커버 필름(120)은 일면(120a) 및 상기 일면(120a)에 대향하는 타면(120b)을 갖는다. 상기 커버 필름(120)은 블랙 레진 필름 및 접착 필름 중 어느 하나를 포함할 수 있다. 이 중, 커버 필름(120)으로 마킹(marking) 특성이 우수한 블랙 레진 필름을 이용하는 것이 바람직하다.
제1 패키지(140)는 제1 반도체 칩(130), 제1 접착 부재(136) 및 제1 회로패턴(138)을 포함한다.
제1 반도체 칩(130)은 제1 반도체 칩 몸체(131), 제1 본딩패드(132) 및 제1 범프(134)를 포함한다. 상기 제1 반도체 칩 몸체(131)는 플레이트 형상을 가질 수 있으며, 플레이트 형상을 갖는 제1 반도체 칩 몸체(131)는 상면(131a) 및 상기 상면(131a)에 대향하는 하면(131b)을 갖는다. 상기 제1 본딩패드(132)는 제1 반도체 칩 몸체(131)의 상면(131a) 상에 배치된다. 이러한 제1 본딩패드(132)는 제1 반도체 칩 몸체(131)의 일측 가장자리 또는 양측 가장자리를 따라 배치될 수 있다. 이와 다르게, 상기 제1 본딩패드(132)는 제1 반도체 칩 몸체(131)의 중앙을 따라 배치될 수도 있다. 상기 제1 범프(134)는 제1 본딩패드(132) 상에 배치되며, 금속 및 솔더 중 어느 하나로 이루어질 수 있다.
이에 더불어, 상기 제1 반도체 칩(130)은 제1 회로부(도시안함)를 더 포함할 수 있다. 상기 제1 회로부는 데이터를 저장하기 위한 데이터 저장부 및 상기 데이터 저장부에 저장된 데이터를 처리하기 위한 데이터 처리부를 포함할 수 있다. 상기 제1 본딩패드(132)는 제1 회로부의 데이터 저장부 및/또는 데이터 처리부와 전기적으로 연결될 수 있다. 제1 반도체 칩(130)은 제1 반도체 칩 몸체(131) 하면(131b)이 상기 커버 필름(120)의 일면(120a)과 맞닿도록 부착된다. 이 결과, 상기 제1 반도체 칩 몸체(131) 상면(131a)에 배치된 제1 본딩패드(132)는 커버 필름(120)의 일면(120a)과 대향하도록 배치된다.
제1 접착 부재(136)는 상기 제1 반도체 칩(130) 및 커버 필름(120)의 일면(120a)을 밀봉하도록 형성된다. 이러한 제1 접착 부재(136)는 에폭시 계열의 레진 또는 에폭시 계열의 필름으로 이루어질 수 있다.
제1 회로패턴(138)은 제1 접착 부재(136) 상에 배치된다. 상기 제1 회로패턴(138)은, 예를 들면, 구리를 포함할 수 있다. 이때, 상기 제1 반도체 칩(130)의 제1 본딩패드(132)는 제1 범프(134)를 매개로 제1 회로패턴(138)과 전기적으로 연결된다.
제2 패키지(160)는 제2 반도체 칩(150), 제2 접착 부재(156) 및 제2 회로패턴(158)을 포함한다.
상기 제2 반도체 칩(150)은 제2 반도체 칩 몸체(151), 제2 본딩패드(152) 및 제2 범프(154)를 포함한다. 상기 제2 반도체 칩 몸체(151)는 플레이트 형상을 가질 수 있으며, 플레이트 형상을 갖는 제2 반도체 칩 몸체(151)는 상면(151a) 및 상기 상면(151a)에 대향하는 하면(151b)을 갖는다. 상기 제2 본딩패드(152)는 제2 반도체 칩 몸체(151)의 상면(151a) 상에 배치된다. 이러한 제2 본딩패드(152)는 제2 반도체 칩 몸체(151)의 일측 가장자리 또는 양측 가장자리를 따라 배치될 수 있다. 이와 다르게, 상기 제2 본딩패드(152)는 제2 반도체 칩 몸체(151)의 중앙을 따라 배치될 수도 있다. 상기 제2 범프(154)는 제2 본딩패드(152) 상에 배치되며, 금속 및 솔더 중 어느 하나를 포함할 수 있다.
이에 더불어, 상기 제2 반도체 칩(150)은 제2 회로부(도시안함)를 더 포함할 수 있다. 상기 제2 회로부는 데이터를 저장하기 위한 데이터 저장부 및 상기 데이터 저장부에 저장된 데이터를 처리하기 위한 데이터 처리부를 포함할 수 있다. 상기 제2 본딩패드(152)는 제2 회로부의 데이터 저장부 및/또는 데이터 처리부와 전기적으로 연결될 수 있다.
상기 제2 반도체 칩(150)은 제2 반도체 칩 몸체(151) 상면(151a)이 상기 제1 반도체 칩 몸체(131) 상면(131a)과 마주보는 플립 타입으로 배치된다. 이 결과, 상기 제2 반도체 칩(150)의 제2 본딩패드(152)는 제2 범프(154)를 매개로 제1 회로패턴(138)에 전기적으로 연결된다.
관통 전극(182)은 제2 접착 부재(156) 및 제2 회로패턴(158)을 관통하도록 형성되어 상기 제1 회로패턴(138)과 제2 회로패턴(158)을 전기적으로 연결한다.
솔더 마스크(190)는 제2 회로패턴(158)의 일부가 노출되도록 상기 제2 회로패턴(158) 및 제2 접착 부재(156)를 덮는다.
외부접속단자(192)는 제2 회로패턴(158)의 노출된 일 부분에 부착된다. 이러한 외부접속단자(192)는, 예를 들면, 솔더볼을 포함할 수 있다.
따라서, 본 실시예에 따른 스택 패키지는 접착 부재들 내에 반도체 칩들이 내장되는 형태이므로 인쇄회로기판을 사용할 필요가 없어 제조 원가를 절감할 수 있다. 또한, 본 실시예의 스택 패키지는 반도체 칩들이 회로패턴들 및 관통 전극을 매개로 전기적으로 직접 연결되므로, 전기적 연결 경로가 짧아져 고속으로 데이터를 처리하기에 적합하다.
이에 더불어, 스택 패키지의 전체 두께에서 인쇄회로기판이 차지하던 두께를 제거할 수 있으므로 슬림한 스택 패키지를 구현할 수 있다.
도 2는 본 발명의 다른 실시예에 따른 스택 패키지를 나타낸 단면도이다. 본 발명의 다른 실시예에 따른 스택 패키지는 일 실시예에 따른 스택 패키지와 실질적으로 동일한 구성을 갖는바, 일 실시예와의 중복된 설명은 생략하고 동일한 명칭에 대해서는 동일한 도면 번호를 부여하도록 한다.
도 2를 참조하면, 본 발명의 다른 실시예에 따른 스택 패키지(100)는 커버 필름(120), 제1 및 제2 패키지(140, 160)와 관통 전극(182)을 포함한다. 이에 더불어, 상기 스택 패키지(100)는 제3 패키지(180), 솔더 마스크(190) 및 외부접속단자(192)를 더 포함할 수 있다.
상기 커버 필름(120), 제1 패키지(140) 및 제2 패키지(160)는 일 실시예의 그것들과 실질적으로 동일하므로 중복된 설명은 생략하도록 한다.
제3 패키지(180)는 제2 패키지(160) 상에 적어도 하나 이상 스택된다. 이러한 제3 패키지(180)들은 각각 제3 반도체 칩(170), 제3 접착 부재(176) 및 제3 회로패턴(178)을 포함한다.
상기 각 제3 반도체 칩(170)은 제3 반도체 칩 몸체(171), 제3 본딩패드(172) 및 제3 범프(174)를 포함한다. 상기 제3 반도체 칩 몸체(171)는 상면(171a) 및 상기 상면(171a)에 대향하는 하면(171b)을 갖는다. 상기 제3 본딩패드(172)는 제3 반도체 칩 몸체(171)의 상면(171a)에 배치된다. 이러한 제3 본딩패드(172)는 제3 반도체 칩 몸체(171)의 일측 가장자리 또는 양측 가장자리를 따라 배치될 수 있다. 이와 다르게, 상기 제3 본딩패드(172)는 제3 반도체 칩 몸체(171)의 중앙을 따라 배치될 수도 있다. 상기 제3 범프(174)는 제3 본딩패드(172) 상에 배치되며, 금속 또는 솔더 중 어느 하나를 포함할 수 있다.
한편, 상기 제3 반도체 칩(170)들 중 최하부에 배치된 제3 반도체 칩(170)의 제3 본딩패드(172)는 상기 제2 패키지(160)의 제2 회로패턴(158)과 전기적으로 연결된다. 즉, 상기 최하부 제3 반도체 칩(170)의 제3 본딩패드(172)는 제3 범프(174)를 매개로 제2 패키지(160)의 제2 회로패턴(158)과 전기적으로 연결된다.
또한, 상기 제3 반도체 칩(170)들 중 최하부에 배치된 제3 반도체 칩(170)을 제외한 제3 반도체 칩(170)들의 제3 본딩패드(172)는 하부에 배치된 제3 회로패턴(178)들에 각각 플립 칩 본딩된다. 즉, 상기 최하부 제3 반도체 칩(170)들을 제외한 제3 반도체 칩(170)들은 제3 범프(174)들을 매개로 하부에 배치된 제3 회로패턴(178)들에 전기적으로 각각 연결된다.
이에 더불어, 상기 스택 패키지(100)는 추가 관통 전극(184)을 더 포함할 수 있다. 상기 추가 관통 전극(184)은 제3 패키지(180)들의 제3 접착 부재(176)들 및 제3 회로패턴(178)들을 각각 관통하도록 형성되어 상기 제2 회로패턴(158)과 제3 회로패턴(178), 또는 상기 제2 회로패턴(158)과 제3 회로패턴(178) 및 상기 제3 회로패턴(178)들 상호 간을 전기적으로 연결한다.
이와 다르게, 도면으로 제시하지는 않았지만, 상기 추가 관통 전극(184)은 제3 패키지(180)들의 제3 접착 부재(176)들 및 제3 회로패턴(178)들의 동일 위치를 모두 관통하는 일체형으로 형성될 수도 있다.
솔더 마스크(190)는 제3 패키지(180)들 중 최상부 제3 패키지(180)의 제3 회로패턴(178)의 일부를 노출시키도록 상기 제3 회로패턴(178) 및 제3 접착 부재(176)를 덮는다.
외부접속단자(192)는 상기 노출된 제3 회로패턴(178)의 일 부분 상에 부착된다. 이러한 외부접속단자(192)는, 예를 들면, 솔더볼을 포함할 수 있다.
따라서, 본 발명의 다른 실시예는 제2 패키지 상에 적어도 하나 이상의 제3 패키지를 추가적으로 스택하는 것을 통해 일 실시예에 비해 고용량의 스택 패키지를 구현할 수 있다.
도 3a 내지 도 3f는 본 발명의 일 실시예에 따른 스택 패키지의 제조방법을 공정 순서에 따라 순차적으로 나타낸 공정 단면도이다.
도 3a를 참조하면, 커버 필름(120) 상에 제1 반도체 칩(130)들을 나란히 부착한다. 상기 커버 필름(120)은 일면(120a) 및 상기 일면(120a)에 대향하는 타면(120b)을 갖는다. 상기 커버 필름(120)은 블랙 레진 필름 및 접착 필름 중 어느 하나를 포함할 수 있다. 이 중, 커버 필름(120)으로 마킹(marking) 특성이 우수한 블랙 레진 필름을 이용하는 것이 바람직하다.
제1 반도체 칩(130)들은 각각 제1 반도체 칩 몸체(131), 제1 본딩패드(132) 및 제1 범프(134)를 포함한다. 상기 제1 반도체 칩 몸체(131)는 플레이트 형상을 가질 수 있으며, 플레이트 형상을 갖는 제1 반도체 칩 몸체(131)는 상면(131a) 및 상기 상면(131a)에 대향하는 하면(131b)을 갖는다. 상기 제1 본딩패드(132)는 제1 반도체 칩 몸체(131)의 상면(131a) 상에 배치된다. 이러한 제1 본딩패드(132)는 제1 반도체 칩 몸체(131)의 일측 가장자리 또는 양측 가장자리를 따라 배치될 수 있다. 이와 다르게, 상기 제1 본딩패드(132)는 제1 반도체 칩 몸체(131)의 중앙을 따라 배치될 수도 있다. 상기 제1 범프(134)는 제1 본딩패드(132) 상에 배치되며, 금속 및 솔더 중 어느 하나로 이루어질 수 있다.
이때, 제1 반도체 칩(130)들은 제1 반도체 칩 몸체(131)의 하면(131b)이 커버 필름(120)의 일면(120a)과 맞닿도록 부착시킨다.
도 3b를 참조하면, 상기 제1 반도체 칩(130)들 및 커버 필름(120)의 일면(120a)을 밀봉하며 상기 제1 반도체 칩(130)들과 전기적으로 연결되는 제1 회로 금속층(도시안함)을 갖는 제1 접착 부재(136)를 형성한다. 이때, 상기 제1 회로 금속층을 갖는 제1 접착 부재(136)는 열 압착 공정을 수행하는 것에 의해 제1 반도체 칩(130)들 및 커버 필름(120)에 부착된다. 그 결과, 상기 제1 반도체 칩(130)들의 제1 본딩패드(132)들은 제1 범프(134)들을 매개로 제1 회로 금속층과 전기적으로 각각 연결된다.
다음으로, 상기 제1 회로 금속층을 선택적으로 패터닝하여 제1 회로패턴(138)을 형성한다. 전술한 공정으로, 제1 반도체 칩(130)들, 제1 접착 부재(136) 및 제1 회로패턴(138)을 포함하는 제1 재형상 웨이퍼 레벨 패키지(140a)를 형성할 수 있다.
도 3c를 참조하면, 상기 제1 재형상 웨이퍼 레벨 패키지(140a) 상에 제2 접착 부재(156)를 형성한다. 다음으로, 제2 회로 금속층(158a)을 갖는 캐리어 보드(300) 상에 제2 반도체 칩(150)들을 부착한 후, 상기 제2 회로 금속층(158a) 및 제2 반도체 칩(150)들을 포함한 캐리어 보드(300)를 뒤집은 상태에서 제1 재형상 웨이퍼 레벨 패키지(140a) 상부에 정렬시킨다.
상기 제2 반도체 칩(150)은 제2 반도체 칩 몸체(151), 제2 본딩패드(152) 및 제2 범프(154)를 포함한다. 상기 제2 반도체 칩 몸체(151)는 플레이트 형상을 가질 수 있으며, 플레이트 형상을 갖는 제2 반도체 칩 몸체(151)는 상면(151a) 및 상기 상면(151a)에 대향하는 하면(151b)을 갖는다. 상기 제2 본딩패드(152)는 제2 반도체 칩 몸체(151)의 상면(151a) 상에 배치된다. 이러한 제2 본딩패드(152)는 제2 반도체 칩 몸체(151)의 일측 가장자리 또는 양측 가장자리를 따라 배치될 수 있다. 이와 다르게, 상기 제2 본딩패드(152)는 제2 반도체 칩 몸체(151)의 중앙을 따라 배치될 수도 있다. 상기 제2 범프(154)는 제2 본딩패드(152) 상에 배치되며, 금속 및 솔더 중 어느 하나를 포함할 수 있다.
도 3d를 참조하면, 상기 제2 회로 금속층(158a) 및 제2 반도체 칩(150)들을 포함한 캐리어 보드(300)를 뒤집은 상태에서 열 압착 공정을 수행하여 상기 제2 접착 부재(156)를 포함한 제1 재형상 웨이퍼 레벨 패키지(140a)에 합착시킨다. 따라서, 상기 캐리어 보드(300) 상에 부착된 제2 반도체 칩(150)들의 제2 본딩패드(152)들은 제1 반도체 칩(130)들의 제1 본딩패드(132)들과 마주보는 플립 방식으로 배치된다. 전술한 공정으로, 상기 캐리어 보드(300) 상에 부착된 제2 반도체 칩(150)들의 제2 본딩패드(152)들은 제2 범프(154)를 매개로 제1 회로패턴(138)과 전기적으로 각각 연결한다.
도 3e를 참조하면, 상기 제2 반도체 칩(150)들, 제2 회로 금속층(도 3d의 158a) 및 제2 접착 부재(156)로부터 캐리어 보드(도 3d의 300)를 제거한 후, 상기 제2 회로 금속층을 패터닝하여 제2 회로패턴(158)을 형성한다. 전술한 공정으로, 상기 제2 회로패턴(158), 제2 반도체 칩(150)들 및 제2 접착 부재(156)를 갖는 제2 재형상 웨이퍼 레벨 패키지(160a)를 형성할 수 있다.
다음으로, 레이저 드릴링 또는 건식 식각 공정을 수행하여 제2 접착 부재(156) 및 제2 회로패턴(158)을 관통하는 관통홀(TH)을 형성한다.
도 3f를 참조하면, 상기 관통홀(TH) 내에 금속 물질을 매립하여 제1 회로패턴(138)과 제2 회로패턴(158)을 전기적으로 연결하는 관통 전극(182)들을 형성한다.
다음으로, 상기 제2 회로패턴(158)의 일부가 노출되도록 상기 제2 회로패턴(158) 및 제2 접착 부재(156)를 덮는 솔더 마스크(190)를 형성한 후, 상기 제2 회로패턴(158)의 노출된 일 부분에 외부접속단자(192)들을 부착한다. 상기 외부접속단자(192)들은, 예를 들면, 솔더볼을 포함할 수 있다.
도 3g를 참조하면, 상기 제1 및 제2 재형상 웨이퍼 레벨 패키지(도 3f의 140a, 160a)와 커버 필름(120)을 패키지 레벨로 쏘잉하여 다수의 스택 패키지(100)들로 개별화한다.
이상으로, 본 발명의 일 실시예에 따른 스택 패키지를 제작할 수 있다.
도 4a 내지 도 4b는 본 발명의 다른 실시예에 따른 스택 패키지의 제조 방법을 공정 순서에 따라 순차적으로 나타낸 공정 단면도이다. 본 발명의 다른 실시예에 따른 스택 패키지의 제조방법은 일 실시예에 따른 스택 패키지의 제조방법과 실질적으로 동일한바, 중복된 설명에 대해서는 생략하도록 한다.
도 4a를 참조하면, 전술한 도 3a 내지 도 3d와 동일한 공정을 수행하여 커버 필름(120) 상에 제1 및 제2 재형상 웨이퍼 레벨 패키지(140a, 160a)들을 형성한다.
다음으로, 레이저 드릴링 또는 건식 식각 공정을 수행하여 제2 접착 부재(156) 및 제2 회로패턴(158)을 관통하는 관통홀(도시안함)을 형성한 후, 상기 관통홀 내에 금속 물질을 매립하여 제1 회로패턴(138)과 제2 회로패턴(158)을 전기적으로 연결하는 관통 전극(182)들을 형성한다.
다음으로, 상기 제2 재형상 웨이퍼 레벨 패키지(160a) 상에 각각 제3 반도체 칩(170)들, 제3 접착 부재(176) 및 제3 회로패턴(178)을 갖는 제3 재형상 웨이퍼 레벨 패키지(180a)를 적어도 하나 이상 형성한다.
상기 제3 재형상 웨이퍼 레벨 패키지(180a)는 제2 재형상 웨이퍼 레벨 패키지(160a)와 실질적으로 동일한 방식으로 형성된다. 즉, 제3 재형상 웨이퍼 레벨 패키지(180a)는 제3 반도체 칩(170)들 및 제3 회로 금속층(도시안함)을 갖는 추가 캐리어 보드(도시안함)를 뒤집은 상태에서 제2 재형상 웨이퍼 레벨 패키지(160a)에 열 압착 공정으로 합착시킨 후, 상기 제3 회로 금속층을 패터닝하는 것에 의해 형성될 수 있다.
다음으로, 상기 제3 재형상 웨이퍼 레벨 패키지(180a)들 각각의 제3 접착 부재(176) 및 제3 회로패턴(178)을 관통하여 상기 제2 회로패턴(158)과 제3 회로패턴(178), 또는 상기 제3 회로패턴(178)들 상호 간을 전기적으로 연결하는 추가 관통 전극(184)을 형성한다.
이때, 상기 추가 관통 전극(184)은 각각의 제3 재형상 웨이퍼 레벨 패키지(180a)를 형성한 후 개별적으로 형성할 수 있다. 이와 다르게, 도면으로 제시하지는 않았지만, 상기 추가 관통 전극(184)은 제3 재형상 웨이퍼 레벨 패키지(180a)들을 모두 형성한 후 한번에 제3 재형상 웨이퍼 레벨 패키지(180a)들의 제3 회로패턴(178) 및 제3 접착 부재(176)를 관통하는 일체형으로 형성할 수도 있다.
도 4b를 참조하면, 상기 제3 재형상 웨이퍼 레벨 패키지(도 4a의 180a)들 중 최상부 제3 재형상 웨이퍼 레벨 패키지의 제3 회로패턴(178)의 일부가 노출되도록 상기 제3 회로패턴(178) 및 제3 접착 부재(176)를 덮는 솔더 마스크(190)를 형성한 후, 상기 제3 회로패턴(178)의 노출된 일 부분에 외부접속단자(192)들을 부착한다.
다음으로, 상기 제1, 제2 및 제3 재형상 웨이퍼 레벨 패키지(도 4a의 140a, 160a, 180a)와 커버 필름(120)을 패키지 레벨로 쏘잉하여 다수의 스택 패키지(100)들로 개별화한다.
이상으로, 본 발명의 다른 실시예에 따른 스택 패키지를 제작할 수 있다.
이상, 전술한 본 발명의 실시예에서는 특정 실시예에 관련하여 도시하고 설명하였지만, 본 발명이 그에 한정되는 것은 아니며, 이하의 특허청구의 범위는 본 발명의 정신과 분야를 이탈하지 않는 한도 내에서 본 발명이 다양하게 개조 및 변형될 수 있다는 것을 당 업계에서 통상의 지식을 가진 자가 용이하게 알 수 있다.

Claims (14)

  1. 커버 필름;
    상기 커버 필름 상에 부착된 제1 반도체 칩, 상기 제1 반도체 칩 및 커버 필름의 일면을 밀봉하도록 형성된 제1 접착 부재 및 상기 제1 접착 부재 상에 배치되며 상기 제1 반도체 칩과 전기적으로 연결된 제1 회로패턴을 포함하는 제1 패키지;
    상기 제1 패키지 상에 배치되며, 상기 제1 회로패턴과 전기적으로 연결된 제2 반도체 칩, 상기 제2 반도체 칩을 밀봉하도록 형성된 제2 접착 부재 및 상기 제2 접착 부재 상에 형성된 제2 회로패턴을 포함하는 제2 패키지;
    상기 제2 회로패턴 및 제2 접착 부재를 관통하여 상기 제1 회로패턴 및 제2 회로패턴과 전기적으로 연결되도록 형성된 관통 전극; 및
    상기 제2 패키지 상에 적어도 하나 이상이 스택되며, 각각 제3 반도체 칩, 상기 제3 반도체 칩을 밀봉하도록 형성된 제3 접착 부재, 및 상기 제3 접착 부재 상에 배치된 제3 회로패턴을 포함하는 제3 패키지;
    를 포함하고,
    상기 제3 반도체 칩들 중 최하부 제3 반도체 칩을 제외한 제3 반도체 칩들은 하부에 배치된 상기 제3 회로패턴과 전기적으로 각각 연결되는 것을 특징으로 하는 스택 패키지.
  2. 제 1 항에 있어서,
    상기 제1 및 제2 반도체 칩은 상기 제1 및 제2 반도체 칩 상에 각각 배치된 제1 및 제2 범프를 가지며, 상기 제1 및 제2 반도체 칩은 상기 제1 및 제2 범프를 매개로 상기 제1 회로패턴과 전기적으로 연결된 것을 특징으로 하는 스택 패키지.
  3. 제 1 항에 있어서,
    상기 제2 회로패턴의 일부가 노출되도록 상기 제2 회로패턴 및 제2 접착 부재를 덮는 솔더 마스크; 및
    상기 제2 회로패턴의 노출된 일 부분에 부착된 외부접속단자;
    를 더 포함하는 것을 특징으로 하는 스택 패키지.
  4. 삭제
  5. 제 1 항에 있어서,
    상기 제3 반도체 칩들 중 최하부 제3 반도체 칩은 상기 제2 회로패턴과 전기적으로 연결되는 것을 특징으로 하는 스택 패키지.
  6. 삭제
  7. 제 1 항에 있어서,
    상기 제3 패키지들의 제3 접착 부재들 및 제3 회로패턴들을 각각 관통하도록 형성되어 상기 제2 회로패턴과 제3 회로패턴, 또는 상기 제2 회로패턴과 제3 회로패턴 및 상기 제3 회로패턴들 상호 간을 전기적으로 연결하는 추가 관통 전극을 더 포함하는 것을 특징으로 하는 스택 패키지.
  8. 제 1 항에 있어서,
    상기 제3 패키지들 중 최상부 제3 패키지의 제3 회로패턴의 일부가 노출되도록 상기 제3 회로패턴 및 제3 접착 부재를 덮는 솔더 마스크; 및
    상기 제3 회로패턴의 노출된 일 부분에 부착된 외부접속단자;
    를 더 포함하는 것을 특징으로 하는 스택 패키지.
  9. 커버 필름 상에 제1 반도체 칩들을 부착하는 단계;
    상기 제1 반도체 칩들 및 커버 필름의 일면을 밀봉하며, 상기 제1 반도체 칩들과 전기적으로 연결되는 제1 회로 금속층을 갖는 제1 접착 부재를 형성하는 단계;
    상기 제1 회로 금속층을 패터닝하여 제1 회로패턴, 상기 제1 반도체 칩들 및 제1 접착 부재를 갖는 제1 재형상 웨이퍼 레벨 패키지를 형성하는 단계;
    상기 제1 재형상 웨이퍼 레벨 패키지 상에 제2 접착 부재를 형성하는 단계;
    제2 회로 금속층을 갖는 캐리어 보드 상에 제2 반도체 칩들을 부착하는 단계;
    상기 제2 회로 금속층 및 제2 반도체 칩들을 포함한 캐리어 보드를 뒤집어서 상기 제2 접착 부재를 포함한 제1 재형상 웨이퍼 레벨 패키지에 합착시키는 단계;
    상기 제2 반도체 칩들, 제2 회로 금속층 및 제2 접착 부재로부터 캐리어 보드를 제거하는 단계;
    상기 제2 회로 금속층을 패터닝하여 제2 회로패턴, 상기 제2 반도체 칩들 및 제2 접착 부재를 갖는 제2 재형상 웨이퍼 레벨 패키지를 형성하는 단계; 및
    상기 제2 접착 부재 및 제2 회로패턴을 관통하여 상기 제1 회로패턴과 제2 회로패턴을 전기적으로 연결하는 관통 전극들을 형성하는 단계;
    를 포함하는 스택 패키지의 제조방법.
  10. 제 9 항에 있어서,
    상기 캐리어 보드를 제1 재형상 웨이퍼 레벨 패키지에 합착하는 단계시,
    상기 제2 반도체 칩들을 상기 제1 반도체 칩들과 마주보는 플립 방식으로 배치하는 것을 특징으로 하는 스택 패키지의 제조방법.
  11. 제 9 항에 있어서,
    상기 관통 전극들을 형성하는 단계 후,
    상기 제2 회로패턴의 일부가 노출되도록 상기 제2 회로패턴 및 제2 접착 부재를 덮는 솔더 마스크를 형성하는 단계;
    상기 제2 회로패턴의 노출된 일 부분에 외부접속단자들을 부착하는 단계; 및
    상기 제1 및 제2 재형상 웨이퍼 레벨 패키지와 커버 필름을 패키지 레벨로 쏘잉하는 단계;
    를 더 포함하는 것을 특징으로 하는 스택 패키지의 제조방법.
  12. 제 9 항에 있어서,
    상기 관통 전극들을 형성하는 단계 후,
    상기 제2 재형상 웨이퍼 레벨 패키지 상에 각각 제3 반도체 칩들, 제3 접착 부재 및 제3 회로패턴을 갖는 제3 재형상 웨이퍼 레벨 패키지를 적어도 하나 이상 형성하는 단계를 더 포함하는 것을 특징으로 하는 스택 패키지의 제조방법.
  13. 제 12 항에 있어서,
    상기 제3 재형상 웨이퍼 레벨 패키지들 각각을 형성하는 단계 후,
    상기 제3 재형상 웨이퍼 레벨 패키지들 각각의 제3 접착 부재 및 제3 회로패턴을 관통하여 상기 제2 회로패턴과 제3 회로패턴, 또는 상기 제3 회로패턴들 상호 간을 전기적으로 연결하는 추가 관통 전극들을 형성하는 단계를 더 포함하는 것을 특징으로 하는 스택 패키지의 제조방법.
  14. 제 13 항에 있어서,
    상기 추가 관통 전극들을 형성하는 단계 후,
    상기 최상부 제3 재형상 웨이퍼 레벨 패키지의 제3 회로패턴의 일부가 노출되도록 상기 제3 회로패턴 및 제3 접착 부재를 덮는 솔더 마스크를 형성하는 단계;
    상기 제3 회로패턴의 노출된 일 부분에 외부접속단자들을 부착하는 단계; 및
    상기 제1, 제2 및 제3 재형상 웨이퍼 레벨 패키지와 커버 필름을 패키지 레벨로 쏘잉하는 단계;
    를 더 포함하는 것을 특징으로 하는 스택 패키지의 제조방법.
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