KR100997792B1 - 반도체 패키지 및 그의 제조방법 - Google Patents

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Abstract

본 발명에 따른 반도체 패키지 및 그의 제조방법은, 절연층과, 상기 절연층 상에 배치되며, 본딩패드 및 상기 본딩패드 상에 구비된 범프를 포함하는 반도체 칩과, 일측 단부는 상기 범프와 연결되며 상기 일측 단부와 대향하는 타측 단부로 상기 반도체 칩으로부터 돌출된 도전 패턴과, 상기 도전 패턴 및 상기 반도체 칩을 덮고, 상기 도전 패턴의 일부를 노출하는 커버층과, 상기 절연층 및 커버층을 관통하여 상기 도전 패턴과 접속된 관통 전극과, 상기 커버층으로부터 노출된 상기 도전 패턴과 콘택된 접속부를 포함한다.

Description

반도체 패키지 및 그의 제조방법{SEMICONDUCTOR PACKAGE AND METHOD OF FABRICATING THE SAME}
본 발명은 반도체 패키지 및 그의 제조방법에 관한 것으로, 보다 자세하게는, 전체 크기를 감소시킴과 아울러, 전기적 특성을 향상시킨 반도체 패키지 및 그의 제조방법에 관한 것이다.
웨이퍼(Wafer) 한 장에는 동일한 전기회로가 인쇄된 반도체 칩이 수백 개에서 혹은 수천 개가 구비된다. 그러나, 상기와 같은 반도체 칩 자체만으로는 외부로부터 전기를 공급받아 전기신호를 전달해 주거나 전달받을 수 없으며, 또한, 상기 반도체 칩은 미세한 회로를 담고 있어 외부충격에 쉽게 손상될 수도 있다. 따라서, 상기와 같은 반도체 칩에 전기적인 연결을 해 주고, 외부의 충격에 견디도록, 밀봉 포장하여 물리적인 기능과 형상을 갖게 해주는 것이 반도체 패키지이다.
한편, 상기와 같은 반도체 패키지를 형성하기 위한 패키징 기술은 소형화에 대한 요구 및 실장 신뢰성을 만족시키기 위해 지속적으로 발전되고 있다. 예컨대, 소형화에 대한 요구는 칩 크기에 근접한 패키지에 대한 기술 개발을 가속화시키고 있으며, 실장 신뢰성에 대한 요구는 실장작업의 효율성 및 실장 후의 기계적·전기 적 신뢰성을 향상시킬 수 있는 패키징 기술에 대한 중요성을 부각시키고 있다.
또한, 전기·전자 제품의 소형화와 더불어 고성능화가 요구됨에 따라, 고용량의 반도체 모듈을 제공하기 위한 다양한 기술들이 연구 개발되고 있다.
고용량의 반도체 모듈을 제공하기 위한 방법으로서는 메모리 칩의 고집적화를 들 수 있으며, 이러한 고집적화는 한정된 반도체 칩의 공간 내에 보다 많은 수의 셀을 집적해 넣는 것에 의해 실현될 수 있다.
그러나, 이와 같은 메모리 칩의 고집적화는 정밀한 미세 선 폭을 요구하는 등, 고난도의 기술과 많은 개발 시간을 필요로 한다. 따라서, 고용량의 반도체 모듈을 제공하기 위한 다른 방법으로서 스택(Stack) 기술이 제안되었다.
상기와 같은 스택기술은 스택된 2개의 칩을 하나의 패키지 내에 내장시키는 방법과 패키징된 2개의 단품의 패키지를 스택하는 방법이 있다.
그러나, 전술한 종래의 기술을 이용한 스택 패키지(100)의 경우에는, 도 1에 도시된 바와 같이, 기본적인 단품의 반도체 패키지(102, 104)를 수직 또는 수평으로 스택하여 전체 스택 패키지(100)의 용량을 증가시키기 방식을 사용하기 때문에, 반도체 패키지(102, 104)의 갯수가 증가할수록 전체 스택 패키지(100)의 크기도 증가하게 되어, 이로 인해, 스택되는 반도체 패키지(102, 104) 갯수에 한계를 발생시키게 된다.
또한, 상기와 같은 단품의 반도체 패키지(102, 104)를 수직으로 스택하여 스택 패키지(100)를 형성하는 경우, 각 반도체 패키지(102, 104) 간을 전기적으로 연결하기 위해 솔더 볼(106)과 같은 외부 접속 단자를 이용함에 따라, 반도체 패키 지(102, 104) 간을 스택하기 위한 부착 공정 시, 상부 반도체 패키지(102)의 기판(108), 솔더 볼(106) 및 하부 반도체 패키지(104)의 봉지제(110) 간의 열 팽창 계수 차이로 인해 전기적인 접합 계면에서 결함을 발생시키게 된다.
그 결과, 전체 스택 패키지(100)의 전기적인 신뢰성을 저하시키게 된다.
본 발명은 전체 크기를 감소시킨 반도체 패키지 및 그의 제조방법을 제공한다.
또한, 본 발명은 스택 패키지 형성시, 전기적 신뢰성을 저하를 방지한 반도체 패키지 및 그의 제조방법을 제공한다.
본 발명에 따른 반도체 패키지는, 절연층; 상기 절연층 상에 배치되며, 본딩패드 및 상기 본딩패드 상에 구비된 범프를 포함하는 반도체 칩; 일측 단부는 상기 범프와 연결되며 상기 일측 단부와 대향하는 타측 단부로 상기 반도체 칩으로부터 돌출된 도전 패턴; 상기 도전 패턴 및 상기 반도체 칩을 덮고, 상기 도전 패턴의 일부를 노출하는 커버층; 상기 절연층 및 커버층을 관통하여 상기 도전 패턴과 접속된 관통 전극; 및 상기 커버층으로부터 노출된 상기 도전 패턴과 콘택된 접속부;를 포함한다.
상기 커버층은 프리프레그(PPG : Prepreg) 물질 및 FR4(Flame Retardant-4) 물질 중 어느 하나를 포함한다.
상기 관통 전극은 구리를 포함한다.
상기 접속부는 필라(Pillar) 형상을 갖는 것을 특징으로 한다.
상기 접속부는 상기 커버층 상부로 35∼45㎛ 만큼 돌출된 것을 특징으로 한다.
상기 접속부는 Cu, Au 및 Ni로 이루어진 군으로부터 선택된 물질 중 적어도 어느 하나를 포함한다.
상기 접속부 표면을 덮는 도금층을 더 포함한다.
상기 도금층의 두께는 0.45∼0.55㎛인 것을 특징으로 한다.
상기 도금층은 주석 및 주석 합금으로 이루어진 군으로부터 선택된 어느 하나 이상의 물질을 포함한다.
상기 절연층 하면을 덮고, 상기 관통 전극 및 절연층의 일부가 식각된 연결부를 노출시키는 보호층을 더 포함한다.
상기 보호층은 프리프레그(PPG : Prepreg) 물질 및 FR4(Flame Retardant-4) 물질 중 어느 하나를 포함한다.
상기 연결부를 덮는 유기보호피막을 더 포함한다.
상기 유기보호피막은 OSP(Organic Solder Presertive) 물질을 포함한다.
상기 유기보호피막의 두께는 0.1∼0.5㎛인 것을 특징으로 한다.
또한, 본 발명에 따른 반도체 패키지의 제조방법은, 본딩패드 및 상기 본딩패드 상에 구비된 범프를 포함하는 반도체 칩을 절연층 상에 배치시키는 단계; 일측 단부는 상기 범프와 연결되며 상기 일측 단부와 대향하는 타측 단부로 상기 반 도체 칩으로부터 돌출된 도전 패턴을 형성하는 단계; 상기 절연층의 상면에 배치된 상기 도전 패턴 및 상기 반도체 칩을 덮는 커버층 및 상기 절연층의 상면과 대향하는 하면을 덮는 보호층을 형성하는 단계; 상기 커버층으로부터 노출된 상기 도전 패턴 상에 상기 도전 패턴과 콘택되는 접속부를 형성하는 단계; 및 상기 보호층, 커버층 및 절연층을 관통하여 상기 도전 패턴과 접속되는 관통 전극을 형성하는 단계;를 포함한다.
상기 커버층은 프리프레그(PPG : Prepreg) 물질 및 FR4(Flame Retardant-4) 물질 중 어느 하나로 형성된다.
상기 보호층은 프리프레그(PPG : Prepreg) 물질 및 FR4(Flame Retardant-4) 물질 중 어느 하나로 형성된다.
상기 접속부는 필라(Pillar) 형상으로 형성된다.
상기 접속부는 상기 커버층 상부로 35∼45㎛ 만큼 돌출되도록 형성된다.
상기 접속부는 Cu, Au 및 Ni로 이루어진 군으로부터 선택된 물질 중 적어도 어느 하나로 형성된다.
상기 접속부를 형성하는 단계 후, 상기 접속부 표면에 도금층을 형성하는 단계;를 더 포함한다.
상기 도금층은 0.45∼0.55㎛의 두께로 형성된다.
상기 도금층은 주석 및 주석 합금으로 이루어진 군으로부터 선택된 어느 하나 이상의 물질로 형성된다.
상기 관통 전극은 구리로 형성된다.
상기 관통 전극을 형성하는 단계 후, 상기 보호층을 패터닝하여 연결부를 형성하는 단계; 및 상기 연결부를 유기보호피막으로 덮는 단계;를 더 포함한다.
상기 유기보호피막은 OSP(Organic Solder Presertive) 물질로 형성된다.
상기 유기보호피막은 0.1∼0.5㎛의 두께로 형성된다.
본 발명은 절연층 상에 도전 패턴을 갖는 반도체 칩을 배치하고, 상기 반도체 칩을 덮도록 커버층을 형성한 다음, 상기 도전 패턴과 콘택되는 관통 전극을 상기 커버층 내에 형성하여 반도체 패키지를 형성함으로써, 반도체 패키지 형성시, 전체 크기를 감소시킬 수 있다.
또한, 본 발명은 상기 관통 전극과 콘택되는 도전 패턴 상부에 필라 형상의 접속부를 형성하여 상기 접속부만을 매개로 각 반도체 패키지들을 스택함으로써, 스택 패키지 형성시, 전체 스택 패키지의 크기를 종래보다 감소시킬 수 있음과 아울러, 각 반도체 패키지들 간의 전기적 신뢰성을 향상시킬 수 있다.
이하, 첨부된 도면들을 참조하여 본 발명의 실시예들에 따른 적층 반도체 패키지 및 그의 제조방법에 대하여 상세하게 설명하지만, 본 발명이 하기의 실시예들에 제한되는 것은 아니며, 해당 분야에서 통상의 지식을 가진 자라면 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 본 발명을 다양한 다른 형태로 구현할 수 있을 것이다.
자세하게, 도 2는 본 발명의 실시예에 따른 반도체 패키지를 설명하기 위해 도시한 단면도로서, 이를 설명하면 다음과 같다.
도시된 바와 같이 본 발명의 실시예에 따른 반도체 패키지(200)는, 절연층(202), 반도체 칩(204), 도전 패턴(208), 커버층(206), 관통 전극(212) 및 접속부(216)를 포함한다.
반도체 칩(204)은, 절연층(202) 상에 배치된다.
반도체 칩(204)은, 상면에 본딩패드(도시안됨) 및 본딩패드 상에 구비되며, 본딩패드와 콘택되는 범프(210)를 포함한다.
본딩패드는, 에지 또는 센터 패드 타입을 포함할 수 있다.
도전 패턴(208)은, 반도체 칩(204)의 상부에 설치될 수 있으며, 일측 단부가 반도체 칩(204)의 범프(210)와 연결되고, 일측 단부와 대향하는 반도체 칩(204)의 타측 단부를 향하여 돌출된 구조를 갖는다.
커버층(206)은, 일측 단부가 반도체 칩(204)의 범프(210)와 연결되며 일측 단부와 대향하는 반도체 칩(204)의 타측 단부를 향하여 돌출된 구조를 갖는 도전 패턴(208) 및 반도체 칩(204)을 포함하는 절연층(202)을 덮고, 도전 패턴(208)의 상면을 일부분 노출시킨다.
커버층(206)은, 예를 들면, 프리프레그(PPG : Prepreg) 물질 및 FR4(Flame Retardant-4) 물질 중 어느 하나를 포함할 수 있다
관통 전극(212)은 절연층(202) 및 커버층(206)을 관통하도록 설치되며, 반도체 칩(204)의 타측 단부를 향하여 돌출된 구조의 도전 패턴(208)과 전기적으로 접속된다.
관통 전극(212)은, 예를 들면, 구리와 같은 전도성 금속을 포함할 수 있으며 약 50㎛의 직경과, 약 15㎛의 깊이를 갖는다.
접속부(216)는, 커버층(206)에 의해 일부 노출된 도전 패턴(208) 상면에 설치되어, 도전 패턴(208)과 전기적으로 콘택된다.
접속부(216)는, 예를 들면, 커버층(206) 상부로 35∼45㎛ 만큼 돌출된 필라(Pillar) 형상을 포함하며, 이러한 필라 형상을 갖는 접속부(216)는 예를 들면, 범프, 볼 및 핀 중 어느 하나를 포함할 수 있다.
범프를 포함할 수 있는 필라 형상을 갖는 접속부(216)는, Cu, Au 및 Ni로 이루어진 군으로부터 선택된 물질 중 적어도 어느 하나를 포함한다.
접속부(216)는, 그의 전기적 특성을 향상시키기 위해 표면을 덮는 도금층(214)을 더 포함할 수 있다.
접속부(216)의 표면을 덮는 도금층(214)은 예를 들면 주석 및 주석 합금으로 이루어진 군으로부터 선택된 어느 하나 이상의 물질을 포함하며, 그 두께는 약 0.45∼0.55㎛이다.
반도체 패키지(200)는, 절연층(202) 하면을 덮고 관통 전극(212) 및 절연층(202)의 일부가 식각된 연결부(217)를 더 포함한다.
또한, 반도체 패키지(200)는 연결부(217)를 노출시키는 보호층(205)을 더 포함한다.
보호층(205)은, 예를 들면 커버층(206)과 같은 프리프레그(PPG : Prepreg) 물질 및 FR4(Flame Retardant-4) 물질 중 어느 하나를 포함한다.
이때, 연결부(217) 상에는 보호층(205)에 의해 노출된 관통 전극(212)의 산화를 방지하기 위해, 연결부(217) 부분을 덮는 유기보호피막(218)이 더 설치된다.
유기보호피막(218)은, 예를 들면 0.1∼0.5㎛의 두께를 갖는 OSP(Organic Solder Presertive) 물질을 포함한다.
도 3은 본 발명의 다른 실시예에 따른 반도체 패키지를 설명하기 위해 도시한 단면도로서, 이를 설명하면 다음과 같다.
도 3에 도시된 스택된 반도체 패키지들은 앞서 도 2에 도시 및 설명된 반도체 패키지와 실질적으로 동일한 구성 요소를 포함한다. 따라서, 동일한 구성 요소에 대한 중복된 설명은 생략하기로 하며, 동일한 구성 요소에 대해서는 동일한 명칭을 부여한다.
도시된 바와 같이, 본 발명의 다른 실시예에 따른 반도체 패키지(300)는, 적어도 두 개 이상 스택된 반도체 패키지들(A, B)을 포함한다.
스택된 각 반도체 패키지들(A, B)은, 절연층(302a, 302b), 반도체 칩(304a, 304b), 도전 패턴(308a, 308b), 커버층(306a, 306b), 관통 전극(312a, 312b) 및 접속부(314a, 314b)를 포함한다.
스택된 각 반도체 패키지들(A, B)은, 스택된 반도체 패키지들(A, B) 중 상부 반도체 패키지(B) 연결부(317b) 부분의 노출된 관통 전극(312b)과 하부 반도체 패키지(A)의 도전 패턴(308a)과 접속된 접속부(314a) 부분의 부착으로 각 반도체 패키지들(A, B) 간이 전기적 및 물리적으로 연결된다.
이때, 스택된 각 반도체 패키지들(A, B) 중, 상부 반도체 패키지(B)는 상부 반도체 패키지(B) 하면의 관통 전극(312b) 부분이 노출되도록, 상부 반도체 패키지(A)의 하면의 보호층(305b)의 일부 및 유기보호피막은 제거된 상태로 하부 반도체 패키지(A)의 접속부(314a)와 부착된다.
이 경우, 본 발명은 관통 전극과 접속부를 통해 각 반도체 패키지들 간이 전기적 및 물리적으로 연결됨으로써, 종래의 솔더 볼과 같은 외부 접속 단자를 이용하여 반도체 패키지 간을 스택하기 위한 반도체 패키지 부착 공정 시, 상부 반도체 패키지의 기판, 솔더 볼 및 하부 반도체 패키지의 봉지제 간의 열 팽창 계수 차이로 인한 전기적인 접합 계면에서의 결함 발생을 원천적으로 방지할 수 있다.
도 4a 내지 도 4f는 본 발명의 실시예에 따른 반도체 패키지의 제조방법을 설명하기 위해 도시한 공정별 단면도로서, 이를 설명하면 다음과 같다.
도 4a를 참조하면, 에지 또는 센터 패드 타입의 본딩패드(도시안됨)를 갖는 반도체 칩(404)의 본딩패드 상에 본딩패드와 콘택되는 범프(410)가 형성된다.
그런 다음, 본딩패드 및 본딩패드와 콘택되는 범프(410)가 형성된 반도체 칩(404)이 절연층(402) 상면에 배치된다.
도 4b를 참조하면, 절연층(402) 상에 배치된 본딩패드 및 본딩패드와 콘택되는 범프(410)가 형성된 반도체 칩(404)의 상부에, 일측 단부는 범프(410)와 연결되며. 일측 단부와 대향하는 반도체 칩(404)의 타측 단부로 돌출되도록 도전 패턴(408)이 형성된다.
여기서, 도전 패턴(408)은 구리로 형성되며, 바(Bar) 타입으로 형성될 수 있다.
도 4c를 참조하면, 도전 패턴(408)이 형성된 반도체 칩(404)을 포함하는 절연층(402)의 상면에 도전 패턴(408) 및 반도체 칩(404)을 포함하는 절연층(402) 상면의 공간 영역을 덮고, 도전 패턴(408) 상면의 일부를 노출시키는 커버층(406)이 형성된다.
여기서, 커버층(406)은 반도체 칩(404)의 타측 단부로 돌출된 부분의 도전 패턴(408) 상면 부분이 노출되도록 형성되는 것이 바람직하다,
이어서, 커버층(406) 형성시, 절연층(402) 하부에는 절연층(402) 하면을 덮도록 보호층(405)이 형성된다.
여기서, 커버층(406) 및 보호층(405)은 프리프레그(PPG : Prepreg) 물질 및 FR4(Flame Retardant-4) 물질 중 어느 하나로 형성된다.
도 4d를 참조하면, 커버층(406)으로부터 노출된 도전 패턴(408) 상면에, 도전 패턴(408)과 콘택되는 접속부(416)를 형성된다.
접속부(416)는 필라(Pillar) 형상으로 형성되며, 또한, 접속부(416)는 필라 형상의 범프로 형성될 수 있다.
또한, 접속부(416)는 필라 형상의 범프 이외에, 볼 및 핀 중 어느 하나의 형상으로 형성될 수 있다.
접속부(416)는 Cu, Au 및 Ni로 이루어진 군으로부터 선택된 물질 중 적어도 어느 하나로 형성되며, 이때, 접속부(416)는 커버층(406) 상부로 35∼45㎛ 만큼 돌출되도록 형성된다.
게다가, 접속부(416)는 전기적 특성을 향상시키기 위해, 그 표면에 도금 층(414)이 더 형성될 수 있다.
여기서, 도금층(414)은 예를 들면 주석 및 주석 합금으로 이루어진 군으로부터 선택된 어느 하나 이상의 물질로 형성되며, 0.45∼0.55㎛의 두께로 형성된다.
도 4e를 참조하면, 보호층(405), 절연층(402) 및 커버층(406)이 순차적으로 도전 패턴(408) 부분이 노출될 때까지 관통되어 관통 전극(412)이 형성된다.
관통 전극(412)은 도전 패턴(408)과 전기적으로 콘택되며, 도전 패턴(408)은 범프(410)를 매개로 반도체 칩(402)과 콘택된다.
관통 전극(412)은, 구리로 형성된다.
도 4f를 참조하면, 후속의 스택 패키지 형성시 다른 반도체 패키지와의 원활한 전기적 접속을 수행하기 위해 절연층(402) 하면의 관통 전극(412) 부분을 일부 노출시키도록 보호층(405)의 일부가 제거되어 연결부(417)가 형성된다.
이때, 보호층(405) 제거시, 보호층(405) 내에 형성된 관통 전극(412)의 일부도 같이 제거된다.
그런 다음, 보호층(405)의 제거에 의해 노출된 관통 전극(412)의 산화를 방지하기 위해, 노출된 관통 전극(412) 및 절연층(402) 하면 부분, 즉, 연결부(417) 부분 상에 유기보호피막(418)이 형성된다.
유기보호피막(418)은 0.1∼0.5㎛의 두께를 갖는 OSP(Organic Solder Presertive) 물질로 형성된다.
전술한 바와 같이 본 발명은, 반도체 칩, 도전 패턴 및 관통 전극이 내장된 반도체 패키지를 제작함으로써, 종래에 비해 전체 반도체 패키지의 크기를 감소시 킬 수 있다.
또한, 반도체 패키지 내에 도전 패턴 및 관통 전극이 내장됨으로써, 스택 패키지 형성시, 전체 스택 패키지의 크기를 종래보다 감소시킬 수 있다.
게다가, 스택 패키지 형성시 범프를 이용함으로써, 솔더 볼을 사용하지 않아도 됨에 따라 각 반도체 패키지들 간의 전기적 신뢰성을 향상시킬 수 있다.
앞서 설명한 본 발명의 상세한 설명에서는 본 발명의 실시예들을 참조하여 설명하였지만, 해당 기술분야의 숙련된 당업자 또는 해당 기술분야에 통상의 지식을 갖는 자라면 후술 될 특허청구범위에 기재된 본 발명의 사상 및 기술 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
도 1은 종래의 문제점을 설명하기 위해 도시한 단면도.
도 2는 본 발명의 실시예에 따른 반도체 패키지를 설명하기 위해 도시한 단면도.
도 3은 본 발명의 다른 실시예에 따른 반도체 패키지를 설명하기 위해 도시한 단면도.
도 4a 내지 도 4f는 본 발명의 실시예에 따른 반도체 패키지의 제조방법을 설명하기 위해 도시한 공정별 단면도.

Claims (27)

  1. 절연층;
    상기 절연층 상에 배치되며, 본딩패드 및 상기 본딩패드 상에 구비된 범프를 포함하는 반도체 칩;
    일측 단부는 상기 범프와 연결되며 상기 일측 단부와 대향하는 타측 단부로 상기 반도체 칩으로부터 돌출된 도전 패턴;
    상기 도전 패턴 및 상기 반도체 칩을 덮고, 상기 도전 패턴의 일부를 노출하는 커버층;
    상기 절연층 및 커버층을 관통하여 상기 도전 패턴과 접속된 관통 전극; 및
    상기 커버층으로부터 노출된 상기 도전 패턴과 콘택된 접속부;
    를 포함하는 것을 특징으로 하는 반도체 패키지.
  2. 제 1 항에 있어서,
    상기 커버층은 프리프레그(PPG : Prepreg) 물질 및 FR4(Flame Retardant-4) 물질 중 어느 하나를 포함하는 것을 특징으로 하는 반도체 패키지.
  3. 제 1 항에 있어서,
    상기 관통 전극은 구리를 포함하는 것을 특징으로 하는 반도체 패키지.
  4. 제 1 항에 있어서,
    상기 접속부는 필라(Pillar) 형상을 갖는 것을 특징으로 하는 반도체 패키지.
  5. 제 1 항에 있어서,
    상기 접속부는 상기 커버층 상부로 35∼45㎛ 만큼 돌출된 것을 특징으로 하는 반도체 패키지.
  6. 제 1 항에 있어서,
    상기 접속부는 Cu, Au 및 Ni로 이루어진 군으로부터 선택된 물질 중 적어도 어느 하나를 포함하는 것을 특징으로 하는 반도체 패키지.
  7. 제 1 항에 있어서,
    상기 접속부 표면을 덮는 도금층을 더 포함하는 것을 특징으로 하는 반도체 패키지.
  8. 제 7 항에 있어서,
    상기 도금층의 두께는 0.45∼0.55㎛인 것을 특징으로 하는 반도체 패키지.
  9. 제 7 항에 있어서,
    상기 도금층은 주석 및 주석 합금으로 이루어진 군으로부터 선택된 어느 하나 이상의 물질을 포함하는 것을 특징으로 하는 반도체 패키지.
  10. 제 1 항에 있어서,
    상기 절연층 하면을 덮고, 상기 관통 전극 및 절연층의 일부가 식각된 연결부를 노출시키는 보호층을 더 포함하는 것을 특징으로 하는 반도체 패키지.
  11. 제 10 항에 있어서,
    상기 보호층은 프리프레그(PPG : Prepreg) 물질 및 FR4(Flame Retardant-4) 물질 중 어느 하나를 포함하는 것을 특징으로 하는 반도체 패키지.
  12. 제 10 항에 있어서,
    상기 연결부를 덮는 유기보호피막을 더 포함하는 것을 특징으로 하는 반도체 패키지.
  13. 제 12 항에 있어서,
    상기 유기보호피막은 OSP(Organic Solder Presertive) 물질을 포함하는 것을 특징으로 하는 반도체 패키지.
  14. 제 12 항에 있어서,
    상기 유기보호피막의 두께는 0.1∼0.5㎛인 것을 특징으로 하는 반도체 패키지.
  15. 본딩패드 및 상기 본딩패드 상에 구비된 범프를 포함하는 반도체 칩을 절연층 상에 배치시키는 단계;
    일측 단부는 상기 범프와 연결되며 상기 일측 단부와 대향하는 타측 단부로 상기 반도체 칩으로부터 돌출된 도전 패턴을 형성하는 단계;
    상기 절연층의 상면에 배치된 상기 도전 패턴 및 상기 반도체 칩을 덮는 커버층 및 상기 절연층의 상면과 대향하는 하면을 덮는 보호층을 형성하는 단계;
    상기 커버층으로부터 노출된 상기 도전 패턴 상에 상기 도전 패턴과 콘택되는 접속부를 형성하는 단계; 및
    상기 보호층, 커버층 및 절연층을 관통하여 상기 도전 패턴과 접속되는 관통 전극을 형성하는 단계;
    를 포함하는 것을 특징으로 하는 반도체 패키지의 제조방법.
  16. 제 15 항에 있어서,
    상기 커버층은 프리프레그(PPG : Prepreg) 물질 및 FR4(Flame Retardant-4) 물질 중 어느 하나로 형성되는 것을 특징으로 하는 반도체 패키지의 제조방법.
  17. 제 15 항에 있어서,
    상기 보호층은 프리프레그(PPG : Prepreg) 물질 및 FR4(Flame Retardant-4) 물질 중 어느 하나로 형성되는 것을 특징으로 하는 반도체 패키지의 제조방법.
  18. 제 15 항에 있어서,
    상기 접속부는 필라(Pillar) 형상으로 형성되는 것을 특징으로 하는 반도체 패키지의 제조방법.
  19. 제 15 항에 있어서,
    상기 접속부는 상기 커버층 상부로 35∼45㎛ 만큼 돌출되도록 형성되는 것을 특징으로 하는 반도체 패키지의 제조방법.
  20. 제 15 항에 있어서,
    상기 접속부는 Cu, Au 및 Ni로 이루어진 군으로부터 선택된 물질 중 적어도 어느 하나로 형성되는 것을 특징으로 하는 반도체 패키지의 제조방법.
  21. 제 15 항에 있어서,
    상기 접속부를 형성하는 단계 후,
    상기 접속부 표면에 도금층을 형성하는 단계;
    를 더 포함하는 것을 특징으로 하는 반도체 패키지의 제조방법.
  22. 제 21 항에 있어서,
    상기 도금층은 0.45∼0.55㎛의 두께로 형성되는 것을 특징으로 하는 반도체 패키지의 제조방법.
  23. 제 21 항에 있어서,
    상기 도금층은 주석 및 주석 합금으로 이루어진 군으로부터 선택된 어느 하나 이상의 물질로 형성되는 것을 특징으로 하는 반도체 패키지의 제조방법.
  24. 제 15 항에 있어서,
    상기 관통 전극은 구리로 형성되는 것을 특징으로 하는 반도체 패키지의 제조방법.
  25. 제 15 항에 있어서,
    상기 관통 전극을 형성하는 단계 후,
    상기 보호층을 패터닝하여 연결부를 형성하는 단계; 및
    상기 연결부를 유기보호피막으로 덮는 단계;
    를 더 포함하는 것을 특징으로 하는 반도체 패키지의 제조방법.
  26. 제 25 항에 있어서,
    상기 유기보호피막은 OSP(Organic Solder Presertive) 물질로 형성되는 것을 특징으로 하는 반도체 패키지의 제조방법.
  27. 제 25 항에 있어서,
    상기 유기보호피막은 0.1∼0.5㎛의 두께로 형성되는 것을 특징으로 하는 반도체 패키지의 제조방법.
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