KR20130112353A - 반도체 패키지 및 그 제조방법 - Google Patents

반도체 패키지 및 그 제조방법 Download PDF

Info

Publication number
KR20130112353A
KR20130112353A KR1020120034654A KR20120034654A KR20130112353A KR 20130112353 A KR20130112353 A KR 20130112353A KR 1020120034654 A KR1020120034654 A KR 1020120034654A KR 20120034654 A KR20120034654 A KR 20120034654A KR 20130112353 A KR20130112353 A KR 20130112353A
Authority
KR
South Korea
Prior art keywords
substrate
insulating layer
electrode pad
package
semiconductor chip
Prior art date
Application number
KR1020120034654A
Other languages
English (en)
Other versions
KR101394647B1 (ko
Inventor
박윤묵
이현일
Original Assignee
주식회사 네패스
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 네패스 filed Critical 주식회사 네패스
Priority to KR1020120034654A priority Critical patent/KR101394647B1/ko
Publication of KR20130112353A publication Critical patent/KR20130112353A/ko
Application granted granted Critical
Publication of KR101394647B1 publication Critical patent/KR101394647B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L24/19—Manufacturing methods of high density interconnect preforms
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/12—Mountings, e.g. non-detachable insulating substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/568—Temporary substrate used as encapsulation process aid
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/12105—Bump connectors formed on an encapsulation of the semiconductor or solid-state body, e.g. bumps on chip-scale packages
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L2224/19—Manufacturing methods of high density interconnect preforms
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/45099—Material
    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/45139—Silver (Ag) as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/484—Connecting portions
    • H01L2224/4847—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a wedge bond
    • H01L2224/48471—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a wedge bond the other connecting portion not on the bonding area being a ball bond, i.e. wedge-to-ball, reverse stitch
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/10—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers
    • H01L2225/1005—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/1011—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement
    • H01L2225/1017—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement the lowermost container comprising a device support
    • H01L2225/1035—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement the lowermost container comprising a device support the device being entirely enclosed by the support, e.g. high-density interconnect [HDI]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/10—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers
    • H01L2225/1005—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/1011—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement
    • H01L2225/1047—Details of electrical connections between containers
    • H01L2225/1058—Bump or bump-like electrical connections, e.g. balls, pillars, posts
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

상, 하 패키지를 연결하는 배선의 전기적 특성을 개선하고 제조 비용을 절감할 수 있으며 제조 수율을 향상시킬 수 있는 반도체 패키지와 그 제조방법을 개시한다.
본 발명의 반도체 패키지는 서로 대향하는 제1면 및 제2면을 갖는 기판과, 기판의 제1면 상에 탑재된 반도체 칩과, 반도체 칩과 이격되어 기판의 제1면 상에 배치된 적어도 하나의 전극 패드와, 전극 패드 상에 배치된 도전성 볼과, 도전성 볼의 일부를 노출하면서 반도체 칩을 포함하는 기판의 제1면 상부를 몰딩하는 몰딩부, 그리고 기판의 제2면 상에 배치된 접합 부재를 포함한다.

Description

반도체 패키지 및 그 제조방법{Semiconductor package and method for fabricating the same}
본 발명은 반도체 패키지에 관한 것으로, 특히 적층형 반도체 패키지 및 그 제조방법에 관한 것이다.
전자산업의 발달에 따라 전자부품의 고기능화, 소형화 요구가 급증하고 있다. 이러한 요구에 대응하고자 기존의 인쇄회로기판 상에 하나의 전자소자가 실장되는 추세에서 하나의 기판 상에 여러 개의 전자소자들을 중첩하여 실장하는 스택(stack) 구조의 반도체 패키지가 각광받고 있다. 반도체 패키지의 설계 진화 과정에서 고속도화와 고집적화 요구에 부응하여 시스템 인 패키지(System in Package; SiP)가 탄생하였으며, 이러한 시스템 인 패키지(SiP)는 패키지 인 패키지(Package in Package; PiP), 패키지 온 패키지(Package on Package; PoP) 등 여러 가지 형태로 발전해 가고 있다. 이 중 패키지 온 패키지(PoP)는 패키지 위에 패키지를 적층하는 구조로 이루어진다.
도 1은 패키지 온 패키지(PoP) 구조의 반도체 패키지의 일 예를 나타내 보인 단면도이다.
도 1을 참조하면, 제1 패키지(110)가 하부에 배치되고, 제1 패키지(110) 위에는 제2 패키지(120)가 배치된다. 제1 패키지(110)는 제1 기판(111) 위에 제1 칩(113)이 배치된다. 제1 기판(111)의 상부 표면 및 하부 표면에는 복수 개의 단자패드(112)들이 배치된다. 그리고 제1 기판(111)의 하부 표면에 배치되는 단자패드(112)에는 제1 금속핀(130)이 부착된다. 제1 칩(113)은 와이어(114)를 통해 단자패드(112)와 전기적으로 연결된다. 와이어(114)와, 이 와이어(114)가 본딩된 단자패드(112), 그리고 제1 칩(113)은 제1 몰딩재(115)로 덮인다. 제2 패키지(120)는, 제2 기판(121) 위에 제2 칩(123) 및 제3 칩(125)이 순차적으로 배치된다. 제2 기판(121) 상부 표면 및 하부 표면에도 복수 개의 단자패드(122)들이 배치된다. 제2 칩(123)은 와이어(124)를 통해 단자패드(122)와 전기적으로 연결되며, 마찬가지로 제3 칩(125)도 와이어(126)를 통해 단자패드(122)와 전기적으로 연결된다. 와이어들(124, 126)과, 단자패드(122)들, 그리고 제2 칩(123) 및 제3 칩(125)은 제2 몰딩재(127)로 덮인다.
이와 같은 제1 패키지(110)와 제2 패키지(120)는 제1 금속핀(130)을 통해 전기적으로 연결된다. 즉 금속핀(130)은, 제1 패키지(110)의 하부면에 배치되는 단자패드(122)와 제2 패키지(120)의 상부면에 배치되는 단자패드(112) 사이에 배치되어 제1 패키지(110)와 제2 패키지(120)가 전기적으로 연결되도록 한다.
그러나 이와 같은 구조는, 제1 패키지(110)와 제2 패키지(120) 사이의 전기적 연결을 위해 제1 패키지(110)와 제2 패키지(120) 사이에 제1 금속핀(130)이 배치되어야 할 일정 공간을 확보하여야 하는 제약이 있으며, 또한 제1 금속핀(130)의 크기를 단자패드(112, 122)의 크기에 부합하도록 하여야 한다는 부담이 있다.
또한, 배선 길이가 과도하여 고주파 동작시 신호 지연(signal delay) 및 신호 왜곡(signal distortion)이 발생하고 전송속도가 저하될 수 있다. 또한, 개별 반도체 소자를 패키징하여 적층하므로 제조 비용이 상승하고, 상, 하부 패키지 조립시 휨(warpage)이 발생하여 조립 수율이 저하될 수 있으며, 상, 하부 패키지를 전기적으로 접속하기 위한 관통홀 형성 및 충진이 어렵고 이로 인해 관통 홀의 신뢰성이 저하되는 문제가 있다.
본 발명이 해결하고자 하는 과제는 상, 하 패키지를 연결하는 배선의 전기적 특성을 개선하고 제조 비용을 절감할 수 있으며 제조 수율을 향상시킬 수 있는 반도체 패키지와 그 적합한 제조방법을 제공하는 데 있다.
상기 과제를 해결하기 위하여 본 발명에 따른 반도체 패키지는 서로 대향하는 제1면 및 제2면을 갖는 기판, 상기 기판의 제1면 상에 탑재된 반도체 칩, 상기 반도체 칩과 이격되어 상기 기판의 제1면 상에 배치된 적어도 하나의 전극 패드, 상기 전극 패드 상에 배치된 도전성 볼, 상기 도전성 볼의 일부를 노출하면서 상기 반도체 칩을 포함하는 기판의 제1면 상부를 몰딩하는 몰딩재, 및 상기 기판의 제2면 상에 배치된 접합 부재를 포함한다.
본 발명의 일 예에서, 상기 전극 패드는 젖음성 전극 패드일 수 있다.
일 예에서, 상기 도전성 볼은 구리(Cu), 니켈(Ni), 주석(Sn), 알루미늄(Al), 실버(Ag), 티타늄나이트라이드(TiN) 중에서 선택되는 단일 금속 또는 이들 중 선택된 둘 이상의 합금으로 이루어질 수 있다.
일 예에서, 상기 기판의 제2면에 배치된 금속배선을 더 포함하고, 상기 접합 부재는 상기 금속배선을 경유하여 상기 반도체 칩과 전기적으로 연결될 수 있다.
상기 과제를 해결하기 위하여 본 명에 따른 적층형 반도체 패키지는, 서로 대향하는 제1면 및 제2면을 갖는 기판의 상기 제1면 상에 탑재된 반도체 칩과, 상기 반도체 칩과 이격되어 상기 기판 상에 배치된 적어도 하나의 전극 패드와, 상기 전극 패드 상에 배치된 도전성 볼, 및 상기 도전성 볼의 일부를 노출하면서 상기 반도체 칩을 포함하는 기판 상부를 몰딩하는 몰딩재를 포함하는 제1 패키지; 및 상기 제1 패키지의 상부에 적층되며, 상기 도전성 볼의 노출면에 접속된 접합부재를 포함하는 제2 패키지를 포함한다.
일 예에서, 상기 접합부재는 솔더 볼일 수 있다.
일 예에서, 상기 제1 패키지의 상기 기판의 제2면에 배치된 금속배선을 더 포함하고, 상기 접합 부재는 상기 금속배선을 경유하여 상기 반도체 칩과 전기적으로 연결될 수 있다.
일 예에서, 상기 도전성 볼은 구리(Cu), 니켈(Ni), 주석(Sn), 알루미늄(Al), 실버(Ag), 티타늄나이트라이드(TiN) 중에서 선택되는 단일 금속 또는 이들 중 선택된 둘 이상의 합금으로 이루어질 수 있다.
상기 과제를 해결하기 위하여 본 발명에 따른 반도체 패키지 제조방법은, 지지 기판의 상면에, 상기 기판의 일부를 노출하도록 일정 간격 이격되며 그 상부에 전극 패드를 포함하는 제1 절연층을 형성하는 단계, 상기 제1 절연층의 전극 패드 상부에는 도전성 볼을, 상기 제1 절연층에 의해 노출된 기판 상부에는 반도체 칩을 각각 접합하는 단계, 상기 반도체 칩을 덮으면서 상기 도전성 볼의 일부가 노출되도록 밀봉재를 형성하는 단계, 상기 지지 기판을 제거하는 단계, 상기 지지 기판이 제거된 면에, 상기 전극 패드 및 상기 반도체 칩의 본딩 패드를 노출하도록 제2 절연층을 형성하는 단계, 및 상기 제2 절연층 상에, 상기 전극 패드 및 본딩 패드와 접속된 접합 부재를 형성하는 단계를 포함한다.
일 예에서, 상기 제1 절연층을 형성하는 단계는, 상기 지지 기판의 상면에 절연층을 형성하는 단계와, 상기 절연층 상에 도전층 형성하는 단계와, 상기 도전층을 패터닝하여 전극 패드를 형성하는 단계로 이루어질 수 있다.
일 예에서, 상기 제1 절연층을 형성하는 단계에서, 상기 지지 기판 상에, 절연층과 도전층 패턴을 포함하는 구조물을 접착 부재를 이용하여 서로 일정 간격을 두고 접착하여 형성할 수 있다.
일 예에서, 상기 도전층을 패터닝하여 전극 패드를 형성하는 단계 후에, 상기 전극 패드를 덮는 추가 절연층을 형성하는 단계와, 상기 전극 패드의 일부를 노출하도록 상기 추가 절연층을 식각하는 단계를 더 포함할 수 있다.
일 예에서, 상기 반도체 칩을 덮으면서 상기 도전성 볼의 일부가 노출되도록 밀봉재를 형성하는 단계는, 상기 반도체 칩 및 도전성 볼을 덮는 밀봉재를 형성하는 단계와, 상기 밀봉재를 일정 두께 연삭하여 상기 도전성 볼의 일부가 노출되도록 하는 단계로 이루어질 수 있다.
일 예에서, 상기 제2 절연층을 형성하는 단계 후에, 상기 제2 절연층 상에, 상기 전극 패드 및 본딩 패드와 접속된 금속배선을 형성하는 단계와, 상기 금속배선이 형성된 제2 절연층 상에, 상기 금속배선의 일부를 노출하는 제3 절연층을 형성하는 단계를 실시하고, 상기 접합 부재는 상기 금속배선을 경유하여 상기 전극 패드 및 본딩 패드와 접속되도록 할 수 있다.
일 예에서, 상기 도전성 볼은 구리(Cu), 니켈(Ni), 주석(Sn), 알루미늄(Al), 실버(Ag), 티타늄나이트라이드(TiN) 중에서 선택되는 단일 금속 또는 이들 중 선택된 둘 이상의 합금으로 이루어진 볼 일수 있다.
본 발명의 반도체 패키지 및 그 제조방법에 따르면, 고 전도성의 금속 볼을 사용하여 상, 하 패키지의 전기적 연결이 이루어지도록 함으로써 전기적 특성이 향상되고, 지지 기판 및 캐리어 등을 이용하여 웨이퍼 레벨에서 공정이 이루어지도록 하여 제조 비용을 절감할 수 있다. 또한, 하부패키지에 내장되는 반도체 칩 두께만큼의 거리를 확보할 수 있으므로 반도체 칩의 두께에 상관없이 적용할 수 있는 장점이 있다.
도 1은 종래의 패키지 온 패키지 구조의 반도체 패키지를 나타내 보인 단면도이다.
도 2는 본 발명의 일 실시예에 따른 반도체 패키지를 나타내 보인 단면도이다.
도 3은 본 발명의 도 2에 되시된 반도체 패키지를 이용하여 적층형 패키지를 구현한 일 실시예를 나타내 보인 단면도이다.
도 4 내지 도 9는 본 발명에 따른 반도체 패키지의 제조방법을 나타내 보인 단면도들이다.
이하, 본 발명의 일 측면에 따른 반도체 패키지 및 그 제조방법의 실시예를 첨부도면을 참조하여 상세히 설명하기로 한다. 첨부 도면을 참조하여 설명함에 있어, 동일하거나 대응하는 구성 요소는 동일한 도면번호를 부여하고 이에 대한 중복되는 설명은 생략하기로 한다.
도 2는 본 발명의 일 실시예에 따른 반도체 패키지를 나타내 보인 단면도이다.
도 2를 참조하면, 기판(250)의 일면에 본딩 패드(222)를 포함하는 반도체 칩(220)이 실장되어 있고, 반도체 칩(220)과 일정 간격 이격된 곳에 전극 패드(203)를 포함하는 제1, 제2 절연층(202, 204)이 배치되며, 제2 절연층(204) 상부에는 전극 패드(203)와 전기적으로 접속된 금속 볼(210)이 배치되어 있다.
기판(250)은 통상의 절연층으로 이루어질 수 있다.
금속 볼(210)은 전기전도성이 높은 전도체로 이루어질 수 있는데, 예를 들면 구리(Cu), 니켈(Ni), 주석(Sn), 알루미늄(Al), 실버(Ag), 티타늄나이트라이드(TiN) 중에서 선택되는 단일 금속 또는 이들 중 선택된 둘 이상의 합금으로 형성된 금속 볼일 수 있다. 또한, 금속 볼(210)의 표면에 유기물코팅 또는 금속도금의 표면처리가 수행되어 금속 볼의 표면이 산화되는 것을 방지할 수 있다. 예를 들면, 유기물은 OSP(organic Solder Preservation) 코팅일 수 있으며, 금속도금은 골드(Au), 니켈(Ni), 납(Pb), 실버(Ag) 도금 등으로 처리될 수 있다.
기판(250)에는 금속배선(260)이 배치되고, 금속 볼(210)은 전극 패드(203)를 경유하여 금속배선(260)과 접속하며, 기판의 이면에 배치된 접합 부재인 솔더 볼(270)과 접속된다. 또한 금속 볼(210)의 상면을 부분적으로 노출하면서 금속 볼 및 반도체 칩을 포함하는 기판 상부를 감싸도록 몰딩부(230)가 형성되어 반도체 칩(220) 및 기판 상면에 배치된 패키지 구조물들을 보호할 수 있다.
도 3은 본 발명의 도 2에 되시된 반도체 패키지를 이용하여 적층형 패키지를 구현한 일 실시예를 나타내 보인 단면도이다.
도 3을 참조하면, 본 발명의 일 실시예에 따른 적층형 패키지는 금속 볼을 포함하는 제1 패키지(200) 상부에 제2 패키지(300)가 적층된 POP 구조를 이루고 있다. 제1 패키지(200)의 구조는 도 2에서 설명하였으므로 상세한 설명은 생략하기로 한다.
제2 패키지(300)와 제1 패키지(200)는 동종 또는 이종 패키지일 수 있다. 본 실시예에서는 제1 패키지(200)와 다른 구조의 제2 패키지(300)를 적층한 구조를 나타내었다. 제2 패키지(300)에는 예를 들면, 기판(310)의 일면에 본딩 패드(322)를 포함하는 반도체 칩(320)이 탑재되어 있고 반도체 칩(320)은 도전성 와이어(340)를 통해 기판에 형성된 관통전극(360)과 전기적으로 접속하고 있다. 와이어 및 반도체 칩을 보호하도록 몰딩부(330)가 형성되어 있으며, 기판의 이면에는 솔더 볼(370)과 같은 접합 부재가 배치되고, 솔더 볼(370)은 제1 패키지(200)의 금속 볼(210)과 접합되어 두 패키지(200, 300) 간의 전기적 접속이 이루어지게 된다.
본 발명에 따르면, 금속 볼(210)의 일부가 몰딩부(230)의 외부로 노출되어 있어 POP와 같은 적층형 패키지를 구성할 때 상기 패키지(200)의 상부에 적층되는 다른 패키지의 접합 부재와 용이하게 전기적 접속을 이룰 수 있다. 또한, 금속 볼(210)은 고 전도성 물질로 이루어져 상부에 이종 또는 동종의 패키지를 적층할 경우 상, 하 패키지 사이의 전기적 접속 특성을 향상시킬 수 있다.
또한, 하부패키지에 내장되는 반도체 칩 두께만큼의 거리를 확보할 수 있으므로 반도체 칩의 두께에 상관없이 적용할 수 있는 장점이 있다.
다음으로, 본 발명의 반도체 패키지와 이를 이용한 적층형 패키지의 제조방법을 설명하기로 한다.
도 4 내지 도 9는 본 발명에 따른 반도체 패키지의 제조방법을 나타내 보인 단면도들이다.
도 4를 참조하면, 소정의 지지 기판(201)을 준비한다. 지지 기판(201)은 패키지를 제작하는 과정에서 형성되는 구조물들을 일시적으로 지지하는 역할을 하는 것으로 최종적으로 제거되는 층이다. 지지 기판(201)은 예를 들면 실리콘(Si)과 같은 반도체기판, 또는 글래스(glass) 기판 또는 다른 절연기판일 수 있으며 패키지 구조물을 지지할 수 있으면 그 재질에 제한을 두지 않는다.
다음에, 지지 기판(201)의 상부에, 금속 볼을 접합시키기 위한 전극 패드(203)와, 반도체 칩이 탑재될 공간인 캐비티(cavity)를 형성한다. 이를 위하여 먼저, 지지 기판(201)의 상부에 제1 절연층(202)을 형성한 후 제1 절연층(202) 상에 전극 패드(203)를 형성한다. 제1 절연층(202)은 도시된 바와 같이 반도체 칩이 탑재될 공간이 확보되도록 일정 간격 이격되게 형성하며, 전극 패드(203)는 도전층 증착 및 패터닝 공정으로 형성하거나, 또는 전극 패드가 형성될 영역을 한정한 후 금속도금 방식으로 형성할 수도 있다. 도금 방식으로 전극 패드를 형성할 경우에는 도금을 위한 시드층을 제1 절연층(202) 상에 형성한 후 도금공정을 실시하여 형성할 수 있다. 전극 패드(203)는 이 후에 그 상부에 금속 볼이 접합될 때 일정 온도에서 용융되어 금속 볼과 접착이 이루어질 수 있는 물질, 예를 들어 구리(copper, Cu)로 형성할 수 있다.
전극 패드(203) 및 캐비티를 형성하는 방법에는 이와 같은 반도체 제조 공정을 사용하는 방법 외에, 전극 패드 및 캐비티를 포함하는 구조물을 접착 테이프 등을 이용하여 지지 기판(201)의 표면 상에 직접 부착하는 방법을 사용할 수 있다.
지지 기판(201) 상부에 전극 패드(203) 및 캐비티를 포함하는 제1 절연층(202)을 형성할 때 지지 기판(201)과 제1 절연층(202)의 접착을 위하여 지지 기판(201) 상에 접착층을 형성할 수도 있다. 접착층은 예를 들면 접착 테이프일 수 있다.
도 5를 참조하면, 전극 패드(203)가 형성된 기판 상에 제2 절연층(204)을 형성한다. 제2 절연층(204)은 제1 절연층(202)과 마찬가지로 반도체 칩이 탑재될 캐비티(cavity)가 확보되도록 일정 간격 이격되게 형성한다. 이어서, 전극 패드(203)의 일부가 노출되도록 제2 절연층(204)을 식각한 후 전극 패드(203) 상부에 금속 볼(210)을 실장한다.
금속 볼(210)은 전기전도성이 높은 전도체로 이루어질 수 있는데, 예를 들면 구리(Cu), 니켈(Ni), 주석(Sn), 알루미늄(Al), 실버(Ag), 티타늄나이트라이드(TiN) 중에서 선택되는 단일 금속 또는 이들 중 선택된 둘 이상의 합금으로 형성된 금속 볼이 이용될 수 있다. 또한, 금속 볼의 표면에 유기물코팅 또는 금속도금의 표면처리가 수행되어 금속 볼의 표면이 산화되는 것을 방지할 수 있다. 예를 들면, 유기물은 OSP(organic Solder Preservation) 코팅일 수 있으며, 금속도금은 골드(Au), 니켈(Ni), 납(Pb), 실버(Ag) 도금 등으로 처리될 수 있다. 물론 금속 볼의 실장 후에는 리플로우(reflow) 공정 또는 압인공정(coining)이 추가될 수 있다. 금속 볼(210)을 실장한 후 리플로우 또는 압인공정을 실시하면 전극 패드(203)와 금속 볼(210)의 접합면에서 용융이 일어나면서 금속 볼(210)과 전극 패드(203)의 안정적인 접합이 이루어진다. 예를 들면, 금속 볼(210)로 구리(Cu) 볼을 사용하고 전극 패드 물질로 구리(Cu)를 이용하게 되는바, 비교적 높은 스탠드 오프(standoff height)를 확보할 수 있게 된다. 따라서 전기적 물리적으로 우수한 특성을 구비하는 높은 신뢰성이 확보된 구조를 구현할 수 있다.
도 6을 참조하면, 지지 기판(201)에 마련된 캐비티(cavity)에 반도체 칩(220)을 실장한다. 반도체 칩(220)을 실장한 후에는, 지지 부재 상부에 몰딩부(230)를 형성한다. 몰딩부(230)는 지지 기판(201) 상부에 형성되어 있는 반도체 칩(220) 및 금속 볼(210) 등의 구조물을 완전히 감싸서 외부로부터 보호되도록 한다.
도 7을 참조하면, 금속 볼을 통해 다른 반도체 칩과의 전기적 접속이 이루어지도록 하기 위하여, 몰딩부(230)의 상면을 연마하여 금속 볼(210)의 일부가 외부로 노출되도록 한다. 이때, 금속 볼(210)도 일정 두께 연마하여 금속 볼의 노출면이 평평하게 하여 다른 반도체 칩과의 접합을 용이하게 할 수도 있다. 경우에 따라서, 이러한 연마 과정을 통해 금속 볼뿐만 아니라 반도체 칩(220)의 상면을 노출시킬 수도 있다.
다음에, 노출된 금속 볼 및 몰딩면에 캐리어(240)를 접착한 다음 지지 기판(도 6의 201)을 제거한다. 캐리어(240)는 지지 기판과 마찬가지로 패키지 구조물의 하부면에 소정의 구조물을 형성하기 위한 과정에서 이미 형성되어 있는 패키지 구조물들을 일시적으로 지지하기 위한 것으로, 최종 단계에서 제거된다.
지지 기판이 제거되면 도시된 것과 같이 제1 절연층(202) 및 반도체 칩(220)의 표면이 노출된다.
도 8을 참조하면, 제1 절연층(202) 및 반도체 칩(220)을 노출하고 있는 패키지 구조물의 표면에 제3 절연층(251)을 일정 두께 형성한다. 다음에, 제3 절연층(251)과 제1 절연층(202)을 식각하여 전극 패드(203) 및 반도체 칩에 형성된 본딩 패드(222)가 노출되도록 한다.
도 9를 참조하면, 전극 패드(203) 및 본딩 패드(222)가 노출된 패키지 구조물 상에 금속배선(260)을 형성한다. 금속배선(260)은 금속 볼(210), 전극 패드(203), 반도체 칩의 본딩 패드(222)를 전기적으로 연결하는 역할을 한다. 또한, 후속 단계에서 금속배선(260) 상부에 형성될 솔더 볼과도 전기적으로 연결하며, 금속 볼 상부에 실장되는 다른 반도체 칩의 접합 부재, 예를 들면 솔더 볼과도 전기적으로 연결하는 역할을 한다.
금속배선(260)이 형성된 결과물 상에 다시 절연막을 형성하여 제4 절연층(253)을 형성하고, 금속배선(260)의 일부가 노출되도록 제4 절연층을 식각한 다음 솔더 볼(270)과 같은 외부 접속 부재를 접합한다. 마지막으로, 캐리어를 제거하고 개별 패키지별로 절단하여 패키지를 완성한다.
이렇게 제작된 패키지에, 도 3에 도시된 것처럼 이종의 패키지 또는 동종의 패키지를 금속 볼(210)을 이용하여 접합, 적층하면 전기적 특성이 향상된 패키지 온 패키지 구조의 적층형 패키지를 구현할 수 있다.
이와 같이 본 발명에 따르면, 고 전도성의 금속 볼을 사용하여 상, 하 패키지의 전기적 연결이 이루어지도록 함으로써 전기적 특성이 향상되고, 지지 기판 및 캐리어 등을 이용하여 웨이퍼 레벨에서 공정이 이루어지도록 하여 제조 비용을 절감할 수 있다. 또한, 하부패키지에 내장되는 반도체 칩 두께만큼의 거리를 확보할 수 있으므로 반도체 칩의 두께에 상관없이 적용할 수 있는 장점이 있다.
이상에서는 본 발명의 실시예를 중심으로 설명하였지만, 당업자의 수준에서 다양한 변경이나 변형을 가할 수 있다. 이러한 변경과 변형이 본 발명의 범위를 벗어나지 않는 한 본 발명에 속한다고 할 수 있다. 따라서 본 발명의 권리범위는 이하에 기재되는 청구범위에 의해 판단되어야 할 것이다.
200, 300...패키지 203.....전극 패드
202, 204, 250.....절연층 210.....금속 볼
220.....반도체 칩 230.....몰딩부
260.....금속배선 270.....솔더 볼

Claims (15)

  1. 서로 대향하는 제1면 및 제2면을 갖는 기판;
    상기 기판의 제1면 상에 탑재된 반도체 칩;
    상기 반도체 칩과 이격되어 상기 기판의 제1면 상에 배치된 적어도 하나의 전극 패드;
    상기 전극 패드 상에 배치된 도전성 볼;
    상기 도전성 볼의 일부를 노출하면서 상기 반도체 칩을 포함하는 기판의 제1면 상부를 몰딩하는 몰딩부; 및
    상기 기판의 제2면 상에 배치된 접합 부재를 포함하는 반도체 패키지.
  2. 제1항에 있어서,
    상기 전극 패드는 젖음성 전극 패드인 반도체 패키지.
  3. 제1항에 있어서,
    상기 도전성 볼은 구리(Cu), 니켈(Ni), 주석(Sn), 알루미늄(Al), 실버(Ag), 티타늄나이트라이드(TiN) 중에서 선택되는 단일 금속 또는 이들 중 선택된 둘 이상의 합금으로 이루어진 반도체 패키지.
  4. 제1항에 있어서,
    상기 기판의 제2면에 배치된 금속배선을 더 포함하고,
    상기 접합 부재는 상기 금속배선을 경유하여 상기 반도체 칩과 전기적으로 연결된 반도체 패키지.
  5. 서로 대향하는 제1면 및 제2면을 갖는 기판의 상기 제1면 상에 탑재된 반도체 칩과, 상기 반도체 칩과 이격되어 상기 기판 상에 배치된 적어도 하나의 전극 패드와, 상기 전극 패드 상에 배치된 도전성 볼, 및 상기 도전성 볼의 일부를 노출하면서 상기 반도체 칩을 포함하는 기판 상부를 몰딩하는 몰딩재를 포함하는 제1 패키지; 및
    상기 제1 패키지의 상부에 적층되며, 상기 도전성 볼의 노출면에 접속된 접합부재를 포함하는 제2 패키지를 포함하는 적층형 반도체 패키지.
  6. 제5항에 있어서,
    상기 접합부재는 솔더 볼인 것을 특징으로 하는 적층형 반도체 패키지.
  7. 제5항에 있어서,
    상기 제1 패키지의 상기 기판의 제2면에 배치된 금속배선을 더 포함하고,
    상기 접합 부재는 상기 금속배선을 경유하여 상기 반도체 칩과 전기적으로 연결된 적층형 반도체 패키지.
  8. 제5항에 있어서,
    상기 도전성 볼은 구리(Cu), 니켈(Ni), 주석(Sn), 알루미늄(Al), 실버(Ag), 티타늄나이트라이드(TiN) 중에서 선택되는 단일 금속 또는 이들 중 선택된 둘 이상의 합금으로 이루어진 적층형 반도체 패키지.
  9. 지지 기판의 상면에, 상기 기판의 일부를 노출하도록 일정 간격 이격되며 그 상부에 전극 패드를 포함하는 제1 절연층을 형성하는 단계;
    상기 제1 절연층의 전극 패드 상부에는 도전성 볼을, 상기 제1 절연층에 의해 노출된 기판 상부에는 반도체 칩을 각각 접합하는 단계;
    상기 반도체 칩을 덮으면서 상기 도전성 볼의 일부가 노출되도록 밀봉부를 형성하는 단계;
    상기 지지 기판을 제거하는 단계;
    상기 지지 기판이 제거된 면에, 상기 전극 패드 및 상기 반도체 칩의 본딩 패드를 노출하도록 제2 절연층을 형성하는 단계;
    상기 제2 절연층 상에, 상기 전극 패드 및 본딩 패드와 접속된 접합 부재를 형성하는 단계를 포함하는 반도체 패키지 제조방법.
  10. 제9항에 있어서,
    상기 제1 절연층을 형성하는 단계는,
    상기 지지 기판의 상면에 절연층을 형성하는 단계와,
    상기 절연층 상에 도전층 형성하는 단계와,
    상기 도전층을 패터닝하여 전극 패드를 형성하는 단계로 이루어지는 반도체 패키지 제조방법.
  11. 제9항에 있어서,
    상기 제1 절연층을 형성하는 단계에서,
    상기 지지 기판 상에, 절연층과 도전층 패턴을 포함하는 구조물을 접착 부재를 이용하여 서로 일정 간격을 두고 접착하여 형성하는 반도체 패키지 제조방법.
  12. 제10항에 있어서,
    상기 도전층을 패터닝하여 전극 패드를 형성하는 단계 후에,
    상기 전극 패드를 덮는 추가 절연층을 형성하는 단계와,
    상기 전극 패드의 일부를 노출하도록 상기 추가 절연층을 식각하는 단계를 더 포함하는 반도체 패키지 제조방법.
  13. 제9항에 있어서,
    상기 반도체 칩을 덮으면서 상기 도전성 볼의 일부가 노출되도록 밀봉부를 형성하는 단계는,
    상기 반도체 칩 및 도전성 볼을 덮는 밀봉부를 형성하는 단계와,
    상기 밀봉부를 일정 두께 연마하여 상기 도전성 볼의 일부가 노출되도록 하는 단계로 이루어지는 반도체 패키지 제조방법.
  14. 제9항에 있어서,
    상기 제2 절연층을 형성하는 단계 후에,
    상기 제2 절연층 상에, 상기 전극 패드 및 본딩 패드와 접속된 금속배선을 형성하는 단계와,
    상기 금속배선이 형성된 제2 절연층 상에, 상기 금속배선의 일부를 노출하는 제3 절연층을 형성하는 단계를 실시하고,
    상기 접합 부재는 상기 금속배선을 경유하여 상기 전극 패드 및 본딩 패드와 접속되도록 하는 반도체 패키지 제조방법.
  15. 제9항에 있어서,
    상기 도전성 볼은 구리(Cu), 니켈(Ni), 주석(Sn), 알루미늄(Al), 실버(Ag), 티타늄나이트라이드(TiN) 중에서 선택되는 단일 금속 또는 이들 중 선택된 둘 이상의 합금으로 이루어진 반도체 패키지 제조방법.

KR1020120034654A 2012-04-03 2012-04-03 반도체 패키지 및 그 제조방법 KR101394647B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020120034654A KR101394647B1 (ko) 2012-04-03 2012-04-03 반도체 패키지 및 그 제조방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020120034654A KR101394647B1 (ko) 2012-04-03 2012-04-03 반도체 패키지 및 그 제조방법

Publications (2)

Publication Number Publication Date
KR20130112353A true KR20130112353A (ko) 2013-10-14
KR101394647B1 KR101394647B1 (ko) 2014-05-13

Family

ID=49633364

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020120034654A KR101394647B1 (ko) 2012-04-03 2012-04-03 반도체 패키지 및 그 제조방법

Country Status (1)

Country Link
KR (1) KR101394647B1 (ko)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101508841B1 (ko) * 2013-03-15 2015-04-07 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 패키지 온 패키지 구조물 및 이의 형성 방법
US9230977B2 (en) 2013-06-21 2016-01-05 Taiwan Semiconductor Manufacturing Company, Ltd. Embedded flash memory device with floating gate embedded in a substrate
KR20170130682A (ko) * 2016-05-18 2017-11-29 에스케이하이닉스 주식회사 관통 몰드 볼 커넥터를 포함하는 반도체 패키지 및 제조 방법

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100401497B1 (ko) * 2000-12-29 2003-10-17 주식회사 하이닉스반도체 적층형 멀티 칩 패키지 및 그 제조방법
KR100744151B1 (ko) * 2006-09-11 2007-08-01 삼성전자주식회사 솔더 넌-엣 불량을 억제하는 구조의 패키지 온 패키지
KR20100009941A (ko) * 2008-07-21 2010-01-29 삼성전자주식회사 단차를 갖는 몰딩수지에 도전성 비아를 포함하는 반도체패키지, 그 형성방법 및 이를 이용한 적층 반도체 패키지

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101508841B1 (ko) * 2013-03-15 2015-04-07 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 패키지 온 패키지 구조물 및 이의 형성 방법
US9230977B2 (en) 2013-06-21 2016-01-05 Taiwan Semiconductor Manufacturing Company, Ltd. Embedded flash memory device with floating gate embedded in a substrate
US10163919B2 (en) 2013-06-21 2018-12-25 Taiwan Semiconductor Manufacturing Company, Ltd. Embedded flash memory device with floating gate embedded in a substrate
US11903191B2 (en) 2013-06-21 2024-02-13 Taiwan Semiconductor Manufacturing Company, Ltd. Embedded flash memory device with floating gate embedded in a substrate
KR20170130682A (ko) * 2016-05-18 2017-11-29 에스케이하이닉스 주식회사 관통 몰드 볼 커넥터를 포함하는 반도체 패키지 및 제조 방법

Also Published As

Publication number Publication date
KR101394647B1 (ko) 2014-05-13

Similar Documents

Publication Publication Date Title
US10763241B2 (en) Stacked package structure and stacked packaging method for chip
US5521435A (en) Semiconductor device and a fabrication process thereof
US7338837B2 (en) Semiconductor packages for enhanced number of terminals, speed and power performance
KR101011863B1 (ko) 반도체 패키지 및 그 제조 방법
US7687899B1 (en) Dual laminate package structure with embedded elements
TWI706519B (zh) 具有可路由囊封的傳導基板的半導體封裝及方法
US8569082B2 (en) Semiconductor package with a mold material encapsulating a chip and a portion of a lead frame
US10593629B2 (en) Semiconductor package with a conductive casing for heat dissipation and electromagnetic interference (EMI) shield and manufacturing method thereof
KR101809521B1 (ko) 반도체 패키지 및 그 제조방법
JP2007521656A (ja) 半導体パッケージのためのリード・フレーム・ルーティングされたチップ・パッド
US8008765B2 (en) Semiconductor package having adhesive layer and method of manufacturing the same
US8125064B1 (en) Increased I/O semiconductor package and method of making same
KR101837514B1 (ko) 반도체 패키지, 이의 제조 방법 및 시스템 인 패키지
TW201603665A (zh) 印刷電路板、用以製造其之方法及具有其之層疊封裝
KR100762423B1 (ko) 반도체 패키지 및 그 제조 방법
KR101394647B1 (ko) 반도체 패키지 및 그 제조방법
KR101474189B1 (ko) 집적회로 패키지
KR100843705B1 (ko) 금속 범프를 갖는 반도체 칩 패키지 및 그 제조방법
TWI816063B (zh) 半導體裝置及製造方法
TWI744825B (zh) 晶片嵌入式基板結構與晶片封裝結構及其製造方法
KR20010063236A (ko) 적층 패키지와 그 제조 방법
KR20100002870A (ko) 반도체 패키지의 제조 방법
KR20090123684A (ko) 플립 칩 패키지의 제조 방법
KR100708045B1 (ko) 반도체패키지 및 그 제조 방법
KR20140045248A (ko) 집적회로 패키지 제조방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E90F Notification of reason for final refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20170328

Year of fee payment: 4

FPAY Annual fee payment

Payment date: 20190325

Year of fee payment: 6