JP2007521656A - 半導体パッケージのためのリード・フレーム・ルーティングされたチップ・パッド - Google Patents

半導体パッケージのためのリード・フレーム・ルーティングされたチップ・パッド Download PDF

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Abstract

モールド型樹脂半導体パッケージ（３８）に使用する再配置リード・フレームは、逐次的金属除去プロセスによって電気伝導性基板から形成される。プロセスは、（ａ）電気伝導性基板の第１のサイドをパターニングして、チャネルによって分離されたランドのアレイを形成する工程、（ｂ）それらのチャネル内に第１のモールディング・コンパウンド（１８）を配置する工程、（ｃ）電気伝導性基板の第２のサイドをパターニングして、チップ・アタッチ・サイト（２４）のアレイと、ランドのアレイとチップ・アタッチ・サイト（２４）のアレイを電気的に相互接続するルーティング路（２６）とを形成する工程、（ｄ）少なくとも１つの半導体デバイス（２８）上の入力／出力パッドをチップ・アタッチ・サイト（２４）のアレイのチップ・アタッチ・サイト部材（２４）に直接電気的に相互接続する工程及び（ｅ）少なくとも１つの半導体デバイス（２８）、チップ・アタッチ・サイト（２４）のアレイ及びルーティング路（２６）を第２のモールディング・コンパウンド（３６）で封止する工程を含む。このプロセスは、チップ・スケール・パッケージ及び非常に薄いパッケージを製造するために特に適している。

Description

（関連特許出願へのクロス・リファレンス）
本特許出願は、米国暫定特許出願第６０／４８２，５２７号に関連しており、それに関して優先権を主張する。この暫定特許出願は、ここに参照によってその全体を取り込む。
（発明の背景）
（１．発明の分野）
本発明は、１または、複数の半導体デバイスを封止するタイプのモールド型樹脂パッケージ用のリード・フレームに関する。更に詳細には、リード・フレームは、単一の電気伝導性基板から、外部リード・エンド、ルーティング路（ｒｏｕｔｉｎｇ ｃｉｒｃｕｉｔｓ：配線路、配線経路、配線回路）及び内部リード・エンドを選択的にパターニングする逐次的金属除去プロセスによって形成される。
（２．従来技術の説明）
半導体デバイスを封止するために使用される１つのタイプのパッケージは、モールド型樹脂パッケージである。半導体デバイスは、周囲から保護する重合体樹脂（ｐｏｌｙｍｅｒ ｒｅｓｉｎ）のブロックに封止される。電気信号は、半導体デバイスとプリント回路基板（「ＰＣＢ」）のなどの外部の回路との間で複数の異なる電気伝導性構造によって伝達される。リード付きパッケージにおいて、電気伝導性リード・フレームは、内部リード・エンドと、それに対向する外部リード・エンドを有する。リード・フレーム構造は、化学的エッチングによって形成されるのが普通である。内部リード・エンドのピッチは、エッチングを考慮してほぼリード・フレームの厚さに制限される。この結果、リードは、半導体デバイスから或る距離で終端し、半導体デバイス上の入力／出力パッドとの間を細い径のワイヤによって相互接続される。リードは、内部リード・エンドから外側に延びて、外部回路上のコンタクト・パッドにはんだ付けされた外部リード・エンドで終端する。このタイプのリード・パッケージによって占有されるフットプリント（プリント回路基板やその他の外部構造の上の表面積）は、半導体デバイスのフットプリントよりもはるかに大きい。
半導体実装技術分野では、パッケージのフットプリントが半導体デバイスのフットプリントよりも大きくないチップ・スケール・パッケージ（ｃｈｉｐ−ｓｃａｌｅ ｐａｃｋａｇｅｓ）を得る目的のために、半導体パッケージのフットプリントを最小化したいという要望がある。リード型パッケージでは、内部リードにおけるボンディング・パッドのピッチと、回路基板を接続するために利用されるパッケージ外部のランド・ピッチとの間に常に相当の違いが存在する。ボンディング・パッドのピッチは、シリコン資源を最大限に活用するために、より細かい形状を達成しようとする傾向があり、他方で、回路基板レベルでのピッチは、ＰＣＢルーティングやはんだ付け（ＰＣＢ ｒｏｕｔｉｎｇ ａｎｄ ｓｏｌｄｅｒｉｎｇ）のためにより幅広くなったままである。チップのボンディング・パッドのピッチから外部のランド・ピッチへのリード・フレームのファン・アウトは、パッケージが占有するフットプリントを半導体デバイスよりも大きくする。このことは、チップ・スケール・パッケージング（「ＣＳＰ」）の概念及び要求に逆行する。
ＣＳＰへのトレンドは、外部リードを適当な回路基板接続用ピッチでグリッド・アレイ状に配置した「アレイ」パッケージへの展開を加速してきた。このグリッド・アレイは、チップのフットプリント内部に拘束される。しかし、このパッケージは、しばしばインタポーザ（ｉｎｔｅｒｐｏｓｅｒ）と呼ばれるインタフェースを使用することによって、半導体デバイスのボンディング・パッドを所望のランド位置までルーティングすることを要求する。米国特許第６，４７７，０３４号に開示されたように、インタポーザは、多重層、通常は、薄い２層または３層の、柔軟あるいは同様な基板であり、そのピッチでのファン・アウト及びルーティングを可能にする。米国特許第６，４７７，０３４号は、参照によってその全体をここに取り込む。インタポーザは、好ましくない。大きなコスト増に加えて、パッケージ・アセンブリのために追加の処理工程が必要である。
ボール・グリッド・アレイ（「ＢＧＡ」）パッケージは、経路のルーティング（ｃｉｒｃｕｉｔ ｒｏｕｔｉｎｇ）や用途での制約に合わせてランドの再配置をサポートするためにプリント回路基板を使用する。これは、ルーティングのフィーチャー／能力（ｒｏｕｔｉｎｇ ｆｅａｔｕｒｅｓ／ｃａｐａｂｉｌｉｔｉｅｓ）における技術的制約と基板接着のはんだ付け制約との妥協を図るものである。密なパッケージ及びランド配置を可能とするために、多くのＢＧＡ基板は、ビアを備えた多層構造を利用する。しかし、そのようなＢＧＡ基板の利用及びビアを追加することは、コスト及び処理工程を大幅に引き上げる。
クワッド・フラット・ノー・リード（「ＱＦＮ」）パッケージ用のリード・フレームを製造する方法は、マクレラン等（ＭｃＬｅｌｌａｎ ｅｔ ａｌ．）に与えられた米国特許第６，４９８，０９９号に開示されている。この特許を参照によってその全体をここに取り込む。電気伝導性基板の第１のサイドは、部分的にエッチされてパッド・アタッチ及び内部リード・エンドを定義する。半導体デバイスは、部分的に定義されたパッド・アタッチにボンディングされ、また、部分的に定義された内部リード・エンドにワイヤ・ボンドあるいは同等品によって電気的に接続される。半導体デバイス、部分的に定義されたパッド・アタッチ、部分的に定義された内部リード及びワイヤ・ボンドは、次に、重合体モールディング樹脂（ｐｏｌｙｍｅｒ ｍｏｌｄｉｎｇ ｒｅｓｉｎ）に封止される。次に、電気伝導性基板の対向する第２のサイドがエッチされて、パッド・アタッチと内部リード・エンドを電気的に分離し、また外部リード・エンドを定義する。
ＱＦＮパッケージを製造するための別の方法は、２００２年４月２９日付けで出願された自己の（ｃｏｍｍｏｎｌｙ ｏｗｎｅｄ）米国特許出願第１０／１３４，８８２号に開示されている。この出願を参照によってその全体をここに取り込む。出願番号第１０／１３４，８８２号は、２００３年１０月３０日付けで米国特許出願公開公報ＵＳ２００３／０２０３５３９Ａ１として公開された。
しかし、正確に配置された内部及び外部のリード・エンド及びルーティング路（ｒｏｕｔｉｎｇ ｃｉｒｃｕｉｔｓ）を備え、補助的なインタポーザ回路を含まなくてもよく、複雑な製造工程も必要ない、チップ・スケール及びその他の半導体パッケージを製造するための方法に対する需要が存在する。更に、この方法によって製造されるパッケージに対する需要が存在する。
（発明の概要）
本発明の第１の実施の形態に従えば、少なくとも１つの半導体デバイスを封止するためのパッケージが提供される。パッケージは、対向する第１及び第２のエンドを有するリード・フレームを含む。第１のエンドは、外部回路にボンディングされるようにされたランドのアレイで終端し、第２のエンドは、チップ・アタッチ・サイト（ｃｈｉｐ ａｔｔａｃｈ ｓｉｔｅｓ：チップ・アタッチ場所）のアレイで終端する。これらのチップ・アタッチ・サイトは、少なくとも１つの半導体デバイス上の入力／出力パッドに直接電気的に接続される。ルーティング路は、ランドのアレイとチップ・アタッチ場所のアレイとを電気的に相互接続する。ランドのアレイの個々のランド間に第１のモールディング・コンパウンドが配置され、また、第２のモールディング・コンパウンドが、少なくとも１つの半導体デバイス、チップ・アタッチ・サイトのアレイ及びルーティング路を封止する。
チップ・スケール・パッケージ及び複数のデバイスを封止するパッケージを容易に提供できることは、本実施の形態の１つの特徴である。別の特徴は、リード・フレームがモノリシックの電気伝導性構造から形成され、第１のモールディング・コンパウンドによって支持されることである。このことは、リード・フレームを丈夫なものにするとともに、共平面性を失うことに関する問題が殆どない。
本発明の第２の実施の形態に従えば、少なくとも１つの半導体デバイスを封止するパッケージの製造プロセスが提供される。このプロセスは、（ａ）電気伝導性基板の第１のサイドをパターニングして、チャネルによって分離されたランドのアレイを形成する工程、（ｂ）それらのチャネル内に第１のモールディング・コンパウンドを配置する工程、（ｃ）電気伝導性基板の第２のサイドをパターニングして、チップ・アタッチ・サイトのアレイと、ランドのアレイとチップ・アタッチ・サイトのアレイを電気的に相互接続するルーティング路を形成する工程、（ｄ）少なくとも１つの半導体デバイス上の入力／出力パッドをチップ・アタッチ・サイトのアレイのチップ・アタッチ・サイト・メンバーに直接電気的に相互接続する工程及び（ｅ）少なくとも１つの半導体デバイス、チップ・アタッチ・サイトのアレイ及びルーティング路を第２のモールディング・コンパウンドで封止する工程を含む。
本発明の１または複数の実施の形態の詳細は、添付図面及び以下の説明に提示される。本発明のその他の特徴、目的及び利点は、説明及び図面と、特許請求の範囲から明らかであろう。
各図面で、同様な参照符号及び記号は、同様な要素を指し示す。
（詳細な説明）
図１は、少なくとも１つの半導体デバイスを封止するための半導体パッケージ内で電気信号の経路または配線路を定める（ｒｏｕｔｅ）ために使用されるリード・フレームにパターニングされる電気伝導性基板１０を示す断面図である。電気伝導性基板１０は、任意の適当な電気伝導性材料で形成され、好ましくは、銅または銅をベースにした合金で形成される。銅をベースにした合金というのは、電気伝導性基板１０が重量で５０％以上の銅を含むことを意味する。電気伝導性基板１０は、０．１０ｍｍから０．２５ｍｍ（０．００４インチから０．０１０インチ）の好適な厚さを有し、典型的には、製造プロセスの最終工程で切り離される、部分的につながった基板のコイルとして提供されるのが普通である。
図２Ｂを参照すると、電気伝導性基板１０の第１のサイド１２は、チャネル１６によって分離されるランド１４のアレイを形成するように部分的にパターニングされる。チャネルは、化学的エッチングやレーザ・アブレーションのような制御された任意の除去プロセスによって形成される。例えば、ランド１４が形成されることになる第１の表面の部位は、化学的レジストで被覆され、露出した第１の表面は、適当なエッチャントにチャネル１６を形成するのに十分な時間だけ晒される。典型的には、チャネル１６は、電気伝導性基板の厚さの４０％から９９％の厚さを有し、好ましくは、チャネル深さは、電気伝導性基板の厚さの４５％から６５％である。
図２Ａに示されたように、ランド１４は、外部プリント回路基板上のボンディング・パッドのアレイと整合させるように、外部回路に接着するのに適したアレイ・パターン状に形成される。
次に、第１のモールディング・コンパウンドがチャネル１６の内部に配置される。図３Ｂに示されたように、第１の重合体モールディング樹脂１８は、好ましくは、チャネル１６に流し込まれて埋められ、そうすることによって、ランド１４の第１のサイドは、外部回路にボンディングするのに適したリードなしのランドとなる。第１の重合体モールディング樹脂は、チャネル１６の深さよりわずかに小さい深さまで加えられて、パッケージと外部のプリント回路基板との間にスタンドオフ距離をおいた（ｓｔａｎｄ−ｏｆｆ ｄｉｓｔａｎｃｅ）ランドを形成する。
好ましくは、第１のモールディング樹脂１８は、電気的に非伝導性であり、好ましくは、２５０℃から３００℃の範囲のフロー温度を有する、エポキシのような重合体モールディング樹脂である。あるいは、第１のモールディング樹脂は、サーディップ（ＣＥＲＤＩＰ）、サーパック（ＣＥＲＰＡＫ）、あるいは、サーディップ（ＣＥＲＤＩＰ）パッケージでリード・フレームをセラミックのベースに接着するために使用されるような低温サーマル・ガラス複合材料（ｌｏｗ ｔｅｍｐｅｒａｔｕｒｅ ｔｈｅｒｍａｌ ｇｌａｓｓ ｃｏｍｐｏｓｉｔｅ）でよい。
このアセンブリ、すなわち、図３Ａに示されたようなリード・フレーム前駆体（ｐｒｅｃｕｒｓｏｒ）２０は、リード・フレーム供給業者によってパッケージ・アセンブリ工場に供給されて、それ以降の処理が行われるか、あるいは、リード・フレーム製造業者によって処理が継続される。
図４に示されたように、次に、電気伝導性基板１０の反対側の第２のサイド２２は、チップ・アタッチ・サイト２４を形成するようにパターニングされて、それは、半導体デバイス上の入力／出力パッドへの直接的な電気的相互接続に有効であるアレイ状に形成される。化学的エッチングやレーザ・アブレーションのような任意の適当な方法を使用してチップ・アタッチ・サイト２４をパターニングすることができる。好ましくは、化学的な耐性を有する材料（ｃｈｅｍｉｃａｌｌｙ ｒｅｓｉｓｔａｎｔ ｍａｔｅｒｉａｌ）をアレイのパターン状に施し（ａｐｐｌｉｅｄ）、次に、チップ・アタッチ・サイト２４を定義するのに十分な材料を除去するのに十分な時間だけ第２のサイドをエッチング液に晒す。
図５Ａ及び５Ｂに示されたように、第２のサイド２２は、更に、チップ・アタッチ・サイト２４をランド１４に相互接続するルーティング路２６を形成するようにパターニングされる。ルーティング路の間にある金属は、チップ・アタッチ・サイト−ルーティング路−ランドの個々の組合せを電気的に分離する（ｉｓｏｌａｔｅ）ように除去される。
半導体デバイス２８は、図６Ａ及び６Ｂに示されたように、チップ・アタッチ・サイト２４に直接電気的に相互接続される。「直接」という意味は、この相互接続が中間に介在するワイヤ・ボンドやテープ・オートメーテッド・ボンディング（ＴＡＢ）のテープを使用することなくフリップ・チップ法によって行われるということである。適当な接着剤（ａｔｔａｃｈｍｅｎｔｓ）３０は、金、錫及び鉛を含むグループから選ばれた主成分を有し、１８０℃から２４０℃の範囲に融点のあるはんだを含む。半導体デバイス２８とルーティング路２６との間隔３２は、好ましくは、少なくとも７５ミクロンであり、好ましくは、以下で説明するように、第２のモールディング・コンパウンドのフローを容易にするために１００から１５０ミクロンである。好ましくは、間隔３２の５０％から７５％（高さで）は、チップ・アタッチ・ピラー３４によるものであり、また、間隔の５０％−２５％（高さで）は、接着剤３０によるものである。
図７を参照すると、次に、第２のモールディング・コンパウンド３６は、半導体デバイス２８、チップ・アタッチ・サイト２４及びルーティング路２６を封止して、少なくとも１つの半導体デバイスを封止するためのパッケージ３８が完成する。第１のモールディング・コンパウンド１８と同じように、第２のモールディング・コンパウンド３６も電気的に非伝導性で、好ましくは、２５０℃から３００℃の範囲のフロー温度を有するエポキシのような重合体モールディング樹脂である。あるいは、第２のモールディング・コンパウンドは、また、サーディップ（ＣＥＲＤＩＰ）、サーパック（ＣＥＲＰＡＫ）あるいは、サーディップ（ＣＥＲＤＩＰ）パッケージでリード・フレームをセラミック・ベースに接着するために使用されるような低温のサーマル・ガラス複合材料でよい。
チップ・アタッチ・サイト２４、チップ・アタッチ・ピラー３４、ルーティング路２６及びリード１４の組合せは、「再配置リード・フレーム（Ｒｅ−Ｄｉｓｔｒｉｂｕｔｅｄ Ｌｅａｄ Ｆｒａｍｅ）」あるいは、ＲＤＬＦと呼ばれる。ＲＤＬＦは、モノリシック構造のような単一の電気伝導性基板から形成される。図７に示されたパッケージの実施の形態では、ランド１４のアレイがチップ・アタッチ・サイト２４のアレイよりも大きい資産（ｒｅａｌ ｅｓｔａｔｅ）を占有している。このタイプのパッケージは、ＱＦＮ（Ｑｕａｄ−Ｆｌａｔ−Ｎｏ ｌｅａｄ：クワッド・フラット・ノー・リード）フリップ・チップ・パッケージである。本発明のパッケージ３８が従来のＱＦＮフリップ・チップ・パッケージよりも優る利点は、なかでも、
ａ．ルーティング路は、第１のモールディング・コンパウンドの上に平坦に支持され、グルー・ダウンされた場合やビルト・アップ回路トレース（ｇｌｕｅｄ ｄｏｗｎ ｏｒ ｂｕｉｌｔ−ｕｐ ｃｉｒｃｕｉｔ ｔｒａｃｅｓ）に付随する平坦性の問題は、ない、
ｂ．支持されることで、リードのフィンガーに関する共平面性（ｃｏ−ｐｌａｎａｒｉｔｙ）の問題が解消する、
ｃ．フリップ・チップの相互接続は、非常に丈夫で、あらゆるサイズのパッケージング及び形式に適用可能である、
ｄ．エッチされたリードなしのフリップ・チップ・パッケージのような、パッケージ下の回路トレースやルーティング路が露出することは、ない、
ｅ．任意のチップ・パッド位置及びピッチに適合する、
ｆ．１００％近い収率（ｙｉｅｌｄ）と品質適合、
ｇ．インタポーザを不要とし、既存のチップ・デザインに適合する、
ｈ．パッケージ領域には、相互接続（ワイヤ・ボンド、アルミニウム超音波ボンド、フリップ・チップ接着等）を混在して収容できる、
ｉ．複数のチップ及びサーフェス・マウント・パッシブを封止するのに適している、
ｊ．パッケージの底面に露出した回路トレースあるいは、ルーティング路は、なく、リードなしのランドのみが望ましいスタンドオフ（ｓｔａｎｄ−ｏｆｆ）を伴って、あるいは、伴わずに存在する、
ｋ．別個のインタポーザが不要であることから、パッケージは、非常に薄い、
ｌ．パッケージは、ダイ・パッドのように、アース（ｇｒｏｕｎｄ）に接続するか、あるいは、チップ上のサーマル・バンプのように、パッケージの底面に露出したサーマル・パッドを提供する。
図８は、チップ・スケール・パッケージ４０での本発明のＲＤＬＰ（再配置リード・フレーム・パッケージ）を示す。この実施の形態で、ランドの最も外側の行１４’は、半導体デバイス２８のフットプリントの下に位置し、ランドの後続の行１４’’は、ランド１４’の最も外側の行によって定義される周囲の内側に位置する。ＣＳＰ４０は、半導体デバイス２８と本質的に同じ資産を占有する。
図９から１１は、複数デバイスのパッケージ（ｍｕｌｔｉ−ｄｅｖｉｃｅ ｐａｃｋａｇｅ）に関する本発明の実施の形態を示す。それでも、図示されたＲＤＬＰ構成の任意のものを単一デバイスのパッケージとして等しく使用することができる。
図９は、本発明に従う複数デバイス・パッケージ用のランド・アレイの底面図である。外部回路への電気的相互接続用のランド１４に加えて、電気伝導性基板の第１のサイドは、外部の熱放散器への熱的相互接続のためにヒート・シンク４２にパターニングされる。
図１０は、ルーティング路２６によって図９のランド１４に相互接続されたチップ・アタッチ・サイト２４のアレイの平面図である。第２のサイドにパターニングされたその他のフィーチャー（ｆｅａｔｕｒｅｓ）には、ヒート・シンク４２に熱的に相互接続されたダイ・パッド４４及び抵抗やコンデンサのような受動デバイスのためのボンド・サイト４６が含まれる。ボンド・サイト４６の一部は、はんだ付け可能な金属、例えば、金によって被覆され、受動デバイスの接着を容易にする。
図１１は、本発明のＲＤＬＰによって実現する柔軟性のいくつかを示す。第１の半導体デバイス２８は、チップ・アタッチ・サイトにフリップ・チップ式にボンディングされる。第２の半導体デバイス２８’は、ダイ・パッド４４に接着され、ワイヤ・ボンディング・パッド５０にワイヤ・ボンディング４８される。受動デバイス５２は、ボンディング・サイト４６にはんだ付けされ、また、第２の半導体ダイ２８’に電気的に相互接続される。図１１に示されたフィーチャー及びデバイスは、次に、第２のモールディング樹脂（図示されていない）に封止され、複数デバイス用パッケージが完成する。
本発明の１または、複数の実施の形態について説明した。しかし、本発明の精神及びスコープから離れることなしに、各種の修正をなし得ることを理解されよう。従って、その他の実施の形態は、以下の特許請求の範囲のスコープに含まれる。
リード・フレームにパターニングする前の電気伝導性基板の断面図。 第１のサイドを部分的にパターニングされたリード・フレームの平面図。 第１のサイドを部分的にパターニングされたリード・フレームの断面図。 重合体モールディング樹脂に埋め込まれた構造を有する部分的にパターニングされたリード・フレームの平面図。 重合体モールディング樹脂に埋め込まれた構造を有する部分的にパターニングされたリード・フレームの断面図。 部分的にパターニングされたリード・フレームの第２のサイドへのリード・ピラーの形成を示す断面図。 部分的にパターニングされたリード・フレームの第２のサイドへの、ルーティングされたリード・フレーム・フィーチャーの形成を示す平面図。 部分的にパターニングされたリード・フレームの第２のサイドへの、ルーティングされたリード・フレーム・フィーチャーの形成を示す断面図。 半導体デバイスのリード・ピラーへの接着を示す平面図。 半導体デバイスのリード・ピラーへの接着を示す断面図。 本発明の第１の実施の形態に従うリード・フレームでルーティングされた半導体パッケージ（ｌｅａｄ ｆｒａｍｅ ｒｏｕｔｅｄ ｓｅｍｉｃｏｎｄｕｃｔｏｒ ｐａｃｋａｇｅ）の断面図。 本発明に従うチップ・スケール・パッケージの断面図。 本発明に従う複数デバイス・パッケージ用のランド・アレイの底面図。 図９の複数デバイス・パッケージ用のチップ・アタッチ・サイト・アレイの平面図。 複数のデバイスを接着した図９のチップ・アタッチ・サイト・アレイの平面図。

Claims (20)

  1. 少なくとも１つの半導体デバイス（２８）を封止するためのパッケージ（３８）であって、
    対向する第１及び第２のエンドを有するリード・フレームであって、前記リード・フレームの前記第１のエンドは、外部回路にボンディングされるようにされたランド（１４）のアレイで終端し、また、前記第２のエンドは、前記少なくとも１つの半導体デバイス（２８）上の入力／出力パッドに直接電気的に相互接続された（３０）チップ・アタッチ・サイト（２４）のアレイで終端する前記リード・フレームと、
    ランド（１４）の前記アレイとチップ・アタッチ・サイト（２４）の前記アレイとを電気的に相互接続するルーティング路（２６）と、
    ランド（１４）の前記アレイの個々のランド間に配置された第１のモールディング・コンパウンド（１８）と、及び
    前記少なくとも１つの半導体デバイス（２８）、チップ・アタッチ・サイト（２４）の前記アレイ及び前記ルーティング路（２６）を封止する第２のモールディング・コンパウンド（３６）と、
    を含む前記パッケージ（３８）。
  2. 請求項１記載のパッケージ（３８）であって、前記リード・フレーム及び前記ルーティング路（２６）は、同じモノリシック構造（１０）の要素である前記パッケージ（３８）。
  3. 請求項２記載のパッケージ（３８）であって、前記モノリシック構造（１０）は、銅または、銅をベースとする合金から形成される前記パッケージ（３８）。
  4. 請求項２記載のパッケージ（３８）であって、ランド（１４）の前記アレイによって定義される第１の周囲は、前記少なくとも１つの半導体デバイス（２８）によって定義される第２の周囲を越えない前記パッケージ（３８）。
  5. 請求項４記載のパッケージ（３８）であって、チップ・スケール・パッケージである前記パッケージ（３８）。
  6. 請求項２記載のパッケージ（３８）であって、前記少なくとも１つの半導体デバイス（２８）と前記ルーティング路（２６）との間の距離（３２）は、少なくとも７５ミクロンであり、また、前記距離（３２）によって定義される空間は、前記第２のモールディング・コンパウンド（３６）によって埋められる前記パッケージ（３８）。
  7. 請求項６記載のパッケージ（３８）であって、前記距離（３２）は、１００ミクロンから１５０ミクロンである前記パッケージ（３８）。
  8. 請求項１−７の任意の項記載のパッケージ（３８）であって、更に、前記リード・フレームとモノリシックであって、ランド（１４）の前記アレイと共平面であるヒート・シンク（４２）を含む前記パッケージ（３８）。
  9. 請求項１−７の任意の項記載のパッケージ（３８）であって、更に、前記少なくとも１つの半導体デバイス（２８）の１つをボンディングするダイ・パッド（４４）を含み、前記ダイ・パッド（４４）は、前記リード・フレームとモノリシックである前記パッケージ（３８）。
  10. 請求項１−７の任意の項記載のパッケージ（３８）であって、更に、受動デバイス（５２）をボンディングするボンド・サイトを含み、前記ボンド・サイトは、前記リード・フレームとモノリシックである前記パッケージ（３８）。
  11. 請求項２記載のパッケージ（３８）であって、ランド（１４）の前記アレイと前記第１のモールディング・コンパウンド（１８）とは、共平面である前記パッケージ（３８）。
  12. 請求項２記載のパッケージ（３８）であって、ランド（１４）の前記アレイは、前記第１のモールディング・コンパウンド（１８）を超えて延びている前記パッケージ（３８）。
  13. 少なくとも１つの半導体デバイス（２８）を封止するパッケージ（３８）を製造するプロセスであって、
    電気伝導性基板（１０）の第１のサイド（１２）をパターニングして、チャネル（１６）によって分離されたランド（１４）のアレイを形成する第１のパターニング工程と、
    前記チャネル（１６）内に第１のモールディング・コンパウンド（１８）を配置する工程と、
    前記電気伝導性基板（１０）の第２のサイド（２２）をパターニングして、チップ・アタッチ・サイト（２４）のアレイと、ランド（１４）の前記アレイとチップ・アタッチ・サイト（２４）の前記アレイとを電気的に相互接続するルーティング路（２６）と、を形成する第２のパターニング工程と、
    前記少なくとも１つの半導体デバイス（２８）上の入力／出力パッドを、チップ・アタッチ・サイト（２４）の前記アレイのチップ・アタッチ・サイト部材（２４）に直接電気的に相互接続する工程と、及び
    前記少なくとも１つの半導体デバイス（２８）、チップ・アタッチ・サイト（２４）の前記アレイ及び前記ルーティング路（２６）を第２のモールディング・コンパウンド（３６）で封止する工程と、
    を含む前記プロセス。
  14. 請求項１３記載のプロセスであって、前記第１のパターニング工程は、前記電気伝導性基板（１０）の一部を除去することによって前記チャネル（１６）を形成する前記プロセス。
  15. 請求項１４記載のプロセスであって、前記電気伝導性基板（１０）の厚さの４０％から９９％を除去して前記チャネル（１６）を生成する前記プロセス。
  16. 請求項１５記載のプロセスであって、前記第１のパターニング工程は、レーザ・アブレーション及び化学的エッチングを含むグループのうちから選ばれた方法によるものである前記プロセス。
  17. 請求項１５記載の方法であって、前記配置する工程は、前記チャネル（１６）を前記第１のモールディング・コンパウンド（１８）によって完全に埋める工程を含んでいる前記方法。
  18. 請求項１５記載の方法であって、前記配置する工程は、前記チャネル（１６）を前記第１のモールディング・コンパウンド（１８）で部分的に埋める工程を含んでいる前記方法。
  19. 請求項１５記載の方法であって、前記第２のパターニング工程は、チップ・アタッチ・サイト（２４）、ルーティング路（２６）及びランド（１４）の個々の組合せを電気的に分離するのに有効である前記方法。
  20. 請求項１９記載の方法であって、前記直接的な封止工程は、１８０℃から２４０℃の間の溶融温度を有するはんだ（３０）を選ぶ工程を含んでいる前記方法。
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2013042135A (ja) * 2011-08-16 2013-02-28 General Electric Co <Ge> リードフレーム接続を有するパワーオーバレイ構造
US10269688B2 (en) 2013-03-14 2019-04-23 General Electric Company Power overlay structure and method of making same

Families Citing this family (29)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006310530A (ja) * 2005-04-28 2006-11-09 Sanyo Electric Co Ltd 回路装置およびその製造方法
US8225499B2 (en) * 2005-06-16 2012-07-24 Imbera Electronics Oy Method for manufacturing a circuit board structure, and a circuit board structure
US20070176271A1 (en) * 2006-02-01 2007-08-02 Stats Chippac Ltd. Integrated circuit package system having die-attach pad with elevated bondline thickness
US7405102B2 (en) 2006-06-09 2008-07-29 Freescale Semiconductor, Inc. Methods and apparatus for thermal management in a multi-layer embedded chip structure
US7622793B2 (en) * 2006-12-21 2009-11-24 Anderson Richard A Flip chip shielded RF I/O land grid array package
US7926173B2 (en) 2007-07-05 2011-04-19 Occam Portfolio Llc Method of making a circuit assembly
US20090035454A1 (en) * 2007-07-31 2009-02-05 Occam Portfolio Llc Assembly of Encapsulated Electronic Components to a Printed Circuit Board
US8300425B2 (en) * 2007-07-31 2012-10-30 Occam Portfolio Llc Electronic assemblies without solder having overlapping components
KR101358751B1 (ko) * 2007-10-16 2014-02-07 삼성전자주식회사 반도체 패키지
US8110905B2 (en) * 2007-12-17 2012-02-07 Stats Chippac Ltd. Integrated circuit packaging system with leadframe interposer and method of manufacture thereof
WO2009129032A2 (en) * 2008-03-24 2009-10-22 Occam Portfolio Llc Electronic assemblies without solder and method for their design, prototyping, and manufacture
KR101257454B1 (ko) * 2008-04-07 2013-04-23 삼성테크윈 주식회사 반도체 패키지 및 그 제조 방법
US8174099B2 (en) * 2008-08-13 2012-05-08 Atmel Corporation Leadless package with internally extended package leads
JP2012506156A (ja) * 2008-10-17 2012-03-08 オッカム ポートフォリオ リミテッド ライアビリティ カンパニー はんだを使用しないフレキシブル回路アセンブリおよび製造方法
JP2010238693A (ja) * 2009-03-30 2010-10-21 Toppan Printing Co Ltd 半導体素子用基板の製造方法および半導体装置
TW201225238A (en) * 2010-07-26 2012-06-16 Unisem Mauritius Holdings Ltd Lead frame routed chip pads for semiconductor packages
US8569110B2 (en) 2010-12-09 2013-10-29 Qpl Limited Pre-bonded substrate for integrated circuit package and method of making the same
JP5809500B2 (ja) * 2011-09-16 2015-11-11 ルネサスエレクトロニクス株式会社 半導体装置
US8956920B2 (en) * 2012-06-01 2015-02-17 Nxp B.V. Leadframe for integrated circuit die packaging in a molded package and a method for preparing such a leadframe
CN102779763A (zh) * 2012-06-05 2012-11-14 华天科技（西安）有限公司 一种基于腐蚀的aaqfn产品的二次塑封制作工艺
US9824958B2 (en) * 2013-03-05 2017-11-21 Infineon Technologies Austria Ag Chip carrier structure, chip package and method of manufacturing the same
CN103745931B (zh) * 2013-12-05 2017-05-24 通富微电子股份有限公司 引线框架和封装结构的形成方法
JP5910653B2 (ja) * 2014-03-18 2016-04-27 トヨタ自動車株式会社 放熱板付きリードフレーム、放熱板付きリードフレームの製造方法、半導体装置、および半導体装置の製造方法
US9252089B2 (en) * 2014-04-17 2016-02-02 Infineon Technologies Ag Universal lead frame for flat no-leads packages
US10175733B2 (en) 2015-07-17 2019-01-08 Intersil Americas LLC Systems and methods for substrates
US10317965B2 (en) 2015-09-15 2019-06-11 Intersil Americas LLC Apparatuses and methods for encapsulated devices
IT201700055983A1 (it) 2017-05-23 2018-11-23 St Microelectronics Srl Procedimento per produrre dispositivi a semiconduttore, dispositivo a semiconduttore e circuito corrispondenti
IT201700055942A1 (it) 2017-05-23 2018-11-23 St Microelectronics Srl Procedimento per fabbricare dispositivi a semiconduttore, dispositivo e circuito corrispondenti
US10381295B2 (en) 2017-09-12 2019-08-13 Nxp Usa, Inc. Lead frame having redistribution layer

Family Cites Families (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5136366A (en) * 1990-11-05 1992-08-04 Motorola, Inc. Overmolded semiconductor package with anchoring means
KR100280762B1 (ko) * 1992-11-03 2001-03-02 비센트 비.인그라시아 노출 후부를 갖는 열적 강화된 반도체 장치 및 그 제조방법
JP3378338B2 (ja) * 1994-03-01 2003-02-17 新光電気工業株式会社 半導体集積回路装置
DE4416563C1 (de) * 1994-05-11 1995-07-20 Ant Nachrichtentech Anordnung zur Ankopplung von optoelektronischen Komponenten und Lichtwellenleitern aneinander
US6670222B1 (en) * 1997-06-14 2003-12-30 Jds Uniphase Corporation Texturing of a die pad surface for enhancing bonding strength in the surface attachment
JP3881751B2 (ja) * 1997-08-20 2007-02-14 沖電気工業株式会社 半導体チップの実装構造および実装方法
US6498099B1 (en) * 1998-06-10 2002-12-24 Asat Ltd. Leadless plastic chip carrier with etch back pad singulation
US6933594B2 (en) * 1998-06-10 2005-08-23 Asat Ltd. Leadless plastic chip carrier with etch back pad singulation
US6242815B1 (en) * 1999-12-07 2001-06-05 Advanced Semiconductor Engineering, Inc. Flexible substrate based ball grid array (BGA) package
JP2001267473A (ja) * 2000-03-17 2001-09-28 Hitachi Ltd 半導体装置およびその製造方法
CN1184684C (zh) * 2000-10-05 2005-01-12 三洋电机株式会社 半导体装置和半导体模块
KR100400032B1 (ko) * 2001-02-07 2003-09-29 삼성전자주식회사 와이어 본딩을 통해 기판 디자인을 변경하는 반도체 패키지
JP4034073B2 (ja) * 2001-05-11 2008-01-16 株式会社ルネサステクノロジ 半導体装置の製造方法
US6620722B2 (en) * 2001-06-21 2003-09-16 Taiwan Semiconductor Manufacturing Co., Ltd Bumping process
US6477034B1 (en) * 2001-10-03 2002-11-05 Intel Corporation Interposer substrate with low inductance capacitive paths
US6664615B1 (en) * 2001-11-20 2003-12-16 National Semiconductor Corporation Method and apparatus for lead-frame based grid array IC packaging
JP4068336B2 (ja) * 2001-11-30 2008-03-26 株式会社東芝 半導体装置
US6891276B1 (en) * 2002-01-09 2005-05-10 Bridge Semiconductor Corporation Semiconductor package device
US6812552B2 (en) * 2002-04-29 2004-11-02 Advanced Interconnect Technologies Limited Partially patterned lead frames and methods of making and using the same in semiconductor packaging

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2013042135A (ja) * 2011-08-16 2013-02-28 General Electric Co <Ge> リードフレーム接続を有するパワーオーバレイ構造
US10269688B2 (en) 2013-03-14 2019-04-23 General Electric Company Power overlay structure and method of making same

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