CN103745931B - 引线框架和封装结构的形成方法 - Google Patents

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Abstract

一种引线框架和封装结构的形成方法，所述封装结构的形成方法，包括：提供引线框架，引线框架包括第一表面和与第一表面相对的第二表面，引线框架上具有若干呈矩阵排布的承载单元和固定承载单元的中筋，每个承载单元具有若干分立的引脚，相邻引脚之间具有第一开口；形成填充满第一开口的第一塑封层；在所述引线框架的第一表面和第一塑封层的表面上形成绝缘层，所述绝缘层中具有暴露引脚的表面的第二开口；提供若干半导体芯片，每个半导体芯片上具有若干焊盘，焊盘上形成有金属凸块；将若干半导体芯片倒装在引线框架上，将半导体芯片上的金属凸块与第二开口暴露的引脚的表面相焊接，形成若干矩阵排布的封装单元。本发明的方法提高了封装效率。

Description

引线框架和封装结构的形成方法
技术领域
本发明涉及半导体封装领域，特别涉及一种引线框架和封装结构的形成方法。
背景技术
随着电子产品如手机、笔记本电脑等朝着小型化，便携式，超薄化，多媒体化以及满足大众需求的低成本方向发展，高密度、高性能、高可靠性和低成本的封装形式及其组装技术得到了快速的发展。与价格昂贵的BGA（Ball Grid Array）等封装形式相比，近年来快速发展的新型封装技术，如四边扁平无引脚QFN（Quad Flat No-leadPackage）封装，由于其具有良好的热性能和电性能、尺寸小、成本低以及高生产率等众多的优点，引发了微电子封装技术领域的一场新的革命。
图1为现有的QFN封装结构的结构示意图，所述QFN封装结构包括：半导体芯片14，所述半导体芯片14上具有焊盘15；引脚16（引线框架），所述引脚16围绕所述半导体芯片14的四周排列；金属导线17，金属导线17将半导体芯片14的焊盘15与环绕所述半导体芯片14的引脚16电连接；塑封材料18，所述塑封材料18将半导体芯片15、金属线17和引脚16密封，引脚16的表面裸露在塑封材料的底面，通过引脚16实现半导体芯片14与外部电路的电连接。
现有的引线框封装只能针对单个的半导体芯片和引线框架的封装，封装效率较低。
发明内容
本发明解决的问题是提高封装结构的封装效率。
为解决上述问题，本发明提供一种引线框架的形成方法，包括：提供引线框金属层，所述引线框金属层包括若干呈矩阵排布的承载区域和位于相邻的承载区域之间的中筋区域；刻蚀所述引线框金属层的承载区域，形成若干分立的引脚，相邻引脚之间具有第一开口，引脚的一个侧面与中筋区域相连；形成填充满第一开口的第一塑封层；在所述引线框金属层表面上形成绝缘层，所述绝缘层中具有暴露引脚的表面的第二开口。
可选的，所述引脚的形成过程为：所述引线框金属层包括第一表面和与第一表面相对的第二表面；刻蚀引线框金属层的承载区域的第一表面，在引线框金属层内形成若干第一子开口；刻蚀引线框金属层的承载区域的第二表面，在引线框金属层内形成若干第二子开口，第一子开口和第二子开口相互贯穿，第一子开口和第二子开口构成第一开口，相邻第一开口之间为引脚，所述第一子开口的宽度小于第二子开口的宽度，在所述引脚的远离第二子开口的表面上形成绝缘层。
可选的，还包括：以所述绝缘层为掩膜，沿第二开口刻蚀引脚的表面，在引脚内形成凹槽。
可选的，在所述凹槽的底部和侧壁表面形成浸润金属层。
可选的，在所述凹槽和第二开口内形成焊料层。
可选的，还包括：在形成绝缘层后，在引线框金属层的中筋区域中和中筋区域上的绝缘层中形成贯穿绝缘层和中筋区域厚度的若干分立的槽孔。
本发明提供了一种封装结构的形成方法，包括：提供引线框架，所述引线框架包括第一表面和与第一表面相对的第二表面，所述引线框架上具有若干呈矩阵排布的承载单元和位于承载单元之间用于固定承载单元的中筋，每个承载单元具有若干分立的引脚，相邻引脚之间具有第一开口；形成填充满第一开口的第一塑封层；在所述引线框架的第一表面上形成绝缘层，所述绝缘层中具有暴露引脚的表面的第二开口；提供若干半导体芯片，每个半导体芯片上具有若干焊盘，所述焊盘上形成有金属凸块；将若干半导体芯片倒装在引线框架上，使半导体芯片与引线框架中的承载单元对应，将半导体芯片上的金属凸块与第二开口暴露的引脚的表面相焊接，形成若干矩阵排布的封装单元；形成覆盖所述半导体芯片和绝缘层的第二塑封层；沿封装单元进行切割，形成若干分立的封装结构。
可选的，所述引线框架的形成过程为：提供引线框金属层，所述引线框金属层包括若干呈矩阵排布的承载区域和位于相邻的承载区域之间的中筋区域；刻蚀所述引线框金属层的承载区域，形成若干分立的引脚，相邻引脚之间具有第一开口，引脚的一个侧面与中筋区域相连，另外三个侧面悬空，每个承载区域中形成的若干引脚构成引线框架的承载单元，固定引脚的中筋区域构成引线框架的中筋。
可选的，所述第一开口包括相互贯穿的第一子开口和第二子开口，所述第一子开口的宽度小于第二子开口的宽度，在所述引脚的远离第二子开口的表面上形成绝缘层。
可选的，还包括：以所述绝缘层为掩膜，沿第二开口刻蚀引脚的表面，在引脚内形成凹槽。
可选的，在所述凹槽和第二开口内形成焊料层，所述金属凸块与焊料层焊接在一起。
可选的，所述焊料层的表面高于、等于或低于绝缘层的表面。
可选的，所述焊料层的表面低于绝缘层的表面时，所述金属凸块的尺寸小于第二开口的尺寸，金属凸块深入第二开口内与焊料层焊接在一起。
可选的，在形成第二塑封层之前，还包括：对每个半导体芯片的焊盘与绝缘层之间的空间进行底填工艺，形成填充层。
可选的，在所述承载单元之间的部分中筋中以及中筋上的绝缘层中形成若干分立的贯穿中筋和绝缘层厚度的槽孔。
与现有技术相比，本发明的技术方案具有以下优点：
本发明的引线框架的形成方法，在所述引线框金属层和第一塑封层的表面上形成绝缘层，绝缘层中具有暴露引脚的表面的第二开口，在将金属凸块通过第二开口与引脚的表面焊接时，由于绝缘层的材料与引脚的材料不相同，所述绝缘层能防止焊料沿着引脚的表面蔓延，从而减小与半导体芯片上的金属凸块与引脚表面的焊接点占据的面积，有利于防止相邻的金属凸块之间发生短路。
进一步，在引脚内形成凹槽，在凹槽和第二开口内填充焊料层，便于金属凸块与引脚的焊接，并且焊料层是位于引脚内的凹槽内，焊料层与引脚的接触面积增大，提高了焊料层与引脚的结合强度和机械稳定性。
本发明的封装结构的形成方法，在引脚和第一塑封层的表面上形成绝缘层，所述绝缘层中具有暴露引脚的表面的第二开口，然后将若干半导体芯片倒装在引线框架倒装在引线框架上，将半导体芯片上的金属凸块与第二开口暴露的引脚的表面相焊接，从而实现了多个半导体芯片与引脚的一起封装，提高了封装效率，另外，所述绝缘层的存在，使得金属凸块与引脚焊接时，防止焊料沿着引脚的表面蔓延。
进一步，所述焊料层的表面高于绝缘层的表面，一方面，后续在将半导体芯片倒装在引线框架倒装在引线框架上时，有利于半导体芯片上的金属凸块与引脚的对准接触，提高了封装效率，另一方面，焊料层的表面高于绝缘层的表面，后续将半导体芯片的金属凸块通过焊料层焊接后，使得半导体芯片与引脚的第一表面之间的空间的间距增大，有利于在半导体芯片与引脚的第一表面之间空间填充塑封材料，防止空间间距太小而在塑封材料中产生空隙缺陷。
进一步，所述焊料层的表面低于绝缘层的表面，半导体芯片上的金属凸块的尺寸小于第二开口的尺寸，将半导体芯片倒装在引线框架倒装在引线框架上时，可以使得半导体芯片的金属凸块深入绝缘层中的第二开口与第二开口底部的焊料层接触，金属凸块与第二开口的侧壁之间会具有间隙，在进行回流工艺时，部分焊料会通过金属凸块与第一开口侧壁之间的间隙覆盖深入第二开口内的金属凸块的侧壁表面，从而提高了金属凸块与引脚之间的焊接强度。
进一步，在引线框金属层的中筋区域中和中筋区域上的绝缘层中形成贯穿绝缘层和中筋区域厚度的若干分立的槽孔，一方面，槽孔的存在，在将半导体芯片倒装在引线框架上时，将半导体芯片上的金属凸块与承载单元中的引脚焊接在一起后，当形成覆盖所述半导体芯片和绝缘层的第二塑封层，槽孔与半导体芯片和引线框架第一表面之间的空间是相通的，有利于塑封材料填充时的排气，增强了塑封材料的流动性，从而防止在第二塑封层中产生空隙缺陷；另一方面，引线框架上的槽孔与相邻的承载区域中的引脚的位置是固定的，所述槽孔可以作为将半导体芯片倒装在引线框架上时的对准标记，通过检测该对准标记，可以很精确的将每个半导体芯片倒装在引线框架上，实现半导体芯片上的金属凸块与引线框架的对应的承载单元中的引脚的第一表面准确焊接；再一方面，所述槽孔是位于相邻承载单元之间的中筋内，不会占据额外的面积；再一方面，引线框架的中筋的槽孔是空的或者被塑封材料填充，使得中筋区域的材料的硬度降低，在切割中筋形成若干分立的封装结构时，减小了切割的难度并防止了切割缺陷的产生。
附图说明
图1为现有的QFN封装结构的结构示意；
图2～图11为本发明实施例封装结构形成过程的结构示意图。
具体实施方式
现有的引线框进行封装时，请参考图1，首先需要将晶圆切割形成一个一个的半导体芯片14，然后通过引线键合工艺形成金属线17，金属线17将半导体芯片14上的焊盘15与周围的引脚16连接在一起，最后通过塑封材料18将半导体芯片14和引脚16塑封，现有的封装工艺只能实现单个半导体芯片和引脚的封装，封装效率较低。另外，所述引脚16是环绕的排布在半导体芯片14的周围，半导体芯片14上的焊盘15需要通过金属导线17与周围的引脚16电连接，使得整个封装结构占据的体积较大，不利于封装结构集成度的提高。
本发明提供了一种引线框架和封装结构的形成方法，本发明的封装结构的形成方法通过金属凸块将倒装在引线框架倒装在引线框架上的多个半导体芯片与相应的引脚连接，实现了多个半导体芯片与引脚的一起封装，提高了封装效率。
为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。在详述本发明实施例时，为便于说明，示意图会不依一般比例作局部放大，而且所述示意图只是示例，其在此不应限制本发明的保护范围。此外，在实际制作中应包含长度、宽度及深度的三维空间尺寸。
本发明实施例提供了一种引线框架的形成方法，具体请参考图2～6。
首先，请参考图2，提供引线框金属层100。
所述引线框金属层100后续形成引线框架或引脚，所述引线框金属层100具有第一表面11和与第一表面11相对的第二表面12。
所述引线框金属层100的材料为金属或合金。所述引线框金属层100的材料可以为W、Al、Cu、Ti、Ag、Au、Pt、Ni中一种或几种。
所述引线框金属层100可以为单层的金属或者多层金属的堆叠结构。
所述引线框金属层100包括若干呈矩阵排布的承载区域和位于相邻的承载区域之间的中筋区域（图中未标示），后续通过刻蚀所述引线框金属层的承载区域，形成若干分立的引脚，相邻引脚之间具有第一开口，引脚的一个侧面与中筋区域相连，另外三个侧面悬空，每个承载区域中形成的若干引脚构成引线框架的承载单元，固定引脚的中筋区域构成引线框架的中筋。将引线框架用于本发明的封装结构时，通过切割去除引线金属层100的中筋，释放出每个封装结构的若干分立的引脚。
接着，请参考图3，刻蚀所述引线框金属层100（参考图2）的承载区域，形成若干分立的引脚103，相邻引脚103之间具有第一开口，引脚103的一个侧面与中筋区域相连，另外三个侧面悬空，每个承载区域中形成的若干引脚103构成引线框架的承载单元，固定引脚的中筋区域构成引线框架的中筋。
所述引脚103的形成过程为：在所述引线框金属层100的第一表面11上形成第一图形化的掩膜层（图中未示出）；以所述第一图形化的掩膜层为掩膜，刻蚀引线框金属层100的承载区域的第一表面11，在引线框金属层100内形成若干第一子开口102；在所述引线框金属层100的第二表面12上形成第二图形化的掩膜层（图中未示出）；以所述第二图形化的掩膜层为掩膜，刻蚀引线框金属层100的承载区域的第二表面12，在引线框金属层100内形成若干第二子开口101，第一子开口102和第二子开口101相互贯穿，第一子开口102和第二子开口101构成第一开口，相邻第一开口之间为引脚103。
所述第一图形化的掩膜层或第二图形化的掩膜层的材料可以为环氧树脂胶或其他合适的材料。第一图形化的掩膜层或第二图形化的掩膜层的形成工艺为贴干膜工艺或压印工艺。所述第一图形化的掩膜层或第二图形化的掩膜层的形成工艺也可以为喷涂或旋涂工艺。
所述第一子开口102的宽度小于第二子开口101的宽度，使得形成的引脚103的第一表面11的面积大于第二表面12的面积，由于引脚103的第一表面11的面积较大，后续将半导体芯片上的金属凸块与引脚103的第一表面11焊接时，减小了焊接的工艺难度，引脚103的第二表面12的面积较小，使得相邻引脚103的第二表面12之间的距离较大，后续将引脚103的第二表面12与外部电路（比如PCB板电路）相连时，防止相邻引脚103之间的短路，另外，第一子开口102和第二子开口101的宽度不一样，后续在第一子开口102和第二子开口101中填充满塑封材料时，使得引脚103与塑封层的接触面的数量增多，引脚不容易从塑封材料中脱落。
在本发明的其他实施例中，在形成第一子开口102和第二子开口101之后，还可以在所述引脚103的第二表面12上形成一层干膜薄膜，所述干膜薄膜将引脚103的第二表面12覆盖，后续在开口中填充塑封材料时，防止塑封材料向引脚103的底部表面的溢料。
接着，请参考图4，形成填充满第一开口（第一子开口102和第二子开口101，参考图3）的第一塑封层104。
所述第一塑封层104一方面是保护和隔离相邻的引脚，并使得引脚的位置固定，另一方面，能防止引脚103悬空，在后续采用引线键合工艺在引脚103的第一表面11形成绝缘层或者在引脚103的凹槽内形成焊料层时，防止引脚103在受到外部压力时移位或变形。
所述第一塑封层104填充满第一开口102和第二开口101，第一塑封层104的两端表面与引脚103的第一表面11和第二表面12齐平。
所述第一塑封层104的材料为树脂，所述树脂可以为环氧树脂、聚酰亚胺树脂、苯并环丁烯树脂或聚苯并恶唑树脂；所述树脂也可以为聚对苯二甲酸丁二酯、聚碳酸酯、聚对苯二甲酸乙二醇酯、聚乙烯、聚丙烯、聚烯烃、聚氨酯、聚烯烃、聚醚砜、聚酰胺、聚亚氨酯、乙烯-醋酸乙烯共聚物或聚乙烯醇；所述第一塑封层104还可以为其他合适的塑封材料。
所述第一塑封层104的形成工艺为注塑工艺（injection molding）或转塑工艺（transfer molding）。所述第一塑封层104的形成工艺还可以为其他合适的工艺。
接着，请参考图5，在所述引脚103（或引线框金属层）的表面上形成绝缘层105，所述绝缘层105中具有暴露引脚103的表面的第二开口106。
本实施例中，在引脚103的第一表面11（或者所述引脚103的远离第二子开口的表面上）上形成绝缘层105，绝缘层105中具有暴露引脚103的第一表面11的第二开口106，后续在将半导体芯片上的金属凸块通过第二开口106与引脚103的第一表面11焊接时，由于绝缘层105的材料与引脚103的材料不相同，所述绝缘层105能防止焊料沿着引脚103的表面蔓延，从而减小与半导体芯片上的金属凸块与引脚103的第一表面11的焊接点占据的面积，有利于防止相邻的金属凸块之间发生短路。
所述绝缘层105的材料可以为聚合物（PI）、环氧树脂胶、聚酰亚胺树脂胶、苯并环丁烯树脂胶或聚苯并恶唑树脂胶，所述绝缘层105还可以为其他合适的材料。所述绝缘层105和第二开口106的形成工艺为旋涂和曝光显影工艺。所述绝缘层105和第二开口106的形成工艺也可以为网板印刷。
本实施例中，所述绝缘层105还覆盖所述第一塑封层104的表面。在本发明的其他实施例中，所述绝缘层可以不覆盖第一塑封层104的表面，使得绝缘层中的第二开口还暴露出第一塑封层104的表面，后续在沿第二开口刻蚀引脚103时，使得引脚103中形成的凹槽还暴露出第一塑封层的部分侧壁。
在形成绝缘层105后，还可以以绝缘层105为掩膜，沿第二开口106刻蚀引脚103的第一表面11，在引脚103内形成凹槽107，后续在凹槽107和第二开口106内填充焊料层，便于后续半导体芯片上的金属凸块与引脚的焊接，并且焊料层是位于引脚103内的凹槽107内，焊料层与引脚107的接触面积增大，提高了焊料层与引脚103的结合强度和机械稳定性。
接着，请参考图6，在所述凹槽107和第二开口106（参考图5）内填充焊料层108。
后续将半导体芯片倒装在引线框架倒装在引线框架上时，半导体芯片上的金属凸块与焊料层108相接触，通过焊料层108将半导体芯片的金属凸块与引脚103焊接在一起。
本实施例中，所述焊料层108的顶部表面高于绝缘层105的表面，一方面，后续在将半导体芯片倒装在引线框架倒装在引线框架上时，有利于半导体芯片上的金属凸块与引脚103的对准接触，提高了封装效率，另一方面，焊料层108108的顶部表面高于绝缘层105的表面，后续将半导体芯片的金属凸块通过焊料层108焊接后，使得半导体芯片与引脚103的第一表面11之间的空间的间距增大，有利于在半导体芯片与引脚103的第一表面11之间空间填充塑封材料，防止空间间距太小而在塑封材料中产生空隙缺陷。
在本发明的其他实施例中，所述焊料层的表面可以低于或等于绝缘层的表面。在其中一个实施例中，当所述焊料层的表面低于绝缘层的表面时，且后续形成的半导体芯片上的金属凸块的尺寸等于或略小于第二开口的尺寸时，当将半导体芯片倒装在引线框架倒装在引线框架上时，可以使得半导体芯片的金属凸块深入绝缘层中的第二开口与第二开口底部的焊料层焊接，防止了焊料材料向绝缘层表面的溢出。在另一实施例中，当所述焊料层的表面低于绝缘层的表面时，且后续形成的半导体芯片上的金属凸块的尺寸小于第二开口的尺寸时，当将半导体芯片倒装在引线框架倒装在引线框架上时，可以使得半导体芯片的金属凸块深入绝缘层中的第二开口与第二开口底部的焊料层接触，金属凸块与第二开口的侧壁之间会具有间隙，在进行回流工艺时，部分焊料会通过金属凸块与第一开口侧壁之间的间隙覆盖深入第二开口内的金属凸块的侧壁表面，从而提高了金属凸块与引脚之间的焊接强度。
所述焊料层108的材料为锡或锡合金，所述锡合金为锡银、锡铅、锡银铜、锡银锌、锡锌、锡铋铟、锡铟、锡金、锡铜、锡锌铟或者锡银锑中的一种或者多种。焊料层108的形成工艺为电镀或者网板印刷。
在本发明的其他实施例中，在形成焊料层之前，还可以在所述凹槽的底部和侧壁表面形成浸润金属层，所述浸润金属层能提高所述焊料层与引脚之间的粘附性。所述浸润金属层的材料镍、金、银或铂等中的一种或几种。
所述浸润金属层还可以作为电镀工艺形成焊料层时的导电层，具体的：在所述绝缘层105（请参考图5）的表面、第二开口106（请参考图5）的侧壁和凹槽107（请参考图5）的侧壁和底部形成浸润金属层；在所述浸润金属层上形成光刻胶掩膜，所述光刻胶掩膜中具有暴露出引脚103中的凹槽107和绝缘层105中的第二开口106的第三开口；以所述浸润金属层为导电层，采用电镀工艺在凹槽107中，或者在凹槽107和第二开口106中，或者在凹槽107、第二开口106和第三开口中填充焊料层，焊料层的高度根据电镀时间控制；去除所述光刻胶掩膜层；刻蚀去除未被焊料层覆盖的浸润金属层。
在本发明的其他实施例中，还可以在形成绝缘层或形成焊料层后，在引线框金属层的中筋区域中和中筋区域上的绝缘层中形成贯穿绝缘层和中筋区域厚度的若干分立的槽孔。所述槽孔的形成可以通过冲孔或钻孔工艺或冲压工艺形成。所述槽孔也可以通过刻蚀工艺形成。在引线框架的中筋区域和中筋区域上的绝缘层中形成槽孔，当将所述引线框架用于本发明实施例的后续封装时，一方面，槽孔的存在，后续在将半导体芯片倒装在引线框架上时，将半导体芯片上的金属凸块与承载单元中的引脚焊接在一起后，当形成覆盖所述半导体芯片和绝缘层的第二塑封层，槽孔与半导体芯片和引线框架第一表面之间的空间是相通的，有利于塑封材料填充时的排气，增强了塑封材料的流动性，从而防止在第二塑封层中产生空隙缺陷；另一方面，引线框架上的槽孔与相邻的承载区域中的引脚的位置是固定的，所述槽孔可以作为将半导体芯片倒装在引线框架上时的对准标记，通过检测该对准标记，可以很精确的将每个半导体芯片倒装在引线框架上，实现半导体芯片上的金属凸块与引线框架的对应的承载单元中的引脚的第一表面准确焊接；再一方面，所述槽孔是位于相邻承载单元之间的中筋内，不会占据额外的面积；再一方面，引线框架的中筋的槽孔是空的或者被塑封材料填充，使得中筋区域的材料的硬度降低，后续在切割中筋形成若干分立的封装结构时，减小了切割的难度并防止了切割缺陷的产生。
上述方法形成的引线框架，请参考图6，包括：引线框金属层，所述引线框金属层包括若干呈矩阵排布的承载区域和位于相邻的承载区域之间的中筋区域，位于引线区域中的若干分立的引脚103，相邻引脚103之间具有第一开口，引脚103的一个侧面与中筋区域相连；填充满第一开口的第一塑封层104；位于引脚103（引线框金属层）和第一塑封层104的表面上的绝缘层105，所述绝缘层105中具有暴露引脚103的表面的第二开口。
具体的，所述引脚103包括第一表面11和与第一表面11相对的第二表面12，所述第一开口包括相互贯穿的第一子开口和第二子开口，所述第一子开口的宽度小于第二子开口的宽度，所述引脚103的远离第二子开口的表面上（或者引脚103的第一表面11上）形成绝缘层。
还包括：位于第二开口的底部的引脚内的凹槽。
还包括：位于所述凹槽的底部和底部表面的浸润金属层。
还包括：位于所述凹槽和第二开口内的焊料层108。
还包括：位于引线框金属层的中筋区域中和中筋区域上的绝缘层中贯穿绝缘层和中筋区域厚度的若干分立的槽孔。
本发明实施例还提供了一种封装结构的形成方法，具体请参考图2～图11。
首先，请参考图2～图6，提供引线框架，所述引线框架包括第一表面11和与第一表面11相对的第二表面12，所述引线框架上具有若干呈矩阵排布的承载单元和位于承载单元之间用于固定承载单元的中筋，每个承载单元具有若干分立的引脚103，相邻引脚103之间具有第一开口；形成填充满第一开口的第一塑封层104；在所述引脚103和第一塑封层104的表面上形成绝缘层105，所述绝缘层102中具有暴露引脚103的表面的第二开口106。
所述引线框金属层100包括若干引线区域和包围每个引线区域的外围区域（图中未示出），引线区域在引线框金属层100上呈行或列分布，通过刻蚀所述引线区域形成若干分立的引脚，所述外围区域用于固定和支撑若干分立的引脚，所述外围区域与分立的引脚的一端连接在一起，后续在形成封装结构时将每个半导体芯片上的金属凸块与对应的引线区域中的引脚焊接，然后通过切割去除引线金属层100的外围区域，释放出每个封装结构的若干分立的引脚。
所述引脚103包括第一表面11和与第一表面11相对的第二表面12，所述第一开口包括相互贯穿的第一子开口和第二子开口，所述第一子开口的宽度小于第二子开口的宽度，在所述引脚103的远离第二子开口的表面上（或者引脚103的第一表面11上）形成绝缘层。
所述凹槽和第二开口内具有焊料层108。
所述引线框架的形成过程为：提供引线框金属层，所述引线框金属层包括若干呈矩阵排布的承载区域和位于相邻的承载区域之间的中筋区域；刻蚀所述引线框金属层的承载区域，形成若干分立的引脚，相邻引脚之间具有第一开口，引脚的一个侧面与中筋区域相连，另外三个侧面悬空，每个承载区域中形成的若干引脚构成引线框架的承载单元，固定引脚的中筋区域构成引线框架的中筋。
还包括：在所述承载单元之间的部分中筋中以及中筋上的绝缘层中形成若干分立的贯穿中筋和绝缘层厚度的槽孔。
接着，请参考图7，提供若干半导体芯片200，每个半导体芯片200上具有若干焊盘201，所述焊盘201上形成有金属凸块203。
所述半导体芯片200通过晶圆切割形成。所述半导体芯片200内具有集成电路（图中未示出），所述半导体芯片200的表面具有若干焊盘201，半导体芯片200表面的焊盘201与半导体芯片内的集成电路电连接，所述焊盘201作为半导体芯片200内的集成电路与外部电连接的端口。
所述半导体芯片200表面上具有绝缘隔离层206，所述绝缘隔离层206中暴露出部分焊盘201表面的开口，开口的侧壁和底部以及部分绝缘隔离层206上具有凸下金属层202，所述金属凸块203位于凸下金属层202上并填充满开口。
所述金属凸块203可以为金属柱或者焊球、或者所述金属凸块203包括金属柱和位于金属柱顶部表面的焊球。
所述金属柱的材料为铝、镍、钨、铂、铜、钛、铬、钽、锡、锡合金、金或银，所述焊球的材料为锡或锡合金，锡合金可以为锡银、锡铅、锡银铜、锡银锌、锡锌、锡铋铟、锡铟、锡金、锡铜、锡锌铟或者锡银锑中的一种或者多种。
后续将半导体芯片200倒装在引线框架倒装在引线框架上时，将半导体芯片200上的金属凸块203与引脚103的第一表面11（参考图6）焊接在一起。
所述金属凸块203的尺寸可以大于、等于或小于引脚上的绝缘层中的第二开口的尺寸。
参考图8，将若干半导体芯片200倒装在引线框架倒装在引线框架上，使得半导体芯片200与引线框架中的承载单元对应，将半导体芯片200上的金属凸块203与绝缘层105中第二开口暴露的引脚103的表面（第一表面11）相焊接，形成若干矩阵排布的封装单元，每个封装单元包括承载单元与其上的半导体芯片。
本实施例中，所述金属凸块203与凹槽和第二开口中的焊料层108相焊接，通过焊料层108将半导体芯片200上的金属凸块203与引脚103连接在一起。若干半导体芯片200倒装在引线框架上时，金属凸块203与相应的焊料层108相接触，通过回流工艺，将金属凸块203与焊料层108焊接在一起。
本实施例中，所述焊料层108的顶部表面高于绝缘层105的表面，一方面，在将半导体芯片200倒装在引线框架上时，有利于半导体芯片200上的金属凸块203与引脚103的对准接触，提高了封装效率。
在本发明的其他实施例中，所述焊料层的表面低于或等于绝缘层的表面。在其中一个实施例中，当所述焊料层的表面低于绝缘层的表面时，且半导体芯片上的金属凸块的尺寸等于或略小于第二开口的尺寸时，将半导体芯片倒装在引线框架上时，可以使得半导体芯片的金属凸块深入绝缘层中的第二开口与第二开口底部的焊料层焊接，防止了焊料材料向绝缘层表面的溢出。在另一实施例中，当所述焊料层的表面低于绝缘层的表面时，且形成的半导体芯片上的金属凸块的尺寸小于第二开口的尺寸时，将半导体芯片倒装在引线框架上时，可以使得半导体芯片的金属凸块深入绝缘层中的第二开口与第二开口底部的焊料层接触，金属凸块与第二开口的侧壁之间会具有间隙，在进行回流工艺时，部分焊料会通过金属凸块与第一开口侧壁之间的间隙覆盖深入第二开口内的金属凸块的侧壁表面，从而提高了金属凸块与引脚之间的焊接强度。
参考图9，对每个半导体芯片200的焊盘201与绝缘层105之间的空间进行底填工艺，形成填充层207。
所述填充层207用于防止之间形成第二塑封层时，在每个半导体芯片200的焊盘201与绝缘层105之间的空间中的第二塑封层中产生空隙。
所述填充层207的材料可以为流动性较高、颗粒较小、黏度较低的树脂，比如环氧树脂、聚酰亚胺树脂、苯并环丁烯树脂或聚苯并恶唑树脂。所述填充层207还可以为其他合适的材料。
所述填充层207的形成工艺为注塑工艺（injection molding）或转塑工艺（transfer molding）或其他合适的工艺。
在本发明的其他实施例中，可以不形成填充层207，后续直接形成第二塑封层，第二塑封层填充半导体芯片200的焊盘201与绝缘层105之间的空间。
参考图10，形成覆盖所述半导体芯片200和绝缘层105的第二塑封层205。
所述第二塑封层205还填充满相邻半导体芯片200之间的区域。
所述第二塑封层205的材料为树脂，所述树脂可以为环氧树脂、聚酰亚胺树脂、苯并环丁烯树脂或聚苯并恶唑树脂；所述树脂也可以为聚对苯二甲酸丁二酯、聚碳酸酯、聚对苯二甲酸乙二醇酯、聚乙烯、聚丙烯、聚烯烃、聚氨酯、聚烯烃、聚醚砜、聚酰胺、聚亚氨酯、乙烯-醋酸乙烯共聚物或聚乙烯醇；所述第二塑封层205还可以为其他合适的塑封材料。
所述第二塑封层205的形成工艺为注塑工艺（injection molding）或转塑工艺（transfer molding）。所述第二塑封层205的形成工艺还可以为其他合适的工艺。
在本发明的另一实施例中，所述承载单元之间的部分中筋中以及中筋上的绝缘层中形成有若干分立的贯穿中筋和绝缘层厚度的槽孔时，在形成第二塑封层时，槽孔有利于填充时的排气，塑封材料的流动性提高，防止在第二塑封层中形成空隙等缺陷。所述第二塑封层可以填充槽孔。当引线框架中具有槽孔时，可以不进行底填工艺（无需形成填充层207）。
还包括：采用电镀工艺自对准的在所述引脚103的未被绝缘层覆盖的表面上（或第二表面12上）形成焊接层（图中未示出）。所述焊接层用于提高所述引脚103与其他的金属材料连接时的粘附性，并同时防止引脚103的氧化。所述焊接层的材料可以为镍、金、钯、锡、银或铂等。
最后，请参考图10和图11，沿封装单元进行切割，形成若干分立的封装结构13。
沿封装单元进行切割包括：切割相邻半导体芯片200之间的第二塑封层205、第一塑封层104以及引线区域的中筋。具体的切割工艺请参考现有的切割工艺，在此不再赘述。
本发明的形成的分立的封装结构13，包括：若干分立的引脚103，相邻引脚103之间具有第一开口；填充满第一开口的第一塑封层104；位于所述引脚和第一塑封层104的表面上的绝缘层105，所述绝缘层105中具有暴露引脚103的表面的第二开口；半导体芯片200，半导体芯片200上具有若干焊盘201，所述焊盘201上形成有金属凸块203；半导体芯片200倒装在引线框架上，半导体芯片200上的金属凸块203与第二开口暴露的引脚103的表面相焊接；覆盖所述半导体芯片200和绝缘层105的第二塑封层205。
所述引脚103包括第一表面11和与第一表面11相对的第二表面12，所述第一开口包括相互贯穿的第一子开口和第二子开口，所述第一子开口的宽度小于第二子开口的宽度，在所述引脚103的远离第二子开口的表面上（或者引脚103的第一表面11上）形成绝缘层。
还包括：位于第二开口的底部的引脚内形成凹槽。
还包括：位于所述凹槽的底部和底部表面的浸润金属层。
还包括：位于所述凹槽和第二开口内的焊料层108。
本发明实施例还提供了一种封装结构，请参考图10，包括：
引线框架，所述引线框架包括第一表面11和与第一表面11相对的第二表面12，所述引线框架上具有若干呈矩阵排布的承载单元和位于承载单元之间用于固定承载单元的中筋，每个承载单元具有若干分立的引脚103，相邻引脚103之间具有第一开口；
填充满第一开口的第一塑封层104；
位于所述引线框架的第一表面11（引脚103的第一表面11上的绝缘层105，所述绝缘层105中具有暴露引脚103的表面的第二开口；
若干半导体芯片200，每个半导体芯片200上具有若干焊盘201，所述焊盘201上形成有金属凸块203；
若干半导体芯片200倒装在引线框架上，使半导体芯片200与引线框架中的承载单元对应，半导体芯片200上的金属凸块203与第二开口暴露的引脚103的表面相焊接，形成若干矩阵排布的封装单元，每个封装单元包括一个承载单元及位于其上的半导体芯片200；
覆盖所述半导体芯片200和绝缘层105的第二塑封层205。
具体的，所述引脚103包括第一表面11和与第一表面11相对的第二表面12。所述第一开口包括相互贯穿的第一子开口和第二子开口，所述第一子开口的宽度小于第二子开口的宽度，所述绝缘层105位于引脚的远离第二子开口的表面上（或者第一表面11上）。
所述第二开口底部的引脚103内具有凹槽，在所述凹槽的底部和侧壁表面具有浸润金属层（图中未示出）。所述凹槽和第二开口内具有焊料层108，所述金属凸块203与焊料层焊接在一起。
每个半导体芯片200与绝缘层105之间的空间填充有填充层207。
还包括：所述引脚103的未被绝缘层105覆盖的表面上具有焊接层。
所述半导体芯片200的表面上还具有绝缘隔离层206，绝缘隔离层206中具有暴露部分焊盘201表面的开口，开口内和部分绝缘隔离层206上具有凸下金属层202，金属凸块203通过凸下金属层202与焊盘201相连。
所述承载单元之间的部分中筋以及中筋上的绝缘层中具有若干分立的贯穿中筋和绝缘层厚度的槽孔。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。

Claims (8)

1.一种封装结构的形成方法，其特征在于，包括：
提供引线框架，所述引线框架包括第一表面和与第一表面相对的第二表面，所述引线框架上具有若干呈矩阵排布的承载单元和位于承载单元之间用于固定承载单元的中筋，每个承载单元具有若干分立的引脚，相邻引脚之间具有第一开口；
形成填充满第一开口的第一塑封层；
形成第一塑封层后，在所述引线框架的第一表面上形成绝缘层，所述绝缘层中具有暴露引脚的表面的第二开口；
在形成绝缘层后，在所述承载单元之间的部分中筋中以及中筋上的绝缘层中形成若干分立的贯穿中筋和绝缘层厚度的槽孔，在将若干半导体芯片倒装在引线框架上时，槽孔使得半导体芯片和引线框架第一表面之间的空间是相通的；
提供若干半导体芯片，每个半导体芯片上具有若干焊盘，所述焊盘上形成有金属凸块；
将若干半导体芯片倒装在引线框架上，使半导体芯片与引线框架中的承载单元对应，将半导体芯片上的金属凸块与第二开口暴露的引脚的表面相焊接，形成若干矩阵排布的封装单元；
在形成槽孔后和将若干半导体芯片倒装在引线框架上之后，形成覆盖所述半导体芯片和绝缘层的第二塑封层，且所述第二塑封层填充槽孔；
沿封装单元进行切割，形成若干分立的封装结构。
2.如权利要求1所述的封装结构的形成方法，其特征在于，所述引线框架的形成过程为：提供引线框金属层，所述引线框金属层包括若干呈矩阵排布的承载区域和位于相邻的承载区域之间的中筋区域；刻蚀所述引线框金属层的承载区域，形成若干分立的引脚，相邻引脚之间具有第一开口，引脚的一个侧面与中筋区域相连，另外三个侧面悬空，每个承载区域中形成的若干引脚构成引线框架的承载单元，固定引脚的中筋区域构成引线框架的中筋。
3.如权利要求2所述的封装结构的形成方法，其特征在于，所述第一开口包括相互贯穿的第一子开口和第二子开口，所述第一子开口的宽度小于第二子开口的宽度，在所述引脚的远离第二子开口的表面上形成绝缘层。
4.如权利要求1所述的封装结构的形成方法，其特征在于，还包括：以所述绝缘层为掩膜，沿第二开口刻蚀引脚的表面，在引脚内形成凹槽。
5.如权利要求4所述的封装结构的形成方法，其特征在于，在所述凹槽和第二开口内形成焊料层，所述金属凸块与焊料层焊接在一起。
6.如权利要求5所述的封装结构的形成方法，其特征在于，所述焊料层的表面高于、等于或低于绝缘层的表面。
7.如权利要求6所述的封装结构的形成方法，其特征在于，所述焊料层的表面低于绝缘层的表面时，所述金属凸块的尺寸小于第二开口的尺寸，金属凸块深入第二开口内与焊料层焊接在一起。
8.如权利要求1所述的封装结构的形成方法，其特征在于，在形成第二塑封层之前，还包括：对每个半导体芯片的焊盘与绝缘层之间的空间进行底填工艺，形成填充层。
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Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104217969B (zh) * 2014-08-28 2017-12-19 通富微电子股份有限公司 半导体器件封装方法
US9502337B2 (en) 2014-10-31 2016-11-22 Nantong Fujitsu Microelectronics Co., Ltd. Flip-chip on leadframe semiconductor packaging structure and fabrication method thereof
CN104392941B (zh) * 2014-10-31 2017-11-03 通富微电子股份有限公司 形成倒装芯片半导体封装的方法
CN104282637B (zh) * 2014-10-31 2017-09-29 通富微电子股份有限公司 倒装芯片半导体封装结构
CN104392940A (zh) * 2014-10-31 2015-03-04 南通富士通微电子股份有限公司 形成倒装芯片半导体封装的方法
CN104465585A (zh) * 2014-12-26 2015-03-25 江苏长电科技股份有限公司 圆片级封装结构及其工艺方法
CN105575823A (zh) * 2015-12-24 2016-05-11 南通富士通微电子股份有限公司 半导体器件扇出封装结构的制作方法
CN105789066A (zh) * 2016-05-09 2016-07-20 南通富士通微电子股份有限公司 一种半导体封装结构的制造方法
CN109638148B (zh) * 2018-12-17 2023-03-03 合肥本源量子计算科技有限责任公司 一种量子芯片在封装盒内的封装方法
CN112117250B (zh) * 2020-09-07 2022-07-01 矽磐微电子(重庆)有限公司 芯片封装结构及其制作方法

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1744308A (zh) * 2004-09-04 2006-03-08 三星Techwin株式会社 倒装芯片半导体封装件及其制造方法
CN1836319A (zh) * 2003-06-25 2006-09-20 先进互连技术有限公司 半导体封装中芯片衬垫布线的引线框
CN102324415A (zh) * 2011-09-13 2012-01-18 江苏长电科技股份有限公司 无基岛预填塑封料先刻后镀引线框结构及其生产方法
CN102522341A (zh) * 2010-12-16 2012-06-27 成都芯源系统有限公司 微电子封装及其制作方法

Family Cites Families (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8669137B2 (en) * 2011-04-01 2014-03-11 International Business Machines Corporation Copper post solder bumps on substrate

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1836319A (zh) * 2003-06-25 2006-09-20 先进互连技术有限公司 半导体封装中芯片衬垫布线的引线框
CN1744308A (zh) * 2004-09-04 2006-03-08 三星Techwin株式会社 倒装芯片半导体封装件及其制造方法
CN102522341A (zh) * 2010-12-16 2012-06-27 成都芯源系统有限公司 微电子封装及其制作方法
CN102324415A (zh) * 2011-09-13 2012-01-18 江苏长电科技股份有限公司 无基岛预填塑封料先刻后镀引线框结构及其生产方法

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