KR100345166B1 - 웨이퍼 레벨 스택 패키지 및 그의 제조 방법 - Google Patents

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Abstract

본 발명은 웨이퍼 레벨 스택 스택 패키지 및 그의 제조 방법을 개시한다. 개시된 본 발명은, 적어도 2개 이상의 반도체 칩이 그의 본드 패드가 동일 방향을 향하도록 배치된다. 각 본드 패드는 반도체 칩의 본드 패드-형성면인 제 1 표면에 도포된 보호층으로부터 노출된 상태이다. 각 반도체 칩의 제 1 표면에 각 본드 패드가 노출되도록 절연층이 도포된다. 금속 트레이스가 각 본드 패드에 접촉하도록 절연층상에 증착된다. 각 반도체 칩의 제 1 표면과 반대되는 제 2 표면으로부터 반도체 칩과 보호층 및 절연층을 관통하여 금속 트레이스 부분을 노출시키는 트렌치가 형성된다. 상호 연결용 금속봉이 트렌치에 매립되면서 각 반도체 칩의 제 2 표면으로부터 노출된다. 각 반도체 칩 사이에 이방성 도전 필름이 개재되어, 각 반도체 칩의 제 2 표면으로부터 노출된 상호 연결용 금속봉과 제 1 표면에 배치된 금속 패턴 부분이 이방성 도전 필름을 매개로 전기적으로 연결된다.

Description

웨이퍼 레벨 스택 패키지 및 그의 제조 방법{WAFER LEVEL STACK PACKAGE AND METHOD OF FABRICATING THE SAME}
본 발명은 웨이퍼 레벨 스택 패키지 및 그의 제조 방법에 관한 것으로서, 보다 구체적으로는 웨이퍼 레벨에서 직접 스택킹된 패키지와 이러한 스택 패키지를 웨이퍼 레벨에서 제조하는 방법에 관한 것이다.
메모리 칩의 용량 증대는 빠른 속도로 진행되고 있다. 현재는 128M DRAM이양산 단계에 있으며, 256M DRAM의 양산도 가까운 시일안에 도래할 것으로 보인다.
메모리 칩의 용량 증대, 다시말하면 고집적화를 이룰 수 있는 방법으로는 한정된 반도체 소자의 공간내에 보다 많은 수의 셀을 제조해 넣는 기술이 일반적으로 알려지고 있으나, 이와 같은 방법은 정밀한 미세 선폭을 요구하는 등 고난도의 기술과 많은 개발시간을 필요로 한다. 따라서 최근, 보다 쉬운 방법으로 고집적화를 이룰 수 있는 스택킹(Stacking) 기술이 개발되어 이에 대한 연구가 활발히 진행되고 있다.
반도체 업계에서 말하는 스택킹이란 적어도 2개 이상의 반도체 소자를 수직하게 쌓아 올려 메모리 용량을 배가시키는 기술로써, 이러한 스택킹에 의하면, 예를 들어 2개의 64M DRAM급 소자를 적층하여 128M DRAM급으로 구성할 수 있고, 또 2개의 128M DRAM급 소자를 적층하여 256M DRAM급으로 구성할 수 있다.
상기와 같은 스택킹에 의한 패키지의 전형적인 구조를 개략적으로 설명하면 다음과 같다. 본드 패드가 상부면에 배치된 반도체 칩에 리드 프레임의 인너 리드가 접착제로 부착되고, 이 인너 리드는 본드 패드에 금속 와이어로 연결되어 있다. 리드 프레임의 아우터 리드가 양측으로 노출되도록, 전체 결과물이 봉지제로 몰딩되어 있다.
이러한 하나의 패키지상에 동일 구조의 패키지가 적층된다. 즉, 상부에 적층되는 패키지의 아우터 리드가 하부 패키지의 리드 프레임 중간에 접합되어서, 전기적 연결이 되어 있다.
그러나, 상기와 같은 스택 패키지는, 패키지의 전체 두께가 너무 두껍다는단점이 있다. 또한, 상부 패키지의 신호 전달 경로가, 상부 패키지의 아우터 리드를 통해서 하부 패키지의 리드 프레임을 거쳐야 하기 때문에, 전기적인 신호 경로가 너무 길다는 단점도 있다. 특히, 상하부 패키지의 리드를 납땜으로 접합하는데, 이 납땜 불량으로 접속 불량이 자주 야기되었다.
이를 해소하기 위한 다른 형태의 스택 패키지 구조를 개략적으로 설명하면 다음과 같다. 상하부 반도체 칩의 본드 패드 형성면이 소정 간격을 두고 배치된다. 상하부 리드 프레임이 각 반도체 칩의 본딩 패드 형성면에 접착되어서, 그의 인너 리드들이 금속 와이어에 의해 본딩 패드에 전기적으로 연결되어 있다. 한편, 상부 리드 프레임의 외측 단부가 하부 리드 프레임의 중간 부분에 본딩되어 있다. 하부 리드 프레임의 아우터 리드만이 노출되도록, 전체 결과물이 봉지제로 몰딩되어 있다.
그러나, 상기된 구조로 이루어진 스택 패키지도 다음과 같은 문제점을 안고 있다. 우선, 신호 전달 경로는 줄어들었지만, 신호 전달을 행하는 금속 와이어간의 거리가 매우 인접한 관계로 상하 반도체 칩이 동시에 구동될 때, 신호 간섭이 발생될 소지가 매우 높다. 또한, 각 리드 프레임을 전기적으로 연결시키기 위해서 레이저를 이용한 접합 방법이 사용되는데, 레이저 접합은 반영구적이라는 문제가 있다. 따라서, 만일 어느 하나의 반도체 칩에 불량이 발생되면, 2개의 반도체 칩 모두를 불량처리해야 하는 문제점이 있다. 부가적인 문제점으로는, 각 반도체 칩이 봉지제로 완전 밀폐되어 있기 때문에, 구동중에 열 발산이 효과적으로 이루어지지 않는다. 즉, 방열판 기능을 하는 히트 싱크(heat sink)를 설치할 부분이 없으므로, 열발산이 제대로 이루어지지 않게 된다.
특히, 상기된 2가지 유형의 스택 패키지는 웨이퍼를 스크라이브 라인을 따라 절단하여 개개의 반도체 칩으로 분리한 상태에서, 개별 반도체 칩에 대해서 패키징 및 스택킹 공정이 실시되어야 하므로, 공정이 복잡하다는 단점을 여전히 안고 있다.
이러한 단점 해소를 위해, 웨이퍼를 절단하기 전에 미리 각종 패키징 공정을 먼저 실시한 후, 최종적으로 스크라이브 라인을 따라 웨이퍼를 절단하여 개개의 패키지를 구성한 다음, 개개의 패키지를 스택킹하는 방식으로 완성되는 웨이퍼 레벨 패키지가 최근 개발 방향의 주류를 이루고 있다.
종래 방식의 웨이퍼 레벨 스택 패키지는 비록 웨이퍼 레벨에서 패키징 공정이 우선 실시되므로 일괄적인 공정 진행이 이루어지는 장점은 갖고 있다. 그러나, 전술된 바와 같이, 이러한 웨이퍼 레벨 패키지를 스택킹하기 위해서는 기존 방식과 마찬가지로 개별 패키지에 대해서 스택킹 공정이 실시되어야 하는 단점이 여전히 있다. 즉, 종래에는 웨이퍼 레벨에서는 오직 패키징만이 가능할 뿐 스택킹은 여전히 불가능하여, 일괄 공정 진행이란 측면에서 큰 효용이 발휘되지 못하는 단점이 상존하고 있다.
따라서, 본 발명은 종래의 웨이퍼 레벨 스택 패키지가 안고 있는 단점을 해소하기 위해 안출된 것으로서, 패키징 공정 뿐만이 아니라 스택킹 공정도 웨이퍼 레벨에서 일괄적으로 실시할 수 있도록 하여, 스택 패키지의 경박단소화를 구현함과 아울러 제조 비용 및 시간을 대폭 단축시킬 수 있는 웨이퍼 레벨 스택 패키지 및 그의 제조 방법을 제공하는데 목적이 있다.
도 1 내지 도 14는 본 발명에 따른 웨이퍼 레벨 스택 패키지를 제조 공정 순서대로 나타낸 도면.
- 도면의 주요 부분에 대한 부호의 설명 -
10,10' ; 웨이퍼 11 ; 본드 패드
12 ; 보호층 13 ; 트렌치
20 ; 절연층 31 ; 금속 트레이스
60 ; 확산 장벽막 61 ; 상호 연결용 금속봉
62 ; 접합 보조층 70 ; 이방성 도전 필름
상기와 같은 목적을 달성하기 위해, 본 발명에 따른 웨이퍼 레벨 스택 패키지는 다음과 같은 구성으로 이루어진다.
적어도 2개 이상의 반도체 칩이 그의 본드 패드가 동일 방향을 향하도록 배치된다. 각 본드 패드는 반도체 칩의 본드 패드-형성면인 제 1 표면에 도포된 보호층으로부터 노출된 상태이다. 각 반도체 칩의 제 1 표면에 각 본드 패드가 노출되도록 절연층이 도포된다. 금속 트레이스가 각 본드 패드에 접촉하도록 절연층상에 증착된다. 각 반도체 칩의 제 1 표면과 반대되는 제 2 표면으로부터 반도체 칩과 보호층 및 절연층을 관통하여 금속 트레이스 부분을 노출시키는 트렌치가 형성된다. 상호 연결용 금속봉이 트렌치에 매립되면서 각 반도체 칩의 제 2 표면으로부터 노출된다. 각 반도체 칩 사이에 이방성 도전 필름이 개재되어, 각 반도체 칩의 제 2 표면으로부터 노출된 상호 연결용 금속봉과 제 1 표면에 배치된 금속 패턴 부분이 이방성 도전 필름을 매개로 전기적으로 연결된다.
상기와 같은 구성으로 이루어진 웨이퍼 레벨 스택 패키지를 제조하는 방법은 다음과 같은 단계로 이루어진다.
복수개의 반도체 칩이 구성된 적어도 2개 이상의 웨이퍼의 제 1 표면에 절연층을 도포한 후 이를 식각하여, 각 반도체 칩의 본드 패드를 절연층으로부터 노출시킨다. 이어서, 금속막을 절연층상에 증착한 후 이를 패터닝하여, 노출된 각 본드패드와 접촉된 금속 트레이스를 형성한다. 그런 다음, 각 웨이퍼의 제 2 표면으로부터 금속 트레이스 밑면까지 트렌치를 형성하여, 금속 트레이스를 트렌치를 통해서 웨이퍼의 제 2 표면으로 노출시킨다. 이어서, 트렌치 내부를 상호 연결용 금속봉으로 웨이퍼의 제 2 표면보다 돌출되도록 매립한다. 각 웨이퍼의 제 1 표면과 제 2 표면을 서로 마주보도록 배치한 상태에서, 각 웨이퍼를 이방성 도전 필름을 매개로 접합시킨다. 그러면, 이방성 도전 필름을 매개로 어느 한 웨이퍼의 금속 트레이스와, 이 웨이퍼의 상부에 배치된 다른 웨이퍼의 상호 연결용 금속봉이 전기적으로 연결된다. 마지막으로, 스크라이브 라인을 따라 절단하여 개개의 적층 반도체 칩으로 분리한다.
상기된 본 발명의 구성에 의하면, 웨이퍼 레벨에서 패키징 공정 뿐만 아니라 스택킹 공정도 일괄적으로 이루어지게 되므로써, 스택 패키지의 두께가 감소됨과 아울러 제조 비용 및 시간이 대폭 줄어들게 된다.
이하, 본 발명의 바람직한 실시예를 첨부도면에 의거하여 설명한다.
도 1 내지 도 14는 본 발명에 따른 웨이퍼 레벨 스택 패키지를 제조 공정 순서대로 나타낸 도면이다.
먼저, 단면도인 도 1에 도시된 바와 같이, 복수개의 반도체 칩이 구성된 웨이퍼(10)는 제 1 표면과, 제 1 표면과 반대되는 제 2 표면을 갖는다. 웨이퍼(10)의 제 1 표면, 도면에서는 상부를 향하는 면에는 각 반도체 칩의 본드 패드(11)가 형성되어 있다. 보호층(12)이 각 본드 패드(11)가 노출되도록 웨이퍼(10)의 제 1 표면에 도포되어 있다. 이러한 상태에서, 절연층(20)을 보호층(12) 표면에 도포한 후이를 식각하여, 각 본드 패드(11)를 절연층(20)으로부터 노출시킨다. 한편, 절연층(20)으로는 BCB로 구성되면서, 폴리이미드와 같은 중합체, 실리콘 산호막, 스핀-온-글래스 또는 질화막을 포함하는 것이 바람직하다.
이어서, 도 2를 참조로, 금속막(30)을 절연층(20)상에 증착한다. 따라서, 금속막(30)은 노출된 본드 패드(11)에 접촉하게 된다. 금속막(30)으로는 금, 구리, 은, 팔라듐, 백금, 주석, 티타늄, 텅스텐, 또는 탄탈륨 중의 하나이거나 또는 최소한 2가지 이상으로 이루어진 합금인 것이 바람직하다.
그런 다음, 본드 패드(11) 상부에만 위치되는 포토레지스트 패턴(40)을 이용해서 금속막(30)을 패터닝하므로써, 도 4에 평면도로 도시된 금속 트레이스(31)을 형성한다. 도 4에 도시된 바와 같이, 금속 트레이스(31)는 그의 소정 부분이 본드 패드(11)에 접촉되어 있다. 이어서, 도 5에 도시된 바와 같이, 다른 보호층(41)을 절연층(20) 표면에 도포하여, 금속 트레이스(31)를 외부로부터 가해지는 여러 요인들로부터 보호한다.
그런 다음, 웨이퍼(10)의 제 2 표면으로부터 형성되어 본드 패드(11)상에 위치하지 않는 금속 트레이스(31) 부분을 노출시키는 트렌치(13)를 형성하는데, 이 트렌치(13)를 형성하는 방법은 다음과 같다. 먼저, 도 6에 도시된 바와 같이, 실리콘 레지스트(50)를 웨이퍼(10)의 제 2 표면에 형성하고, 포토레지스트 패턴(51)을 실리콘 레지스트(50)상에 형성한다. 포토레지스트 패턴(51)을 식각 마스크로 하여 식각 공정을 실시하면, 도 7에 도시된 바와 같이, 실리콘 레지스트(50)가 패터닝되므로써, 트렌치(13)가 형성되는 부분인 웨이퍼(10)의 제 2 표면 부분이 노출된다.
그런 다음, 단면도인 도 8a와 평면도인 도 8b에 도시된 바와 같이, 실리콘 식각액으로 웨이퍼(10)의 제 2 표면을 식각하게 되면, 실리콘 레지스트(50)가 있는 부분은 그대로 있고, 없는 부분인 웨이퍼(10)의 제 2 표면에 깊은 트렌치(13)가 형성된다. 트렌치(13)는 웨이퍼(10) 전체와 보호층(12) 및 절연층(20)까지 형성되어, 금속 트레이스(31)가 트렌치(13)를 통해서 웨이퍼(10)의 제 2 표면으로 노출된다. 도 9는 도 8a의 Ⅸ 부위를 확대해서 나타낸 사시도로서, 도시된 바와 같이, 트렌치(13)가 금속 트레이스(31)의 밑면까지 형성되어 있다.
계속해서, 도 10에 도시된 바와 같이, 확산 장벽막(60)을 트렌치(13) 전체 내벽 그리고 트렌치(13) 주위에 있는 웨이퍼(10)의 제 2 표면 부분에 형성한다. 확산 장벽막(60)으로는 티타늄, 티타늄질화막, 티타늄/텅스텐, 백금/실리콘 및 알루미늄으로 구성된 그룹으로부터 선택될 수 있고, 또한 적어도 2가지 이상으로 이루어진 합금일 수도 있다.
이어서, 도 11a 및 도 11b에 도시된 바와 같이, 상호 연결용 금속봉(61)으로 트렌치(13) 내부, 즉, 확산 장벽막(60)의 내부를 매립한다. 트렌치(13) 내부를 상호 연결용 금속봉(61)으로 매립하는 방법으로는 확산 장벽막(60)의 내벽을 따라 이루어지는 일반적인 도금법이 사용될 수 있다. 상호 연결용 금속봉(61)으로는 상기된 금속막(30)과 마찬가지로, 금, 구리, 은, 팔라듐, 백금, 주석, 티타늄, 텅스텐, 또는 탄탈륨 중의 하나이거나 또는 최소한 2가지 이상으로 이루어진 합금인 것이 바람직하다.
이어서, 여러 장의 웨이퍼(10)가 스택킹되면, 어느 한 웨이퍼(10)의 제 1 표면에 배치된 금속 트레이스(31)는 상부에 배치되는 다른 웨이퍼의 상호 연결용 금속봉(61)과 전기적으로 연결되는데, 이러한 전기적 접속 강화를 위해, 도 12에 도시된 바와 같이, 접합 보조층(32,62:Under Bump Metallurgy)을 금속 트레이스(31)와 상호 연결용 금속봉(61) 각각에 증착한다. 그 전에, 보호층(41)을 먼저 제거한다. 한편, 접합 보조층(32,62)으로는 티타늄, 백금, 니켈, 금, 은, 팔라듐, 주석, 텅스텐, 탄탈륨 중 하나이거나 또는 이들중 적어도 2개 이상으로 이루어진 합금인 것이 바람직하다.
그런 다음, 도 13에 도시된 바와 같이, 상기된 공정을 거쳐 완성된 2장의 웨이퍼(10,10')를 상하로 적층시킨 상태에서 그 사이에 개재된 이방성 도전 필름(70)을 매개로 상하 웨이퍼(10,10')를 접합하여 스택킹한다. 이러한 스택킹시, 상하 웨이퍼의 금속 트레이스(31)와 상호 연결용 금속봉(61)이 이방성 도전 필름(70)을 매개로 전기적으로 연결된다. 이때, 하부에 배치된 웨이퍼(10'), 즉 스택킹시 최하부에 배치되는 웨이퍼(10')는 그 하부에 다른 웨이퍼가 배치되지 않으므로, 트렌치(13)를 갖지 않는다.
한편, 도 14는 3장 이상의 웨이퍼(10)가 이방성 도전 필름(70)을 매개로 적층된 상태를 도시하고 있다. 도시되지는 않았지만, 스택 패키지를 보드에 실장하기 위해, 최상부에 배치된 웨이퍼(10)의 금속 트레이스(31) 부분, 즉 볼 랜드가 되는 부분에는 솔더 볼(미도시)이 마운트되어진다. 계속해서, 동일한 여러 장의 웨이퍼(10,10') 스택킹이 완료되면, 정확히 일치하는 각 웨이퍼(10)의 스크라이브 라인을 따라 웨이퍼(10,10')를 절단하여, 스택킹된 개개의 반도체 칩으로 분리한다.
이상에서 설명한 바와 같이 본 발명에 의하면, 여러 장의 웨이퍼를 스택킹 한 다음 스크라이브 라인을 따라 절단하여 개개의 적층 반도체 칩으로 분리하게 되므로써, 웨이퍼 레벨에서 패키징 공정 뿐만 아니라 스택킹 공정도 일괄적으로 실시할 수 있다는 큰 잇점이 있다. 따라서, 스택 패키지의 두께가 기존보다 크게 줄어들게 되고, 특히 제조 비용과 시간이 대폭 줄어들게 된다.
이상에서는 본 발명에 의한 웨이퍼 레벨 스택 패키지 및 그의 제조 방법을 실시하기 위한 바람직한 실시예에 대하여 도시하고 또한 설명하였으나, 본 발명은 상기한 실시예에 한정되지 않고, 이하 청구범위에서 청구하는 본 발명의 요지를 벗어남이 없이 당해 발명이 속하는 분야에서 통상의 지식을 가진 자라면 누구든지 다양한 변경 실시가 가능할 것이다.

Claims (9)

  1. 본드 패드가 배치된 제 1 표면과, 상기 제 1 표면과 반대되는 제 2 표면을 가지며, 상기 제 1 표면은 동일 방향을 향하도록 배치된 적어도 2개 이상의 반도체 칩;
    상기 각 반도체 칩의 제 1 표면에 각 본드 패드가 노출되도록 도포된 절연층;
    상기 각 절연층상에 증착되어, 노출된 상기 본드 패드에 전기적으로 연결된 금속 트레이스;
    상기 각 반도체 칩의 제 2 표면으로부터 금속 트레이스의 밑면까지 형성된 트렌치;
    상기 트렌치에 매립된 상호 연결용 금속봉; 및
    상기 각 반도체 칩 사이에 개재되어, 상하 반도체 칩의 금속봉과 금속 트레이스를 전기적으로 연결시키는 이방성 도전 필름을 포함하는 것을 특징으로 하는 웨이퍼 레벨 스택 패키지.
  2. 제 1 항에 있어서, 상기 트렌치 내벽에 확산 장벽막이 형성되고, 상기 확산 장벽막 내부가 상기 상호 연결봉 금속막으로 매립된 것을 특징으로 하는 웨이퍼 레벨 스택 패키지.
  3. 제 2 항에 있어서, 상기 확산 장벽막은 티타늄, 티타늄질화막, 티타늄/텅스텐, 백금/실리콘 및 알루미늄으로 구성된 그룹으로부터 선택된 하나의 금속이거나, 또는 상기 그룹으로부터 선택된 적어도 2가지 이상으로 이루어진 합금인 것을 특징으로 하는 웨이퍼 레벨 스택 패키지.
  4. 제 1 항 또는 제 2 항에 있어서, 상기 금속 트레이스와, 상기 웨이퍼의 제 2 표면으로부터 노출된 상호 연결용 금속봉 부분 각각에 접합 보조층이 증착된 것을 특징으로 하는 웨이퍼 레벨 스택 패키지.
  5. 제 4 항에 있어서, 상기 접합 보조층은 금, 구리, 은, 팔라듐, 백금, 주석, 티타늄, 텅스텐, 및 탄탈륨으로 구성된 그룹으로부터 선택된 하나의 금속이거나 또는 상기 그룹으로부터 선택된 적어도 2가지 이상으로 이루어진 합금인 것을 특징으로 하는 웨이퍼 레벨 스택 패키지.
  6. 제 1 항에 있어서, 상기 금속 트레이스는 금, 구리, 은, 팔라듐, 백금, 주석, 티타늄, 텅스텐, 및 탄탈륨으로 구성된 그룹으로부터 선택된 하나의 금속이거나 또는 상기 그룹으로부터 선택된 적어도 2가지 이상으로 이루어진 합금인 것을 특징으로 하는 웨이퍼 레벨 스택 패키지.
  7. 복수개의 반도체 칩의 각 본드 패드가 배치된 적어도 2장 이상의 웨이퍼의제 1 표면에 절연층을 도포하고 이를 식각하여, 상기 각 본드 패드를 절연층으로부터 노출시키는 단계;
    상기 노출된 각 본드 패드와 전기적으로 연결된 금속 트레이스를 절연층상에 증착하는 단계;
    상기 각 웨이퍼의 제 2 표면으로부터 금속 트레이스의 밑면까지 트렌치를 형성하는 단계;
    상기 트렌치 내부를 상호 연결용 금속봉으로 매립하는 단계;
    상기 웨이퍼의 제 1 표면이 동일 방향을 향하도록 각 웨이퍼를 배치한 상태에서, 각 웨이퍼의 제 1 표면과 제 2 표면을 이방성 도전 필름을 매개로 접합시키면서, 상기 금속 트레이스와 상호 연결용 금속봉을 이방성 도전 필름을 매개로 전기적으로 연결시키는 단계; 및
    스택킹된 상기 각 웨이퍼를 스크라이브 라인을 따라 절단하여, 개개의 적층 반도체 칩으로 분리하는 단계를 포함하는 것을 특징으로 하는 웨이퍼 레벨 스택 패키지의 제조 방법.
  8. 제 7 항에 있어서, 상기 상호 연결용 금속봉으로 트렌치 내부를 매립하기 전에, 상기 트렌치 전체 내벽을 따라 확산 장벽막을 형성하는 단계를 추가로 포함하는 것을 특징으로 하는 웨이퍼 레벨 스택 패키지의 제조 방법.
  9. 제 7 항 또는 제 8 항에 있어서, 상기 각 웨이퍼를 접합하는 단계전에, 상기금속 트레이스와 웨이퍼의 제 2 표면으로 노출된 상기 상호 연결용 금속봉 부분 각각에 접합 보조층을 증착하는 단계를 추가로 포함하는 것을 특징으로 하는 웨이퍼 레벨 스택 패키지의 제조 방법.
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