KR100565961B1 - 3차원 적층 칩 패키지 제조 방법 - Google Patents

3차원 적층 칩 패키지 제조 방법 Download PDF

Info

Publication number
KR100565961B1
KR100565961B1 KR1019990034753A KR19990034753A KR100565961B1 KR 100565961 B1 KR100565961 B1 KR 100565961B1 KR 1019990034753 A KR1019990034753 A KR 1019990034753A KR 19990034753 A KR19990034753 A KR 19990034753A KR 100565961 B1 KR100565961 B1 KR 100565961B1
Authority
KR
South Korea
Prior art keywords
electrode pad
wafer
semiconductor chip
forming
chip
Prior art date
Application number
KR1019990034753A
Other languages
English (en)
Other versions
KR20010018694A (ko
Inventor
송근호
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1019990034753A priority Critical patent/KR100565961B1/ko
Publication of KR20010018694A publication Critical patent/KR20010018694A/ko
Application granted granted Critical
Publication of KR100565961B1 publication Critical patent/KR100565961B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/10—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices having separate containers
    • H01L25/105—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/10—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers
    • H01L2225/1005—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/1011—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement
    • H01L2225/1047—Details of electrical connections between containers
    • H01L2225/1058—Bump or bump-like electrical connections, e.g. balls, pillars, posts
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/10—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers
    • H01L2225/1005—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/1011—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement
    • H01L2225/1047—Details of electrical connections between containers
    • H01L2225/1064—Electrical connections provided on a side surface of one or more of the containers

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

본 발명은 단위 반도체 칩을 복수 개 적층하여 적층 칩 패키지를 제조할 때 각 반도체 칩들간의 상호 접속을 하는 공정이 용이하게 이루어질 수 있는 3차원 적층 패키지 제조 방법에 관한 것으로서, ⒜ 소정의 집적회로와 전극패드가 형성된 웨이퍼의 활성면에 상기 집적회로와 전극패드를 덮도록 보호막을 형성하는 단계, ⒝ 웨이퍼를 단위 반도체 칩으로 분리하기 위한 스크라이브 라인을 따라 상기 웨이퍼를 관통하는 구멍을 형성하는 단계, ⒞ 웨이퍼의 활성면에 대응되는 반대면에 구멍에 인접하는 회로패턴을 형성하는 단계, ⒟ 전극패드가 개방된 부분을 갖도록 하여 구멍으로부터 전극패드까지의 보호막을 제거하는 단계, ⒠ 전극패드와 회로패턴에 접속되는 금속층을 형성하는 단계, ⒡ 전극패드의 상부에 보호막으로부터 소정의 높이로 돌출되는 외부 접속 단자를 형성하는 단계, ⒢ 스크라이브 라인을 절단하여 단위 반도체 칩으로 분리시키는 단계, 및 ⒣ 단위 반도체 칩들을 상부에 위치한 반도체 칩의 외부 접속 단자와 하부에 위치한 반도체 칩의 회로패턴이 접속되도록 하여 적어도 두 개 이상의 단위 반도체 칩들을 적층하여 접합시키는 단계를 포함하는 것을 특징으로 한다. 이에 따르면, 종래와 같이 단위 반도체 칩의 상호 연결을 위하여 글래스 튜브에 담는 작업이 필요하지 않는 등 적층 칩 패키지를 구성하기 위한 작업이 단순화되어 취급시 발생될 수 있는 손상을 감소시킬 수 있다. 그리고, 웨이퍼 상태에서 상호 연결을 위한 작업이 실시되기 때문에 각각의 반도체 칩을 적층하여 상호 연결시키는 방법보다도 수율이 향상될 수 있다.
적층 칩 패키지, 적층 패키지, 3차원 적층 패키지, 플립 칩, 솔더 범프

Description

3차원 적층 칩 패키지 제조 방법{Manufacturing method for three demensional stack chip package}
도 1a 내지 도 1c는 종래 기술에 따른 3차원 적층 칩 패키지들의 실시예로서, 여러 가지 상호 연결(interconnection)구조를 개략적으로 나타낸 단면도.
도 2 내지 도 9는 본 발명에 따른 3차원 적층 칩 패키지의 제조 공정을 나타낸 단면도.
* 도면의 주요 부분에 대한 부호의 설명 *
10: 반도체 칩 11,112,114: 전극패드
12: 보호막 13: 스크라이브 라인(scribe line)
14: 구멍 15: 회로패턴
16: 금속층 17: 솔더
18: 솔더 볼 30: 웨이퍼
50: 3차원 적층 칩 패키지
본 발명은 반도체 장치에 관한 것으로서, 더욱 상세하게는 복수의 단위 반도 체 칩이 수직으로 적층되어 전기적으로 상호 접속되어 구성되는 3차원 적층 칩 패키지와 그 제조 방법에 관한 것이다.
반도체 소자와 그에 대한 패키지 기술은 상호 부합되어 고밀도화, 고속도화, 소형화 및 박형화를 목표로 계속적인 발전을 거듭해 왔다. 패키지 구조에 있어서 핀 삽입형에서 표면 실장형으로 급격히 진행되어 회로기판에 대한 실장 밀도를 높여 왔으며, 최근에는 베어 칩(bare chip)의 특성을 그대로 패키지 상태에서 유지하면서도 취급이 용이하고 패키지 크기가 크게 줄어든 칩 크기 패키지(CSP; Chip Scale Package)가 여러 제조 회사에서 개발되어 있으며 꾸준한 연구가 진행되고 있다. 또한, 용량과 실장밀도의 증가를 위하여 여러 개의 단위 반도체 칩 또는 단위 반도체 칩 패키지를 적층시킨 형태의 3차원 적층 기술도 주목을 받게 되었다. 특히, 최근에는 반도체 칩 레벨의 3차원 적층 기술에 대한 연구가 활발하다.
3차원 적층 기술이 대표적으로 적용된 것은 개별적으로 조립 공정이 완료된 단위 반도체 칩 패키지를 여러 개 적층하여 구성되는 적층형 반도체 칩 패키지와 그와는 달리 패키징(packaging)되지 않은 반도체 칩을 여러 개 적층시키는 적층 칩 패키지가 있다. 대표적인 것으로서, 기존의 와이어나 BGA 구조의 패키지에서 사용하는 빔 리드(beam lead)를 사용하지 않고 반도체 칩의 패드를 연결하는 방법은 솔더 범프를 이용하여 반도체 칩을 기판에 실장하는 방법이 있다. 여기서, 적층 칩 패키지에 대한 실시예를 소개하기로 한다.
도 1a 내지 도 1c는 종래 기술에 따른 반도체 칩의 적층 상태의 구조를 나타낸 단면도이다.
종래에 많이 알려젼 적층 칩 패키지(110)는 도 1a에 도시된 바와 같이 하부에 위치한 반도체 칩(111) 위에 다른 반도체 칩(113)이 부착되고 동일한 기능을 수행하는 각 반도체 칩(111,113)의 전극패드(112,114)를 도전성 금속선(116)으로 리드(115)에 와이어 본딩하여 에폭시 성형 수지로 패키지 몸체(117)를 형성한 형태의 것과, 도 1b에 도시된 바와 같이 기판(121)을 중심으로 상면과 하면에 솔더 범프(122)를 이용하여 각각 반도체 칩(123,124)을 실장하여 구성되는 형태의 것이 있다. 그러나, 전자의 패키지(110) 경우에 와이어 루프(wire loop)의 높이를 확보해야 하는 등의 요인으로 패키지 크기가 크게 증가되고 반도체 칩을 2개 이상의 적층하는 것도 용이하지 않다. 또한, 후자의 경우 하나의 반도체 칩(123,124)을 기판(121)에 부착하고 나면 그 반도체 칩(123,124)들의 상부에 두번 째 반도체 칩을 적층하여 전기적인 연결을 하기가 어렵다. 즉, 반도체 칩을 3차원으로 적층하기 위해서는 플립 칩 방법으로 한계가 있다는 것이다.
이와 같은 문제점을 해결하기 위한 것으로서 IBM사에서 개발된 형태가 도 1c에 도시된 바와 같은 형태의 적층 칩 패키지(130)이다. 이 적층 칩 패키지(130)는 가장 하부에 위치한 반도체 칩(131)은 플립 칩 본딩(flip chip bonding) 방법으로 기판(141)에 실장할 수 있도록 솔더 볼(132)이 형성되어 있고 그 반도체 칩(131)에 적층되는 반도체 칩들(133)은 솔더 볼이 형성되어 있지 않은 것으로서, 적층되는 각 반도체 칩들(131,133)간에는 에지(edge) 부분이 전기 전도성의 금속 재질로 메탈리제이션(metalization)되어 금속층(135)이 형성되어 있고 그 금속층(135)들이 전기 전도성질을 갖는 접착제(136)에 의해 접합되므로써 상호 접속된 구조이다.
이와 같은 적층 칩 패키지의 경우에 에지 부분의 메탈리제이션은 웨이퍼에서 반도체 칩을 소잉(sawing)한 후 반도체 칩을 튜브(tube)안에 쌓아서 측면을 금속 증착(metal deposition)하는 방법을 사용한다. 그런데 이와 같은 방법은 반도체 칩 하나의 네면을 모두 에지 부분에서 메탈리제이션 하기 위해서 웨이퍼를 소잉한 후 낱개로 분리된 반도체 칩들을 튜브안에 넣어 칩 에지를 메탈리제이션하기 때문에 생산 효율에 문제가 있다. 웨이퍼 상태에서 소잉되어 분리된 각각의 반도체 칩을 낱개로 취급해야 하기 때문에 각각의 반도체 칩에 대하여 균일한 금속 증착이 이루어지지 않으며 금속 증착 효율이 떨어지게 된다. 또한, 같은 종류의 칩을 2가지로 만들어야 하고 가장자리만 접속되기 때문에 설계 레이아웃(layout)을 제한하게 된다.
본 발명의 목적은 상기한 바와 같은 문제점을 개선하기 위하여 단위 반도체 칩을 복수 개 적층하여 적층 칩 패키지를 제조할 때 각 반도체 칩들간의 상호 접속을 하는 공정이 용이하게 이루어질 수 있는 3차원 적층 패키지 제조 방법을 제공하는 데에 있다.
이와 같은 목적을 달성하기 위한 본 발명에 따른 3차원 적층 패키지 제조 방법은, ⒜ 소정의 집적회로와 전극패드가 형성된 웨이퍼의 활성면에 상기 집적회로와 전극패드를 덮도록 보호막을 형성하는 단계, ⒝ 상기 웨이퍼를 단위 반도체 칩으로 분리하기 위한 스크라이브 라인을 따라 상기 웨이퍼를 관통하는 구멍을 형성 하는 단계, ⒞ 상기 웨이퍼의 활성면에 대응되는 반대면에 상기 구멍에 인접하는 회로패턴을 형성하는 단계, ⒟ 상기 전극패드가 개방된 부분을 갖도록 하여 상기 구멍으로부터 상기 전극패드까지의 보호막을 제거하는 단계, ⒠ 상기 전극패드와 상기 회로패턴에 접속되는 금속층을 형성하는 단계, ⒡ 상기 전극패드의 상부에 상기 보호막으로부터 소정의 높이로 돌출되는 외부 접속 단자를 형성하는 단계, ⒢ 상기 스크라이브 라인을 절단하여 단위 반도체 칩으로 분리시키는 단계, 및 ⒣ 상기 단위 반도체 칩들을 상부에 위치한 반도체 칩의 외부 접속 단자와 하부에 위치한 반도체 칩의 회로패턴이 접속되도록 하여 적어도 두 개 이상의 단위 반도체 칩들을 적층하여 접합시키는 단계를 포함하는 것을 특징으로 한다.
이하 본 발명에 따른 3차원 적층 칩 패키지의 제조 방법을 도 2내지 도 8을 참조하여 상세하게 설명하기로 한다.
도 2 내지 도 9는 본 발명에 따른 3차원 적층 칩 패키지의 제조 공정을 나타낸 단면도이다. 먼저 도 2에 도시된 바와 같이 소정의 집적회로 형성 공정이 완료되어 전극패드(11)가 형성된 웨이퍼(30)의 활성면에 전극패드(11)가 덮여지도록 하여 보호막(12)을 형성한다. 일반적인 웨이퍼 제조 공정(Fabrication)에서 전극패드(12)를 외부로 노출시키기 위한 공정을 진행하지 않으면 도 2와 같은 상태의 웨이퍼(30)를 얻을 수가 있다. 이때, 웨이퍼(30)는 스크라이브 라인(13)의 절단에 의해 복수의 단위 반도체 칩(10)이 될 것이다.
이 상태의 웨이퍼(30)에서 도 3에 도시된 바와 같이 스크라이브 라인(도 2의 13)을 따라서 전극패드(11)에 인접하도록 하여 웨이퍼(30)를 관통하는 구멍(14)을 형성한다. 이 구멍(14)은 이웃하는 반도체 칩(10)들의 각각의 전극패드(11) 사이에 위치하도록 하는 직경을 갖도록 한다. 보통 구멍(14)은 전극패드(11)의 폭과 패드 피치(pad pitch)를 고려하여 50-200㎛의 직경을 갖도록 한다. 구멍(14)의 형성은 화학적 에칭(etching)이나 FIB의 방법으로 형성하는 것이 가능하나, 화학적 에칭의 경우에 구멍을 뚫기가 쉽지 않으며 반도체 칩(10)의 표면에 형성된 금속 또는 보호막에 손상을 줄 수 있기 때문에 레이저(laser)를 이용하여 형성한다. 바람직하게는 실리콘 에칭(silicon etching) 용액으로 일부분(약20-30%)을 에칭한 후 나머지를 레이저나 FIB를 이용하여 구멍을 형성한다.
구멍을 뚫고 나서 세정을 한 후에 도 4에 도시된 바와 같이 집적회로가 형성된 활성면에 대응되는 반대면인 웨이퍼(30)의 밑면에서 각각의 구멍에 접하도록 소정의 회로패턴(15)을 형성한다. 이때, 회로패턴(15)은 독립적으로 구멍(14)에 접하도록 형성한다.
그리고, 구멍(14)의 주변에 형성된 보호막(12)을 에칭으로 제거하여 도 5에서와 같이 전극패드(11)가 노출되도록 구멍(14)으로부터 전극패드(11)까지의 표면을 개방시키고, 알루미늄 금속이나 알루미늄 합금을 스퍼터링(sputtering)이나 금속 증착(deposition) 방법으로 도 6a와 도 6b에 도시된 바와 같이 전극패드(11)와 웨이퍼(30) 밑면에 형성된 회로패턴(15)을 전기적으로 연결하는 금속층(16)을 형성한다. 즉, 구멍(14)에 의해 형성된 내벽면과 전극패드(11) 및 회로패턴(15)을 전기 전도성이 우수한 알루미늄이나 알루미늄 합금 재질의 금속층(16)으로 연결되도록 하여 전극패드(11)와 회로패턴(15)이 전기적으로 도통되도록 한다. 두께 8000- 15000Å의 일반적인 전극패드(11)를 갖는 반도체 칩(10)의 경우에 구멍(14)의 내벽면에 형성되는 금속층(16)의 두께는 500-1000Å이 되도록 증착하여 도통시킨다.
다음에 도 7과 도 8에 도시된 것과 같이 외부와의 전기적 연결을 위한 솔더 볼(18)의 형성을 위하여 전극패드(11)와 반도체 칩(10) 상면의 금속층(16) 부분의 상부에 솔더(17)를 도포하여 외부 접속 수단으로 솔더 볼(18)을 형성한다. 이때, 솔더 볼(18)은 반도체 칩(10)의 상면, 즉 보호막(12)으로부터 소정의 높이만큼 돌출되도록 형성한다. 솔더 볼(18) 대신에 일반적인 금 범프나 솔더 범프를 형성하는 것도 가능하다.
전술한 일련의 공정으로 전극패드(11)와 회로패턴(15)이 금속층(16)으로 연결되고 솔더 볼(18)이 형성되면, 웨이퍼(30)의 스크라이브 라인(도 2의 13)을 절단하여 웨이퍼(30)로부터 각각의 반도체 칩(10)을 분리시킨다. 이때, 구멍(14)의 중앙 부위가 절단되어 각각의 반도체 칩(10)이 전극패드(11)와 회로패턴(15)을 연결하는 금속층(16)을 갖는 적층에 유리한 구조의 단위 반도체 칩(10)이 완성된다.
다음에 도 9에 도시된 바와 같이 복수의 단위 반도체 칩(10)들을 적층하여 접합시킨다. 상부에 위치한 반도체 칩(10)의 솔더 볼(18)과 하부에 위치한 반도체 칩(10)의 회로패턴(15)이 접속되는 형태로 여러 개의 반도체 칩(10)을 적층한 후 리플로우(reflow) 공정을 거치면 반도체 칩(10)들이 접합되어 하부에 위치한 반도체 칩(10)의 전극패드(11)와 상부에 위치한 반도체 칩(10)의 전극패드(11)가 전기적으로 도통될 수 있게 된다. 반도체 칩(10)들간의 접합력 향상을 위하여 솔더 페이스트(solder paste)와 같은 별도의 접착제를 사용할 수도 있다. 또한, 단위 반 도체 칩(10)은 측면의 금속층(16)이 형성된 부분이 홈이 형성된 형태이기 때문에 별도의 솔더 볼을 부착하여 상부와 하부의 반도체 칩(10)들을 상호 연결시켜 줄 수 있다.
이상에서 살펴본 바와 같이 본 발명에 따른 3차원 적층 칩 패키지 제조 방법은 웨이퍼 상태에서 반도체 칩들간의 경계인 스크라이브 라인을 따라서 구멍을 형성하고 전극패드와 반도체 칩의 밑면에 형성된 회로패턴을 접속시키는 금속층을 형성하여 각각의 단위 반도체 칩으로 분리 후 솔더 리플로우 공정으로 3차원 적층 칩 패키지의 구현이 가능하다. 금속층의 두께가 낮을 경우에는 별도로 알루미늄을 증착하거나 솔더 재질을 도금할 수 있다. 그리고, 외부 접속 단자로서 솔더 볼을 이용하는 것을 앞에서 소개하였으나 솔더 범프나 금 범프 등을 이용하는 것이 가능하고, 기존의 플립 칩 패드 메탈리제이션 공정을 이용하여 솔더 범프를 만들 수도 있다. 한편, 웨이퍼에서 단위 반도체 칩으로 소잉을 진행할 때 스크라이브 라인에 접하지 않도록 하여 솔더 볼이 스크라이브 라인을 따라 구동되는 절단수단에 접촉되어 솔더 볼의 접합된 상태에 손상이 발생되지 않도록 한다. 솔더 볼이 스크라이브 라인에 접하게 되면 플립 칩 공정에서 솔더 범핑 공정을 진행할 때 반도체 칩의 전극패드 쪽으로 솔더 볼을 이동시켜 형성할 수 있다.
이상에서와 같은 본 발명의 3차원 적층 칩 패키지 제조 방법은 단위 반도체 칩을 적층하여 구성되는 적층 칩 패키지를 제조하기 위하여 상부에 위치한 반도체 칩과 하부에 위치한 반도체 칩의 전기적인 상호 연결이 반도체 칩을 적층한 상태에 서 이루어지지 않고 웨이퍼 상태에서 이루어진다. 따라서, 종래와 같이 단위 반도체 칩의 상호 연결을 위하여 글래스 튜브에 담는 작업이 필요하지 않는 등 적층 칩 패키지를 구성하기 위한 작업이 단순화되어 취급시 발생될 수 있는 손상을 감소시킬 수 있다. 그리고, 웨이퍼 상태에서 상호 연결을 위한 작업이 실시되기 때문에 각각의 반도체 칩을 적층하여 상호 연결시키는 방법보다도 수율이 향상될 수 있다.

Claims (3)

  1. ⒜소정의 집적회로와 전극패드가 형성된 웨이퍼의 활성면에 상기 집적회로와 전극패드를 덮도록 보호막을 형성하는 단계, ⒝상기 웨이퍼를 단위 반도체 칩으로 분리하기 위한 스크라이브 라인을 따라 상기 웨이퍼를 관통하는 구멍을 형성하는 단계, ⒞상기 웨이퍼의 활성면에 대응되는 반대면에 상기 구멍에 인접하는 회로패턴을 형성하는 단계, ⒟상기 전극패드가 개방된 부분을 갖도록 하여 상기 구멍으로부터 상기 전극패드까지의 보호막을 제거하는 단계, ⒠상기 전극패드와 상기 회로패턴에 접속되는 금속층을 형성하는 단계, ⒡상기 전극패드의 상부에 상기 보호막으로부터 소정의 높이로 돌출되는 외부 접속 단자를 형성하는 단계, ⒢상기 스크라이브 라인을 절단하여 단위 반도체 칩으로 분리시키는 단계, 및 ⒣상기 단위 반도체 칩들을 상부에 위치한 반도체 칩의 외부 접속 단자와 하부에 위치한 반도체 칩의 회로패턴이 접속되도록 하여 적어도 두 개 이상의 단위 반도체 칩들을 적층하여 접합시키는 단계를 포함하는 것을 특징으로 하는 3차원 적층 칩 패키지 제조 방법.
  2. 제 1항에 있어서, 상기 ⒡단계는 상기 전극패드와 접합되도록 솔더 볼을 형성하는 단계인 것을 특징으로 하는 3차원 적층 칩 패키지 제조 방법.
  3. 제 1항에 있어서, 상기 ⒝단계는 레이저에 의해 형성하는 것을 특징으로 하는 3차원 적층 칩 패키지 제조 방법.
KR1019990034753A 1999-08-21 1999-08-21 3차원 적층 칩 패키지 제조 방법 KR100565961B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1019990034753A KR100565961B1 (ko) 1999-08-21 1999-08-21 3차원 적층 칩 패키지 제조 방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1019990034753A KR100565961B1 (ko) 1999-08-21 1999-08-21 3차원 적층 칩 패키지 제조 방법

Publications (2)

Publication Number Publication Date
KR20010018694A KR20010018694A (ko) 2001-03-15
KR100565961B1 true KR100565961B1 (ko) 2006-03-30

Family

ID=19608146

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019990034753A KR100565961B1 (ko) 1999-08-21 1999-08-21 3차원 적층 칩 패키지 제조 방법

Country Status (1)

Country Link
KR (1) KR100565961B1 (ko)

Families Citing this family (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100830347B1 (ko) * 2001-09-11 2008-05-20 페어차일드코리아반도체 주식회사 디렉트 칩 어태치 패키지, 그 제조방법 및 스택트 디렉트칩 어태치 패키지
KR100537892B1 (ko) 2003-08-26 2005-12-21 삼성전자주식회사 칩 스택 패키지와 그 제조 방법
US7091124B2 (en) 2003-11-13 2006-08-15 Micron Technology, Inc. Methods for forming vias in microelectronic devices, and methods for packaging microelectronic devices
US8084866B2 (en) 2003-12-10 2011-12-27 Micron Technology, Inc. Microelectronic devices and methods for filling vias in microelectronic devices
US20050247894A1 (en) 2004-05-05 2005-11-10 Watkins Charles M Systems and methods for forming apertures in microfeature workpieces
US7232754B2 (en) 2004-06-29 2007-06-19 Micron Technology, Inc. Microelectronic devices and methods for forming interconnects in microelectronic devices
SG120200A1 (en) 2004-08-27 2006-03-28 Micron Technology Inc Slanted vias for electrical circuits on circuit boards and other substrates
US7300857B2 (en) 2004-09-02 2007-11-27 Micron Technology, Inc. Through-wafer interconnects for photoimager and memory wafers
KR100650728B1 (ko) * 2004-12-24 2006-11-27 주식회사 하이닉스반도체 스택 패키지 및 그 제조방법
US7271482B2 (en) 2004-12-30 2007-09-18 Micron Technology, Inc. Methods for forming interconnects in microelectronic workpieces and microelectronic workpieces formed using such methods
US7795134B2 (en) 2005-06-28 2010-09-14 Micron Technology, Inc. Conductive interconnect structures and formation methods using supercritical fluids
US7262134B2 (en) 2005-09-01 2007-08-28 Micron Technology, Inc. Microfeature workpieces and methods for forming interconnects in microfeature workpieces
US7863187B2 (en) 2005-09-01 2011-01-04 Micron Technology, Inc. Microfeature workpieces and methods for forming interconnects in microfeature workpieces
KR100837269B1 (ko) 2006-05-22 2008-06-11 삼성전자주식회사 웨이퍼 레벨 패키지 및 그 제조 방법
US7749899B2 (en) 2006-06-01 2010-07-06 Micron Technology, Inc. Microelectronic workpieces and methods and systems for forming interconnects in microelectronic workpieces
US7629249B2 (en) 2006-08-28 2009-12-08 Micron Technology, Inc. Microfeature workpieces having conductive interconnect structures formed by chemically reactive processes, and associated systems and methods
US7902643B2 (en) 2006-08-31 2011-03-08 Micron Technology, Inc. Microfeature workpieces having interconnects and conductive backplanes, and associated systems and methods
KR100784388B1 (ko) 2006-11-14 2007-12-11 삼성전자주식회사 반도체 패키지 및 제조방법
KR100843213B1 (ko) 2006-12-05 2008-07-02 삼성전자주식회사 메모리 칩과 프로세서 칩이 스크라이브 영역에 배열된관통전극을 통해 연결된 다중 입출력 반도체 칩 패키지 및그 제조방법
SG149710A1 (en) 2007-07-12 2009-02-27 Micron Technology Inc Interconnects for packaged semiconductor devices and methods for manufacturing such devices
SG150410A1 (en) 2007-08-31 2009-03-30 Micron Technology Inc Partitioned through-layer via and associated systems and methods
US7884015B2 (en) 2007-12-06 2011-02-08 Micron Technology, Inc. Methods for forming interconnects in microelectronic workpieces and microelectronic workpieces formed using such methods
KR100967642B1 (ko) * 2007-12-28 2010-07-07 주식회사 동부하이텍 반도체 칩 패키지

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS599947A (ja) * 1982-07-07 1984-01-19 Matsushita Electric Ind Co Ltd 電子回路基板およびその製造方法
JPH036829A (ja) * 1989-06-05 1991-01-14 Furukawa Electric Co Ltd:The 電子部品実装用パッドの製造方法
JPH04305945A (ja) * 1991-04-02 1992-10-28 Sony Corp 半導体集積回路装置及びその製造方法
US5635669A (en) * 1992-07-27 1997-06-03 Murata Manufacturing Co., Ltd. Multilayer electronic component
KR19990017980A (ko) * 1997-08-26 1999-03-15 구본준 웨이퍼 소잉방법
JPH1174309A (ja) * 1997-08-27 1999-03-16 Toshiba Corp 半導体装置およびその製造方法

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS599947A (ja) * 1982-07-07 1984-01-19 Matsushita Electric Ind Co Ltd 電子回路基板およびその製造方法
JPH036829A (ja) * 1989-06-05 1991-01-14 Furukawa Electric Co Ltd:The 電子部品実装用パッドの製造方法
JPH04305945A (ja) * 1991-04-02 1992-10-28 Sony Corp 半導体集積回路装置及びその製造方法
US5635669A (en) * 1992-07-27 1997-06-03 Murata Manufacturing Co., Ltd. Multilayer electronic component
KR19990017980A (ko) * 1997-08-26 1999-03-15 구본준 웨이퍼 소잉방법
JPH1174309A (ja) * 1997-08-27 1999-03-16 Toshiba Corp 半導体装置およびその製造方法

Also Published As

Publication number Publication date
KR20010018694A (ko) 2001-03-15

Similar Documents

Publication Publication Date Title
KR100565961B1 (ko) 3차원 적층 칩 패키지 제조 방법
US6818998B2 (en) Stacked chip package having upper chip provided with trenches and method of manufacturing the same
KR100486832B1 (ko) 반도체 칩과 적층 칩 패키지 및 그 제조 방법
EP1471571B1 (en) Semiconductor device and manufacturing method thereof
US7186586B2 (en) Integrated circuits and packaging substrates with cavities, and attachment methods including insertion of protruding contact pads into cavities
US7071570B2 (en) Chip scale package and method of fabricating the same
US7034401B2 (en) Packaging substrates for integrated circuits and soldering methods
KR100537892B1 (ko) 칩 스택 패키지와 그 제조 방법
US6908785B2 (en) Multi-chip package (MCP) with a conductive bar and method for manufacturing the same
KR100415279B1 (ko) 칩 적층 패키지 및 그 제조 방법
US11784129B2 (en) Semiconductor package and method of fabricating the same
KR20080053241A (ko) 멀티―칩 패키지 구조 및 그 제조 방법
US8361857B2 (en) Semiconductor device having a simplified stack and method for manufacturing thereof
KR100345166B1 (ko) 웨이퍼 레벨 스택 패키지 및 그의 제조 방법
US20040124513A1 (en) High-density multichip module package
JP2004342861A (ja) チップ状電子部品及び擬似ウェーハ、これらの製造方法、並びに電子部品の実装構造
US20080142945A1 (en) Semiconductor package with redistribution layer of semiconductor chip directly contacted with substrate and method of fabricating the same
KR100959606B1 (ko) 스택 패키지 및 그의 제조 방법
CN218385219U (zh) 半导体器件
US20190214367A1 (en) Stacked package and a manufacturing method of the same
US11495574B2 (en) Semiconductor package
KR101013548B1 (ko) 스택 패키지
KR20100050976A (ko) 반도체 패키지 및 그의 제조 방법
KR20240049104A (ko) 반도체 패키지 및 이의 제조 방법
TW202407938A (zh) 半導體封裝

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20100315

Year of fee payment: 5

LAPS Lapse due to unpaid annual fee