JPH04305945A - 半導体集積回路装置及びその製造方法 - Google Patents
半導体集積回路装置及びその製造方法Info
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】この発明は、電気的絶縁膜を施し
た半導体集積回路装置（以下、「ＩＣ」と記す）及びそ
の製造方法に関するものである。
た半導体集積回路装置（以下、「ＩＣ」と記す）及びそ
の製造方法に関するものである。
【０００２】
【従来の技術】側面に電気的絶縁膜がないＩＣチップに
ワイヤ、リード等をボンドし、結線する場合には、ワイ
ヤ、リード等がそのＩＣチップのエッジに接触しないよ
うに注意してボンドしている。その方法には図３Ａ、Ｂ
及びＣに示したような方法を採っている。即ち、１．ワ
イヤボンドの場合（図３Ａ） ＩＣチップ１をダイパッド２に取り付け、ＩＣチップ１
のボンディングパッド３とリードフレームのインナーリ
ード４との間をワイヤ５で接続する場合、このワイヤ５
がＩＣチップ１のエッジ６に接触しないように、ワイヤ
５を高さＨのループ７を形成するようにしてボンドして
いる。 ２．ＴＡＢの場合（図３Ｂ） ＴＡＢ（テープオートメーテッドボンディング）でＩＣ
チップ１のボンディングパッド３にＴＡＢ用インナーリ
ード４を接続する場合、このインナーリード４がＩＣチ
ップ１のエッジ６に接触しないように、インナーリード
４の先端部付近（矢印Ｘで示した部分）を上方にフォー
ミングしている。 ３．フリップチップをボンドする場合（図３Ａ）バンプ
７が施されたＩＣチップ１を、リードパターン８が予め
形成されてある基板９にボンドする場合、ＩＣチップ１
のエッジ６がこのリードパターン８に接触しないように
、リードパターン８を電気的絶縁膜１０で覆うようにし
ている 。
ワイヤ、リード等をボンドし、結線する場合には、ワイ
ヤ、リード等がそのＩＣチップのエッジに接触しないよ
うに注意してボンドしている。その方法には図３Ａ、Ｂ
及びＣに示したような方法を採っている。即ち、１．ワ
イヤボンドの場合（図３Ａ） ＩＣチップ１をダイパッド２に取り付け、ＩＣチップ１
のボンディングパッド３とリードフレームのインナーリ
ード４との間をワイヤ５で接続する場合、このワイヤ５
がＩＣチップ１のエッジ６に接触しないように、ワイヤ
５を高さＨのループ７を形成するようにしてボンドして
いる。 ２．ＴＡＢの場合（図３Ｂ） ＴＡＢ（テープオートメーテッドボンディング）でＩＣ
チップ１のボンディングパッド３にＴＡＢ用インナーリ
ード４を接続する場合、このインナーリード４がＩＣチ
ップ１のエッジ６に接触しないように、インナーリード
４の先端部付近（矢印Ｘで示した部分）を上方にフォー
ミングしている。 ３．フリップチップをボンドする場合（図３Ａ）バンプ
７が施されたＩＣチップ１を、リードパターン８が予め
形成されてある基板９にボンドする場合、ＩＣチップ１
のエッジ６がこのリードパターン８に接触しないように
、リードパターン８を電気的絶縁膜１０で覆うようにし
ている 。
【０００３】
【発明が解決しようとする課題】ところが、前記１及び
２の場合は、ＩＣチップ１と結線との間に隙間を開けな
ければならないので、薄型実装には不向きである。また
、前記３の場合は、基板９に電気的絶縁膜１０を高精度
で塗布する必要があるので、それだけ作業が面倒になる
。この発明は、このような課題を解決しようとするもの
である。
２の場合は、ＩＣチップ１と結線との間に隙間を開けな
ければならないので、薄型実装には不向きである。また
、前記３の場合は、基板９に電気的絶縁膜１０を高精度
で塗布する必要があるので、それだけ作業が面倒になる
。この発明は、このような課題を解決しようとするもの
である。
【０００４】
【課題を解決するための手段】そのためこの発明は、Ｉ
Ｃチップの表面を、その表面上に在るボンディングパッ
ドの部分を除いて、そしてそのＩＣチップの側面をも、
電気的絶縁膜で被覆して、前記の課題を解決した。
Ｃチップの表面を、その表面上に在るボンディングパッ
ドの部分を除いて、そしてそのＩＣチップの側面をも、
電気的絶縁膜で被覆して、前記の課題を解決した。
【０００５】
【作用】従って、この発明のＩＣを用いれば、ＩＣチッ
プを実装化するに当たって、ＩＣチップと結線との接触
を気に掛ける必要がない。
プを実装化するに当たって、ＩＣチップと結線との接触
を気に掛ける必要がない。
【０００６】
【実施例】以下、この発明の実施例を図面と共に詳述す
る。図１はこの発明の実施例であるＩＣの製造方法を説
明するための工程図であり、図２はこの発明のＩＣのボ
ンディングの方法を、図３の従来技術の方法と対応して
図示した、説明のための一部断面図である。
る。図１はこの発明の実施例であるＩＣの製造方法を説
明するための工程図であり、図２はこの発明のＩＣのボ
ンディングの方法を、図３の従来技術の方法と対応して
図示した、説明のための一部断面図である。
【０００７】先ず、図１を用いてこの発明のＩＣの製造
方法を説明する。なお、図３に示した従来技術のボンデ
ィング方法と同一部分には同一の符号を付した。図１Ａ
において、１１は半導体ウエハであって、通常のプロセ
スで半導体集積回路を形成したものである。１２は半導
体ウエハ１１の表面に形成した配線等を保護する保護膜
であって、ボンディングパッドの部分は窓を開けられて
いる。このような半導体ウエハ１１をダイシングして溝
１３をさいの目に形成する。溝１３の深さは、この実施
例では、作業性を考慮して、図示のように半導体ウエハ
１１の底面部１４がつながったハーフカットの状態に止
めているが、できるだけ深く入れることが望ましい。ま
た、半導体ウエハ１１をフルカットでダイシングしても
よい。
方法を説明する。なお、図３に示した従来技術のボンデ
ィング方法と同一部分には同一の符号を付した。図１Ａ
において、１１は半導体ウエハであって、通常のプロセ
スで半導体集積回路を形成したものである。１２は半導
体ウエハ１１の表面に形成した配線等を保護する保護膜
であって、ボンディングパッドの部分は窓を開けられて
いる。このような半導体ウエハ１１をダイシングして溝
１３をさいの目に形成する。溝１３の深さは、この実施
例では、作業性を考慮して、図示のように半導体ウエハ
１１の底面部１４がつながったハーフカットの状態に止
めているが、できるだけ深く入れることが望ましい。ま
た、半導体ウエハ１１をフルカットでダイシングしても
よい。
【０００８】次に、このような溝１３が施された半導体
ウエハ１１の、その溝１３をも含めた表面に、例えば、
フォトレジストを塗布し、前記ボンディングパッドの部
分を除いて電気的絶縁膜１５が形成されるように、前記
フォトレジスト塗膜を露光、エッチング等の通常の処理
を施す。このフォトレジストとして、日立化成工業株式
会社製の感光性ポリイミド前駆体ＰＬ−２０３５を使用
した。
ウエハ１１の、その溝１３をも含めた表面に、例えば、
フォトレジストを塗布し、前記ボンディングパッドの部
分を除いて電気的絶縁膜１５が形成されるように、前記
フォトレジスト塗膜を露光、エッチング等の通常の処理
を施す。このフォトレジストとして、日立化成工業株式
会社製の感光性ポリイミド前駆体ＰＬ−２０３５を使用
した。
【０００９】その後、この電気的絶縁膜１５が形成され
た半導体ウエハ１１を、その各溝１３に沿って底面部１
４をブレークすると、図１Ｃに示したような、そのエッ
ジ６及び側面１６にわたって電気的絶縁膜１５が形成さ
れたこの発明の単独のＩＣチップ２０が得られる。
た半導体ウエハ１１を、その各溝１３に沿って底面部１
４をブレークすると、図１Ｃに示したような、そのエッ
ジ６及び側面１６にわたって電気的絶縁膜１５が形成さ
れたこの発明の単独のＩＣチップ２０が得られる。
【００１０】次に、このようなＩＣチップ２０の使用態
様を、図３の従来技術と対応して、説明する。 １．ワイヤボンドの場合（図２Ａ） ＩＣチップ２０をダイパッド２に取り付け、ＩＣチップ
２０のボンディングパッド３とリードフレームのインナ
ーリード４との間をワイヤ５で接続する場合、このワイ
ヤ５が図示のようにたとえＩＣチップ２０のエッジ６に
接触しても電気的絶縁膜１５が存在するために、ワイヤ
５を図３Ａのように高さＨのループ７を形成させる必要
はなく、高さＨより低いｈの最小限のループを形成する
だけでボンドできる。 ２．ＴＡＢの場合（図３Ｂ） ＴＡＢでＩＣチップ２０のボンディングパッド３にＴＡ
Ｂ用インナーリード４を接続する場合、電気的絶縁膜１
５の存在により、このインナーリード４がＩＣチップ２
０のエッジ６に接触しても構わないので、図３Ｂのよう
にインナーリード４の先端部付近を上方にフォーミング
する必要がない。 ３．フリップチップをボンドする場合（図３Ａ）バンプ
７が施されたＩＣチップ２０を、リードパターン８が予
め形成されてある基板９にボンドする場合、電気的絶縁
膜１５の存在により、ＩＣチップ２０のエッジ６がこの
リードパターン８に接触しても構わないので、図３Ｃの
ようにリードパターン８を電気的絶縁膜１０で覆う必要
がない。
様を、図３の従来技術と対応して、説明する。 １．ワイヤボンドの場合（図２Ａ） ＩＣチップ２０をダイパッド２に取り付け、ＩＣチップ
２０のボンディングパッド３とリードフレームのインナ
ーリード４との間をワイヤ５で接続する場合、このワイ
ヤ５が図示のようにたとえＩＣチップ２０のエッジ６に
接触しても電気的絶縁膜１５が存在するために、ワイヤ
５を図３Ａのように高さＨのループ７を形成させる必要
はなく、高さＨより低いｈの最小限のループを形成する
だけでボンドできる。 ２．ＴＡＢの場合（図３Ｂ） ＴＡＢでＩＣチップ２０のボンディングパッド３にＴＡ
Ｂ用インナーリード４を接続する場合、電気的絶縁膜１
５の存在により、このインナーリード４がＩＣチップ２
０のエッジ６に接触しても構わないので、図３Ｂのよう
にインナーリード４の先端部付近を上方にフォーミング
する必要がない。 ３．フリップチップをボンドする場合（図３Ａ）バンプ
７が施されたＩＣチップ２０を、リードパターン８が予
め形成されてある基板９にボンドする場合、電気的絶縁
膜１５の存在により、ＩＣチップ２０のエッジ６がこの
リードパターン８に接触しても構わないので、図３Ｃの
ようにリードパターン８を電気的絶縁膜１０で覆う必要
がない。
【００１１】なお、前記実施例において、前記電気的絶
縁膜１５を形成するに当たって、フォトレジストのよう
な光硬化性樹脂を使用した光学的薄膜形成方法を用いた
のは、この手法を実施する設備が既に半導体製造工程に
組み込まれたものであり、再使用ができ、新たな設備を
用意する必要がないので、それだけ製造コストを下げる
ことができるからであるが、この電気的絶縁膜１５を形
成するには、この他熱硬化性樹脂を使用した熱的薄膜形
成方法やＳｉＯ２ 、ＳｉＯ等を蒸着或いはスパッタリ
ングの薄膜形成方法によっても形成できることは言うま
でもない。
縁膜１５を形成するに当たって、フォトレジストのよう
な光硬化性樹脂を使用した光学的薄膜形成方法を用いた
のは、この手法を実施する設備が既に半導体製造工程に
組み込まれたものであり、再使用ができ、新たな設備を
用意する必要がないので、それだけ製造コストを下げる
ことができるからであるが、この電気的絶縁膜１５を形
成するには、この他熱硬化性樹脂を使用した熱的薄膜形
成方法やＳｉＯ２ 、ＳｉＯ等を蒸着或いはスパッタリ
ングの薄膜形成方法によっても形成できることは言うま
でもない。
【００１２】
【発明の効果】以上の説明から明らかなように、この発
明のＩＣはそのチップの上面及び側面に電気的絶縁膜を
形成したので、ワイヤ、リード等がＩＣチップのエッジ
等に接触してもショートしないため、それだけ取り扱い
やすく、そしてワイヤボンドの場合は前述のようにワイ
ヤのループを低くしてもよく、またＴＡＢの場合はイン
ナーリードのフォーミングが不要になるため、低背実装
が可能になり、更に後者の場合は工数が削減でき、また
フリップチップとしてボンドする場合は、前述のように
リードパターンを電気的絶縁膜で覆う必要がないので、
それだけ工数の削減及び材料の節約ができる等の大きな
効果が得られる。
明のＩＣはそのチップの上面及び側面に電気的絶縁膜を
形成したので、ワイヤ、リード等がＩＣチップのエッジ
等に接触してもショートしないため、それだけ取り扱い
やすく、そしてワイヤボンドの場合は前述のようにワイ
ヤのループを低くしてもよく、またＴＡＢの場合はイン
ナーリードのフォーミングが不要になるため、低背実装
が可能になり、更に後者の場合は工数が削減でき、また
フリップチップとしてボンドする場合は、前述のように
リードパターンを電気的絶縁膜で覆う必要がないので、
それだけ工数の削減及び材料の節約ができる等の大きな
効果が得られる。
【図１】この発明の実施例である半導体集積回路装置の
製造方法を説明するための工程図である。
製造方法を説明するための工程図である。
【図２】この発明のＩＣのボンディングの方法を、図３
の従来技術の方法と対応して図示した、説明のための一
部断面図である。
の従来技術の方法と対応して図示した、説明のための一
部断面図である。
【図３】従来のＩＣのボンディングの方法を説明するた
めの一部断面図である。
めの一部断面図である。
１ ＩＣチップ
２ ダイパッド
３ ボンディングパッド
４ インナーリード
５ ワイヤ
６ エッジ
７ ループ
８ リードパターン
９ 基板
１０ フォトレジスト
１１ 半導体ウエハ
１２ 保護膜
１３ 溝
１５ 電気的絶縁膜
１６ 側面
２０ ＩＣチップ
Claims (4)
- 【請求項１】半導体集積回路が形成されたチップの表面
を、その表面上に在るボンディングパッドの部分を除い
て、そして前記チップの側面をも、電気的絶縁膜で被覆
したことを特徴とする半導体集積回路装置。 - 【請求項２】前記電気的絶縁膜は光硬化性樹脂の硬化膜
であることを特徴とする請求項１の記載の半導体集積回
路装置。 - 【請求項３】半導体集積回路が形成された半導体ウエハ
の表面をダイシング工程で少なくともハーフカットで溝
を形成し、この半導体ウエハの表面及び前記溝に電気的
絶縁膜を形成し、そしてこの電気的絶縁膜にボンディン
グパッドの窓を開け、その後、この半導体ウエハをブレ
ーキングして単位半導体集積回路チップに分割すること
を特徴とする半導体集積回路装置の製造方法。 - 【請求項４】前記電気的絶縁膜は光硬化性樹脂を光学的
に処理して形成したことを特徴とする請求項３に記載の
半導体集積回路装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7016891A JPH04305945A (ja) | 1991-04-02 | 1991-04-02 | 半導体集積回路装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7016891A JPH04305945A (ja) | 1991-04-02 | 1991-04-02 | 半導体集積回路装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04305945A true JPH04305945A (ja) | 1992-10-28 |
Family
ID=13423747
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7016891A Pending JPH04305945A (ja) | 1991-04-02 | 1991-04-02 | 半導体集積回路装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04305945A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002231912A (ja) * | 2001-01-31 | 2002-08-16 | Canon Inc | 薄膜半導体装置の製造方法 |
| JP2006019427A (ja) * | 2004-06-30 | 2006-01-19 | Nec Electronics Corp | 半導体チップおよびその製造方法ならびに半導体装置 |
| KR100565961B1 (ko) * | 1999-08-21 | 2006-03-30 | 삼성전자주식회사 | 3차원 적층 칩 패키지 제조 방법 |
| JP2007335456A (ja) * | 2006-06-12 | 2007-12-27 | Denso Corp | センサ装置の製造方法 |
| JP2011101062A (ja) * | 2011-02-21 | 2011-05-19 | Canon Inc | 薄膜半導体装置の製造方法 |
-
1991
- 1991-04-02 JP JP7016891A patent/JPH04305945A/ja active Pending
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100565961B1 (ko) * | 1999-08-21 | 2006-03-30 | 삼성전자주식회사 | 3차원 적층 칩 패키지 제조 방법 |
| JP2002231912A (ja) * | 2001-01-31 | 2002-08-16 | Canon Inc | 薄膜半導体装置の製造方法 |
| JP4708577B2 (ja) * | 2001-01-31 | 2011-06-22 | キヤノン株式会社 | 薄膜半導体装置の製造方法 |
| JP2006019427A (ja) * | 2004-06-30 | 2006-01-19 | Nec Electronics Corp | 半導体チップおよびその製造方法ならびに半導体装置 |
| JP4609985B2 (ja) * | 2004-06-30 | 2011-01-12 | ルネサスエレクトロニクス株式会社 | 半導体チップおよびその製造方法ならびに半導体装置 |
| JP2007335456A (ja) * | 2006-06-12 | 2007-12-27 | Denso Corp | センサ装置の製造方法 |
| JP2011101062A (ja) * | 2011-02-21 | 2011-05-19 | Canon Inc | 薄膜半導体装置の製造方法 |
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