KR100784388B1 - 반도체 패키지 및 제조방법 - Google Patents

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Abstract

본 발명은 반도체 패키지 및 제조방법에 관한 것으로, 본 발명의 반도체 패키지는 리드가 형성된 상면과 그 반대면인 하면을 가지는 기판을 포함한다. 상기 기판의 상면에 부착되고, 칩 패드가 형성된 활성면과 그 반대면인 비활성면을 가지는 반도체 칩을 포함한다. 상기 칩 패드와 전기적으로 연결되며 상기 활성면으로부터 상기 반도체 칩의 측면으로 연장 배치된 재배선을 포함한다. 상기 반도체 칩의 측면에서 상기 재배선과 상기 리드를 전기적으로 연결시키는 연결부를 포함한다.
반도체 패키지, 쏘잉, 백 랩, 재배선, 융착

Description

반도체 패키지 및 제조방법{SEMICONDUCTOR PACKAGE AND METHOD FOR MANUFACTURING THE SAME}
도 1은 종래 기술에 따른 반도체 패키지를 도시한 단면도.
도 2a 내지 도 2g는 본 발명의 제1 실시예에 따른 반도체 패키지의 제조방법을 도시한 공정별 단면도.
도 3a 내지 도 3c는 본 발명의 제2 실시예에 따른 반도체 패키지의 제조방법을 도시한 공정별 단면도.
< 도면의 주요부분에 대한 부호의 설명 >
100; 반도체 패키지 101; 반도체 기판
103; 쏘잉 홈 110; 인쇄회로 기판
120; 접착제 130; 반도체 칩
135; 보호막 140; 칩 패드
150; 기판 리드 155; 도전 패턴
160; 재배선 170; 연결부
180; 절연체 190; 외부접속단자
본 발명은 반도체 패키지 및 제조방법에 관한 것으로, 보다 구체적으로는 경박단소화를 구현할 수 있는 반도체 패키지 및 제조방법에 관한 것이다.
일반적으로, 반도체 패키지는 반도체 칩과 기판이 접착되고, 본딩 와이어에 의해 반도체 칩이 기판과 전기적으로 접속되며, 절연체에 의해 본딩 와이어 및 반도체 칩이 외부의 수분이나 오염으로부터 보호되는 구조를 갖는다. 그리고, 반도체 패키지는 기판의 하면에 외부와의 입출력 단자로서 역할을 하는 솔더볼을 기판의 하면에 갖는다. 도 1은 종래 기술에 따른 반도체 패키지를 도시한 단면도이다.
도 1을 참조하면, 종래의 반도체 패키지(10)는 반도체 칩(13)이 접착제(12)를 매개로 인쇄회로 기판(11) 위에 장착된다. 인쇄회로 기판(11)에 형성된 패드(15)와 반도체 칩(13)에 형성된 패드(14)는 본딩 와이어(16)에 의해 상호 연결됨으로써 인쇄회로 기판(11)과 반도체 칩(13)이 전기적으로 연결된다. 인쇄회로 기판(11) 아래에는 외부접속단자인 솔더볼(19)이 다수개 부착되어 있다. 반도체 칩(13)은 절연체(18)에 의해 감싸져 있어 외부로부터 보호된다.
상술한 바와 같이, 종래에는 인쇄회로 기판(11)과 반도체 칩(13) 간의 전기적 연결은 본딩 와이어(16)를 이용하였다. 상기와 같이 와이어 본딩 기술을 사용할 경우 본딩 와이어(16)의 상단(16a)과 절연체(18)의 상단(18a)과의 간격(D1)을 어느 정도 확보하여야 하는 제약이 있다. 이 간격(D1)은 반도체 패키지(10)의 전체 높이(H)와 적층 수에 영향을 준다. 이는 또한 반도체 패키지(10)를 경박화하는데 제 약이 된다.
아울러, 반도체 칩(13)과 인쇄회로 기판(11)과의 연결부위, 즉 반도체 칩(13)의 측면(13b)과 절연체(18)의 측면(18b)과의 간격(D2) 역시 어느 정도 확보하여야 하는 제약이 있다. 이 간격(D2)은 반도체 패키지(10)의 폭(W)에 영향을 주며, 또한 반도체 패키지(10)를 단소화하는데 제약이 된다. 이상과 같이, 종래의 반도체 패키지(10)는 본딩 와이어(16)의 사용에 의해 폭(W)을 줄이고 높이(H)를 낮추는데 한계가 있었고 이에 따라 반도체 패키지(10)의 경박단소화를 구현하는데 문제점이 있었다.
본 발명은 상술한 종래 기술상의 문제점을 해결하기 위하여 안출된 것으로, 본 발명의 목적은 경박단소화를 구현할 수 있는 반도체 패키지 및 제조방법을 제공함에 있다.
상기 목적을 달성하기 위한 본 발명에 따른 반도체 패키지 및 제조방법은 반도체 패키지의 크기를 축소하는데 제약의 요인이 되는 본딩 와이어를 채택하지 아니하고 재재배선 기술을 이용하여 반도체 칩과 인쇄회로 기판을 전기적으로 연결하는데 특징이 있다.
상기 특징을 구현할 수 있는 본 발명의 실시예에 따른 반도체 패키지는, 리드가 형성된 상면과 그 반대면인 하면을 가지는 기판과; 상기 기판의 상면에 부착 되고, 칩 패드가 형성된 활성면과 그 반대면인 비활성면을 가지는 반도체 칩과; 상기 칩 패드와 전기적으로 연결되며 상기 활성면으로부터 상기 반도체 칩의 측면으로 연장된 재배선과; 상기 반도체 칩의 측면에서 상기 재배선과 리드를 전기적으로 연결시키는 연결부를 포함하는 것을 특징으로 한다.
본 실시예의 반도체 패키지에 있어서, 상기 재배선은 상기 반도체 칩의 활성면에 형성되어 상기 칩 패드와 전기적으로 연결되는 수평분과, 상기 수평분으로부터 연장되고 상기 반도체 칩의 측면에 형성되어 상기 리드와 인접하는 수직분을 포함한다.
본 실시예의 반도체 패키지에 있어서, 상기 연결부는 상기 재배선의 수직분과 상기 리드를 전기적으로 연결시킨다. 상기 연결부는 솔더 범프 혹은 스터드 범프를 포함한다. 또는, 상기 연결부는 상기 재배선의 수직분과 상기 리드가 융착된 것이다.
본 실시예의 반도체 패키지에 있어서, 상기 기판은 상기 기판의 상면에 형성되어 상기 반도체 칩을 감싸는 절연체와, 상기 기판의 하면에 형성된 외부접속단자를 더 포함한다.
본 실시예의 반도체 패키지에 있어서, 상기 기판의 상면과 상기 반도체 칩의 비활성면 사이에 삽입되어 상기 반도체 칩을 상기 기판의 상면에 부착시키는 접착제를 더 포함한다.
상기 특징을 구현할 수 있는 본 발명의 실시예에 따른 반도체 패키지의 제조방법은, 칩 패드가 형성된 제1 상면과 그 반대면인 제1 하면을 가지는 제1 기판을 제공하는 단계와; 상기 제1 상면의 일부를 제거하여 쏘잉 홈을 형성하는 단계와; 상기 제1 기판 상에 도전 패턴을 형성하는 단계와; 상기 제1 하면의 일부를 제거하여 상기 도전 패턴의 일부로 구성된 재배선을 가지는 복수개의 반도체 칩으로 분리시키는 단계와; 상기 반도체 칩을 리드가 형성된 제2 상면과 그 반대면인 제2 하면을 가지는 제2 기판 상에 마운트하는 단계와; 상기 리드와 상기 재배선을 전기적으로 연결시키는 연결부를 형성하여 상기 반도체 칩과 상기 제2 기판을 전기적으로 연결시키는 단계를 포함하는 것을 특징으로 한다.
본 실시예의 반도체 패키지의 제조방법에 있어서, 상기 복수개의 반도체 칩으로 분리시키는 단계는, 상기 쏘잉 홈의 바닥면까지 제거되도록 상기 제1 하면의 일부를 제거하여 상기 제1 기판을 분리시켜 상기 칩 패드가 형성된 활성면과 그 반대면인 비활성면과 측면을 포함하는 상기 복수개의 반도체 칩을 형성하는 단계와; 상기 반도체 칩의 활성면 상에 형성되어 상기 칩 패드와 전기적으로 연결되는 수평분과 상기 수평분으로부터 연장되고 상기 반도체 칩의 측면에 형성된 수직분을 포함하는 상기 재배선을 형성하는 단계를 포함한다.
본 실시예의 반도체 패키지의 제조방법에 있어서, 상기 반도체 칩을 마운트하는 단계는 상기 반도체 칩의 비활성면과 상기 제2 기판의 제2 상면 사이에 접착제를 배치하여 상기 반도체 칩을 상기 제2 기판 상에 부착시키는 단계를 포함한다.
본 실시예의 반도체 패키지의 제조방법에 있어서, 상기 반도체 칩과 상기 제2 기판을 전기적으로 연결시키는 단계는 상기 재배선의 수직분과 상기 리드 사이에 솔더 범프 또는 스터드 범프를 형성하는 단계를 포함한다.
본 실시예의 반도체 패키지의 제조방법에 있어서, 상기 반도체 칩과 상기 제2 기판을 전기적으로 연결시키는 단계는 상기 재배선의 수직분과 상기 리드를 융착시키는 단계를 포함한다. 상기 재배선의 수직분과 상기 리드를 융착시키는 단계는 열 또는 레이저 또는 초음파를 이용한다.
본 발명에 의하면, 종래 본딩 와이어 기술을 사용함으로써 발생하는 기술적 한계를 극복하기 위하여 본딩 와이어를 채택하지 아니하고 재배선 기술을 이용하여 반도체 칩과 인쇄회로 기판을 전기적으로 연결한다.
이하, 본 발명에 따른 반도체 패키지 및 제조방법을 첨부한 도면을 참조하여 상세히 설명한다.
본 발명과 종래 기술과 비교한 이점은 첨부된 도면을 참조한 상세한 설명과 특허청구범위를 통하여 명백하게 될 것이다. 특히, 본 발명은 특허청구범위에서 잘 지적되고 명백하게 청구된다. 그러나, 본 발명은 첨부된 도면과 관련해서 다음의 상세한 설명을 참조함으로써 가장 잘 이해될 수 있다. 도면에 있어서 동일한 참조부호는 다양한 도면을 통해서 동일한 구성요소를 나타낸다.
(제1 실시예)
도 2a 내지 도 2g는 본 발명의 제1 실시예에 따른 반도체 패키지의 제조방법을 도시한 공정별 정단면도이고, 그 중에서 도 2f는 도2e의 측면을 확대 도시한 측단면도이다.
도 2a를 참조하면, 본 제1 실시예의 반도체 패키지의 제조방법은 먼저 기 판(101)을 준비한다. 일례로, 기판(101)은 실리콘 웨이퍼와 같은 반도체 기판(101)일 수 있다. 반도체 기판(101)은 칩 패드(140)와 회로패턴이 형성되는 상면(101a)과 그 반대면인 하면(101b)을 가진다. 반도체 기판(101)은 후속하는 공정에 의해 개개의 반도체 칩으로 만들어지는 칩 영역(A)과, 칩 영역(A) 사이를 구분시켜 주며 쏘잉(sawing) 공정에 의해 제거되는 쏘잉 영역(B)으로 구분지어 볼 수 있다. 반도체 기판(101)의 상면(101a)에는 칩 패드(140)와 회로패턴을 외부로부터 보호하는 보호막(135)이 형성된다. 쏘잉 영역(B)에 해당하는 반도체 기판(101)을 상면(101a)으로부터 하면(101b)쪽으로 일정 깊이로 제거하여 쏘잉 홈(103)을 형성한다. 쏘잉 홈(103)은 주지된 공정, 가령 블레이드를 이용하거나 또는 레이저를 이용하여 형성할 수 있다. 상기와 같이 형성된 쏘잉 홈(103)은 측면(103b)과 바닥면(103a)을 가지게 된다.
도 2b를 참조하면, 도전체의 증착 및 패터닝으로 반도체 기판(101)의 상면(101a) 일부와 쏘잉 홈(103)의 바닥면(103a) 및 측면(103b)에 도전 패턴(155)을 형성한다. 이와 다르게, 도전 패턴(155)은 기판(101)의 상면(101a) 전체에 걸쳐 형성할 수 있다. 도전 패턴(155) 형성시 도전 패턴(155)이 상면(101a)에 형성된 칩 패드(140)와 전기적으로 연결되도록 한다. 도전 패턴(155)이 형성되면 반도체 기판(101)의 하면(101b)으로부터 제거면(101c)까지의 반도체 기판(101) 일부를 제거한다. 반도체 기판(101)의 제거는 주지된 백 랩(back lap) 공정을 채택할 수 있다. 제거면(101c)은 쏘잉 홈(103)의 바닥면(103a)과 같은 높이에 있거나 또는 그 보다 더 높은 위치에 오도록 설정할 수 있다. 즉, 반도체 기판(101)의 하면(101b)의 일 부 제거에 의해 쏘잉 홈(103)의 바닥면(103a)까지 제거되도록 한다.
도 2c를 참조하면, 상기 공정들에 의해 반도체 기판(도 2b의 101)은 개개의 반도체 칩들(130)로 분리된다. 이와 동시에, 도전 패턴(155)도 일부 제거되어 재배선(160)으로 형성된다. 반도체 칩들(130)은 활성면(130a)과 측면(130b) 그리고 비활성면(130c)을 가지게 된다. 반도체 칩들(130)의 활성면(130a)은 반도체 기판(도 2b의 101)의 상면(도 2b의 101a)의 일부로서 칩 패드(140)와 보호막(135)이 배치되며, 활성면(130a) 일부와 측면(130b)에는 칩 패드(140)와 전기적으로 연결되는 재배선(160)이 배치된다. 재배선(160)은 활성면(130a)에 형성된 수평분(160a)과, 수평분(160a)으로부터 연장되며 측면(130b)에 형성된 수직분(160b)으로 구분될 수 있다. 즉, 재배선(160)은 활성면(130a)으로부터 측면(130b)쪽으로 연장된 형태를 지닌다.
도 2d를 참조하면, 접착제(120)를 매개로 하여 기판(110) 상에 반도체 칩(130)을 부착시킨다. 기판(110)은 칩 캐리어로서 일례로 인쇄회로 기판(110)일 수 있다. 인쇄회로 기판(110)은 반도체 칩(130)이 부착되는 상면(110a)과 그 반대면인 하면(110b)을 가지며, 상면(110a)에는 전도체로 구성된 기판 리드(150)가 형성되어 있다. 접착제(120)는 반도체 칩(130)의 비활성면(130c)과 인쇄회로 기판(110)의 상면(110a) 사이에 배치된다. 즉, 반도체 칩(130)의 비활성면(130c)과 인쇄회로 기판(110)의 상면(110a)이 서로 마주보도록 하여 반도체 칩(130)이 인쇄회로 기판(110) 상에 부착된다. 기판 리드(150)는 반도체 칩(130)의 측면(130b)에 형성된 재배선(160)의 수직분(160b)과 인접하도록 배치된다.
도 2e를 참조하면, 재배선(160)의 수직분(160b)과 기판 리드(150) 사이에 전도체로써 연결부(170;interconnector)를 형성한다. 연결부(170)에 의해 재배선(160)과 기판 리드(150)는 전기적으로 연결된다. 이에 따라, 반도체 칩(130)과 인쇄회로 기판(110)이 전기적으로 연결된다. 연결부(170)는 일례로 솔더 범프(solder bump) 내지는 스터드 범프(stud bump) 형태로 형성할 수 있다. 또는, 연결부(170)는 와이어(wire) 형태로 형성할 수 있다.
도 2f를 참조하면, 재배선(160)은 상술한 바와 같이 보호막(135)이 형성된 반도체 칩(130)의 활성면(130a) 상에 형성된 수평분(160a)과, 수평분(160a)으로부터 연장되고 반도체 칩(130)의 측면(130b)에 형성된 수직분(160b)으로 구성된다. 수직분(160b)은 연결부(170)에 의해 기판 리드(150)와 전기적으로 연결된다. 기판 리드(150)는 인쇄회로 기판(110)의 상면(110a)에 배치된다. 반도체 칩(130)은 접착제(120)를 매개로 인쇄회로 기판(110)의 상면(110a)에 부착된다. 재배선(160)과 기판 리드(150)는 좌우측 방향(점선 화살표 방향)으로 복수개 배열될 수 있다.
도 2g를 참조하면, 절연체(180)를 기판(110) 상에 형성하여 반도체 칩(130)이 절연체(180)에 의해 감싸지도록 한다. 절연체(180)는 인캡슐런트(encapsulant)로서 반도체 칩(130)을 외부로부터의 충격이나 오염 및 기타 환경으로부터 보호한다. 인쇄회로 기판(110)의 하면(110b)에는 솔더볼과 같은 외부접속단자(190)를 형성한다. 이로써, 반도체 패키지(100)가 구현된다.
상기와 같은 일련의 공정을 거쳐 형성된 반도체 패키지(100)는 절연체(180) 의 상단(180a)과 재배선(160)의 수평분(160a)과의 간격(D1)을 종래에 비해 현격하게 축소시킬 수 있게 된다. 이에 따라, 반도체 패키지(100)의 전체 높이(H)가 현저히 줄어들게 되어 반도체 패키지(100)를 박막화할 수 있다. 이에 더하여, 반도체 칩(130)과 인쇄회로 기판(110)과의 전기적 연결 부위의 간격, 즉 반도체 칩(130)의 측면(130b)과 절연체(180)의 측면(180b)과의 간격(D2) 또한 종래에 비해 현저하게 축소시킬 수 있게 된다. 이에 따라, 반도체 패키지(100)의 전체 폭(W)이 매우 줄어들게 됨으로써 반도체 패키지(100)의 크기를 작게 만들 수 있게 된다.
(제2 실시예)
도 3a 내지 3c는 본 발명의 제2 실시예에 따른 반도체 패키지의 제조방법을 나타내는 공정별 정단면도이다. 본 제2 실시예는 상술한 제1 실시예와 대동소이하므로 이하에선 제1 실시예와 상이한 점을 중심으로 설명하며, 동일한 점에 대해서는 개략적으로 설명하거나 생략하기로 한다.
도 3a를 참조하면, 본 제2 실시예의 반도체 패키지의 제조방법은 상술한 도 2a 내지 도 2d에서 설명한 바와 같은 일련의 공정을 진행하여 인쇄회로 기판(210) 상에 접착제(220)를 매개로 하여 반도체 칩(230)을 부착시킨다. 인쇄회로 기판(210)은 반도체 칩(230)이 마운트되는 상면(210a)과 그 반대면인 하면(210b)을 가진다. 인쇄회로 기판(110)의 상면(210a)에는 기판 리드(250)가 형성되어 있다. 반도체 칩(230)은 인쇄회로 기판(210)의 상면(210a)과 마주보는 비활성면(230c)과 그 반대면인 활성면(230a), 그리고 측면(230b)을 갖는다. 반도체 칩(230)의 활성면(230a) 상에는 칩 패드(240)와 보호막(235)이 형성되고, 칩 패드(240)와 전기적으로 연결된 재배선(260)이 형성된다. 재배선(260)은 반도체 칩(230)의 활성면(230a) 상에 형성되어 칩 패드(240)와 전기적으로 연결된 수평분(260a)과, 수평분(260a)으로부터 연장되어 반도체 칩(230)의 측면(230b)에 형성되고 기판 리드(250)와 인접하는 수직분(260b)으로 구분될 수 있다.
도 3b를 참조하면, 재배선(260)의 수직분(260b)과 기판 리드(250)를 융착(融着)시킨다. 재배선(260)과 기판 리드(250)과의 융착은 주지된 기술, 가령 고열을 가하거나 또는 레이저를 조사하거나 또는 초음파를 인가함으로써 구현될 수 있다. 상술한 융착 공정에 의해 재배선(260)의 수직분(260b) 중의 일부, 또는 수직분(260b)의 일부와 기판 리드(250)의 일부가 연결부(270)를 구성한다. 융착에 의해 형성된 연결부(270)가 반도체 칩(230)과 인쇄회로 기판(210)과의 전기적 연결을 매개한다.
도 3c를 참조하면, 반도체 칩(230)을 보호하는 절연체(280)를 형성하고, 인쇄회로 기판(210)의 하면(210b)에 다수개의 외부접속단자(290)를 부착시키면 반도체 패키지(200)가 구현된다. 반도체 패키지(200)는 절연체(280)의 상단(280a)과 재배선(260)의 수평분(260a)과의 간격(D1)이 축소되어, 반도체 패키지(200)의 전체 높이(H)가 현저히 줄어들게 된다. 아울러, 반도체 칩(230)의 측면(230b)과 절연체(280)의 측면(280b)과의 간격(D2)이 축소되어 반도체 패키지(200)의 전체 폭(W)이 현저히 줄어들게 된다.
이상의 발명의 상세한 설명은 개시된 실시 상태로 본 발명을 제한하려는 의도가 아니며, 본 발명의 요지를 벗어나지 않는 범위 내에서 다양한 다른 조합, 변경 및 환경에서 사용할 수 있다. 첨부된 청구범위는 다른 실시 상태도 포함하는 것으로 해석되어야 할 것이다.
이상에서 상세히 설명한 바와 같이, 본 발명에 의하면, 종래 본딩 와이어 기술을 사용함으로써 발생하는 기술적 한계를 극복하기 위하여 본딩 와이어를 채택하지 아니하고 재배선 기술을 이용하여 반도체 칩과 인쇄회로 기판을 전기적으로 연결한다. 이에 따라, 본딩 와이어에 의한 반도체 패키지의 크기의 축소 제약이 없어지거나 최소화되어 반도체 패키지의 경박단소화를 구현할 수 있는 효과가 있다.

Claims (13)

  1. 리드가 형성된 상면과 그 반대면인 하면을 가지는 기판과;
    상기 기판의 상면에 부착되고, 칩 패드가 형성된 활성면과 그 반대면인 비활성면을 가지는 반도체 칩과;
    상기 칩 패드와 전기적으로 연결되며 상기 활성면으로부터 상기 반도체 칩의 측면으로 연장된 재배선과;
    상기 반도체 칩의 측면에서 상기 재배선과 상기 리드를 전기적으로 연결시키는 연결부;
    를 포함하는 것을 특징으로 하는 반도체 패키지.
  2. 제1항에 있어서,
    상기 재배선은 상기 반도체 칩의 활성면에 형성되어 상기 칩 패드와 전기적으로 연결되는 수평분과, 상기 수평분으로부터 연장되고 상기 반도체 칩의 측면에 형성되어 상기 리드와 인접하는 수직분을 포함하는 것을 특징으로 하는 반도체 패키지.
  3. 제2항에 있어서,
    상기 연결부는 상기 재배선의 수직분과 상기 리드를 전기적으로 연결시키는 것을 특징으로 하는 반도체 패키지.
  4. 제3항에 있어서,
    상기 연결부는 솔더 범프 혹은 스터드 범프를 포함하는 것을 특징으로 하는 반도체 패키지.
  5. 제3항에 있어서,
    상기 연결부는 상기 재배선의 수직분과 상기 리드가 융착된 것을 특징으로 하는 반도체 패키지.
  6. 제1항에 있어서,
    상기 기판은, 상기 기판의 상면에 형성되어 상기 반도체 칩을 감싸는 절연체와, 상기 기판의 하면에 형성된 외부접속단자를 더 포함하는 것을 특징으로 하는 반도체 패키지.
  7. 제1항에 있어서,
    상기 기판의 상면과 상기 반도체 칩의 비활성면 사이에 삽입되어 상기 반도체 칩을 상기 기판의 상면에 부착시키는 접착제를 더 포함하는 것을 특징으로 하는 반도체 패키지.
  8. 칩 패드가 형성된 제1 상면과 그 반대면인 제1 하면을 가지는 제1 기판을 제 공하는 단계와;
    상기 제1 상면의 일부를 제거하여 쏘잉 홈을 형성하는 단계와;
    상기 제1 기판 상에 도전 패턴을 형성하는 단계와;
    상기 제1 하면의 일부를 제거하여 상기 도전 패턴의 일부로 구성된 재배선을 가지는 복수개의 반도체 칩들로 분리시키는 단계와;
    상기 반도체 칩을 리드가 형성된 제2 상면과 그 반대면인 제2 하면을 가지는 제2 기판 상에 마운트하는 단계와;
    상기 리드와 상기 재배선을 전기적으로 연결시키는 연결부를 형성하여 상기 반도체 칩과 상기 제2 기판을 전기적으로 연결시키는 단계;
    를 포함하는 것을 특징으로 하는 반도체 패키지의 제조방법.
  9. 제8항에 있어서,
    상기 복수개의 반도체 칩들로 분리시키는 단계는:
    상기 쏘잉 홈의 바닥면까지 제거되도록 상기 제1 하면의 일부를 제거하여 상기 제1 기판을 분리시켜 상기 칩 패드가 형성된 활성면과 그 반대면인 비활성면과 측면을 포함하는 상기 복수개의 반도체 칩들을 형성하는 단계와;
    상기 반도체 칩의 활성면 상에 형성되어 상기 칩 패드와 전기적으로 연결되는 수평분과 상기 수평분으로부터 연장되고 상기 반도체 칩의 측면에 형성된 수직분을 포함하는 상기 재배선을 형성하는 단계;
    를 포함하는 것을 특징으로 하는 반도체 패키지의 제조방법.
  10. 제9항에 있어서,
    상기 반도체 칩을 마운트하는 단계는, 상기 반도체 칩의 비활성면과 상기 제2 기판의 제2 상면 사이에 접착제를 배치하여 상기 반도체 칩을 상기 제2 기판 상에 부착시키는 단계를 포함하는 것을 특징으로 하는 반도체 패키지의 제조방법.
  11. 제9항에 있어서,
    상기 반도체 칩과 상기 제2 기판을 전기적으로 연결시키는 단계는, 상기 재배선의 수직분과 상기 리드 사이에 솔더 범프 또는 스터드 범프를 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 패키지의 제조방법.
  12. 제9항에 있어서,
    상기 반도체 칩과 상기 제2 기판을 전기적으로 연결시키는 단계는, 상기 재배선의 수직분과 상기 리드를 융착시키는 단계를 포함하는 것을 특징으로 하는 반도체 패키지의 제조방법.
  13. 제12항에 있어서,
    상기 재배선의 수직분과 상기 리드를 융착시키는 단계는, 열과 레이저와 초음파 중에서 어느 하나를 이용하는 것을 특징으로 하는 반도체 패키지의 제조방법.
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