KR101096042B1 - 반도체 패키지 및 그 제조방법 - Google Patents

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Abstract

반도체 패키지 및 그 제조방법이 개시되어 있다. 반도체 패키지는 계단면을 갖도록 적어도 둘 이상이 스택되고, 각 계단면에 본딩패드가 배치된 반도체 칩들; 상기 각 계단면을 따라 배치되어 각 반도체 칩들의 본딩패드들 상호 간을 전기적으로 연결하는 도전 패턴; 및 상기 계단면들 및 도전 패턴을 제외한 상기 스택된 반도체 칩들의 측면 및 상면에 형성된 절연 부재;를 포함하는 것을 특징으로 한다.

Description

반도체 패키지 및 그 제조방법{SEMICONDUCTOR PACKAGE AND METHOD FOR MANUFACTURING THEREOF}
본 발명은 고속 동작 및 고 집적화에 적합한 반도체 패키지 및 그 제조방법에 관한 것이다.
최근 들어, 방대한 데이터를 저장 및 방대한 데이터를 단시간 내 처리하는 것이 가능한 반도체 칩 및 반도체 칩을 포함하는 반도체 패키지가 개발되고 있다.
최근 데이터의 저장 용량 및 데이터 처리 속도를 보다 향상시키기 위하여 다수의 반도체 칩들을 적층하는 스택 타입의 반도체 패키지가 개발되고 있다.
이러한 스택 타입의 반도체 패키지를 제조하기 위해서는 기판에 다수의 반도체 칩을 스택하고, 스택된 다수의 반도체 칩들을 금속 와이어를 매개로 전기적으로 연결하는 공정을 수반한다.
그러나, 상기 금속 와이어를 이용하여 스택된 반도체 칩들을 전기적으로 연결할 경우에는 와이어 본딩 특성상 미세 피치(pine pitch)를 구현하는 데 한계가 있고, 다수의 반도체 칩들을 기판과 개별적으로 본딩해야 하므로, 작업 속도가 느리다는 단점이 있다.
특히, 이러한 스택 타입의 반도체 패키지에서는 스택된 반도체 칩들과 금속 와이어들 간이 전기적으로 접합되는 쇼트 불량을 미연에 방지하기 위해 반도체 칩들의 맞닿는 사이에 일정 이상의 공간을 확보하게 되는 데, 이는 결과적으로 반도체 패키지의 두께를 증가시키는 문제를 야기한다.
본 발명은 고속 동작 및 고 집적화에 적합한 반도체 패키지 및 그 제조방법을 제공한다.
본 발명의 일 실시예에 따른 반도체 패키지는 계단면을 갖도록 적어도 둘 이상이 스택되고, 각 계단면에 본딩패드가 배치된 반도체 칩들; 상기 각 계단면을 따라 배치되어 각 반도체 칩들의 본딩패드들 상호 간을 전기적으로 연결하는 도전 패턴; 및 상기 계단면들 및 도전 패턴을 제외한 상기 스택된 반도체 칩들의 측면 및 상면에 형성된 절연 부재;를 포함하는 것을 특징으로 한다.
상기 도전 패턴은, 상기 각 계단면을 따라 형성된 제1 도전부; 상기 제1 도전부로부터 상기 스택된 반도체 칩들 중 최하부에 배치된 반도체 칩 주변으로 연장된 제2 도전부; 및 상기 제2 도전부로부터 최상부에 배치된 반도체 칩에 대응하는 수직 선상으로 연장된 제3 도전부;를 포함하는 것을 특징으로 한다.
상기 제2 도전부의 하면, 또는 제3 도전부의 상면에 부착된 연결 부재를 더 포함하는 것을 특징으로 한다.
상기 연결 부재는 솔더 또는 범프를 포함하는 것을 특징으로 한다.
상기 도전 패턴은 이웃한 계단면들이 만나서 이루는 각이 등각을 이루도록 동일한 두께로 형성된 것을 특징으로 한다.
상기 도전 패턴은 상기 스택된 반도체 칩들 중 최상부에 배치된 반도체 칩으로부터 최하부에 배치된 반도체 칩으로 갈수록 점진적으로 증가하는 두께를 갖는 것을 특징으로 한다.
상기 계단면들 및 도전 패턴을 가리도록 형성된 충진 부재를 더 포함하는 것을 특징으로 한다.
상기 절연 부재 및 스택된 반도체 칩들을 지지하는 기판을 더 포함하는 것을 특징으로 한다.
상기 절연 부재 및 스택된 반도체 칩들을 포함한 기판의 상면을 밀봉하도록 형성된 봉지 부재; 및 상기 기판 하면에 부착된 외부접속단자;를 더 포함하는 것을 특징으로 한다.
상기 기판과 상기 스택된 반도체 칩들 중 최하부에 배치된 반도체 칩 사이에 형성된 언더-필을 더 포함하는 것을 특징으로 한다.
본 발명의 일 실시예에 따른 반도체 패키지의 제조방법은 캐리어 상에 적어도 둘 이상이 계단면을 가지면서, 각 계단면에 본딩패드가 배치되도록 스택된 반도체 칩들을 갖는 반도체 칩 그룹을 다수개 부착하는 단계; 상기 반도체 칩 그룹들을 포함한 캐리어 상에 절연 부재를 형성하는 단계; 상기 각 계단면 및 본딩패드가 노출되도록 상기 절연부재를 제거하여 리세스부를 형성하는 단계; 상기 각 반도체 칩들의 본딩패드들을 전기적으로 연결하는 도전 패턴들을 형성하는 단계; 상기 도전 패턴들 및 절연 부재를 갖는 반도체 칩 그룹들로부터 상기 캐리어를 제거하는 단계; 상기 캐리어가 제거되어 노출된 도전 패턴들에 연결 부재를 형성하는 단계; 및 상기 반도체 칩 그룹들 간의 경계를 따라 절연 부재를 쏘잉하는 단계;를 포함하는 것을 특징으로 한다.
상기 캐리어는 실리콘 기판, 석영 기판, 유리 기판 및 절연성 테이프 중 어느 하나를 포함하는 것을 특징으로 한다.
상기 도전 패턴들을 형성하는 단계와 상기 캐리어를 제거하는 단계 사이에, 상기 도전 패턴들이 형성된 계단면의 리세스부 내에 충진 부재를 형성하는 단계를 더 포함하는 것을 특징으로 한다.
상기 각 도전 패턴은, 상기 각 계단면을 따라 형성된 제1 도전부; 상기 제1 도전부로부터 상기 스택된 반도체 칩들 중 최하부에 배치된 반도체 칩 주변으로 연장된 제2 도전부; 및 상기 제2 도전부로부터 최상부에 배치된 반도체 칩에 대응하는 수직 선상으로 연장된 제3 도전부;를 포함하는 것을 특징으로 한다.
상기 도전 패턴은 이웃한 계단면들이 만나서 이루는 각이 등각을 이루도록 동일한 두께로 형성하는 것을 특징으로 한다.
상기 도전 패턴들을 형성하는 단계는, 상기 리세스부를 포함한 절연 부재 상에 금속층을 형성하는 단계; 상기 금속층 상에 도전 패턴 형성부를 가리는 마스크를 형성하는 단계; 상기 마스크 주변으로 노출된 상기 금속층을 제거하는 단계; 및 상기 마스크를 제거하는 단계;를 포함하는 것을 특징으로 한다.
상기 각 도전 패턴은 상기 스택된 반도체 칩들 중 최상부에 배치된 반도체 칩으로부터 최하부에 배치된 반도체 칩으로 갈수록 점진적으로 증가하는 두께를 갖도록 형성하는 것을 특징으로 한다.
상기 도전 패턴들을 형성하는 단계와 캐리어를 제거하는 단계 사이에, 상기 도전 패턴들 및 절연 부재 상에 추가 절연 부재를 형성하는 단계를 더 포함하는 것을 특징으로 한다.
본 발명은 반도체 칩들 간의 전기적 연결 경로를 최소화하는 것을 통해 고속 동작에 적합한 반도체 패키지를 제작할 수 있다.
또한, 본 발명은 웨이퍼 레벨에서 도금 공정을 수행하는 것을 통해 형성된 도금 패턴을 이용하여 스택된 반도체 칩들 간의 전기적 연결이 이루어지므로, 전기적 연결 신뢰성을 향상시킴과 더불어 작업 속도를 향상시킬 수 있다.
도 1은 본 발명의 일 실시예에 따른 반도체 패키지를 나타낸 단면도.
도 2는 도 1의 반도체 패키지를 나타낸 평면도.
도 3은 도 1의 반도체 패키지를 보다 구체적으로 나타낸 단면도.
도 4는 본 발명의 다른 실시예에 따른 반도체 패키지를 나타낸 단면도.
도 5는 도 4의 반도체 패키지를 나타낸 평면도.
도 6은 본 발명의 또 다른 실시예에 따른 반도체 패키지를 나타낸 단면도.
도 7a 내지 도 7c는 본 발명의 일 실시예에 따른 반도체 패키지의 제조방법을 공정 순서에 따라 순차적으로 나타낸 공정 평면도.
도 8a 내지 도 8e는 본 발명의 일 실시예에 따른 반도체 패키지의 제조방법을 공정 순서에 따라 순차적으로 나타낸 공정 단면도.
이하, 첨부된 도면들을 참조로 본 발명의 바람직한 실시예들에 따른 반도체 패키지 및 그 제조방법에 대해 상세히 설명하도록 한다.
도 1은 본 발명의 일 실시예에 따른 반도체 패키지를 나타낸 단면도이고, 도 2는 도 1의 반도체 패키지를 나타낸 평면도이며, 도 3은 도 1의 반도체 패키지를 보다 구체적으로 나타낸 단면도이다.
도 1 및 도 2를 참조하면, 본 발명의 일 실시예에 따른 반도체 패키지(100)는 적어도 둘 이상의 반도체 칩(120), 도전 패턴(130), 절연 부재(140) 및 연결 부재(150)를 포함한다. 이에 더불어, 상기 반도체 패키지(100)는 충진 부재(160)를 더 포함할 수 있다.
반도체 칩(120)들은 계단면(S)을 갖도록 적어도 둘 이상이 스택되고, 각 계단면(S)에 본딩패드(122)가 배치된다. 이러한 본딩패드(122)는 각 반도체 칩(120)의 상면 가장자리를 따라 배치되거나, 이와 다르게, 각 반도체 칩(120)의 상면 중앙을 따라 배치될 수 있다. 도면으로 제시하지는 않았지만, 상기 본딩패드(122)가 각 반도체 칩(120)의 상면 중앙을 따라 배치될 경우에는 상기 중앙에 배치된 본딩패드(122)를 외곽으로 빼내는 재배열 공정을 수행하는 것이 바람직하다.
도전 패턴(130)은 반도체 칩(120)들의 각 계단면(S)을 따라 배치되어 본딩패드(122)들 상호 간을 전기적으로 연결하며, 이러한 도전 패턴(130)은 구리를 이용한 도금 공정을 수행하여 금속층(도시안함)을 형성하고, 이를 선택적으로 식각하는 것을 통해 형성될 수 있다. 이러한 도전 패턴(130)은, 평면상으로 볼 때, 직선 형상을 가질 수 있다.
상기 도전 패턴(130)은 각 계단면(S)을 따라 형성된 제1 도전부(130a), 상기 제1 도전부(130a)로부터 상기 스택된 반도체 칩(120)들 중 최하부에 배치된 반도체 칩(120) 주변으로 연장된 제2 도전부(130b) 및 상기 제2 도전부(130b)로부터 최상부에 배치된 반도체 칩(120)에 대응하는 연직 선상으로 연장된 제3 도전부(130c)를 갖는다. 이때, 제2 도전부(130b)와 일측 단부가 연결되는 제3 도전부(130c)는 상기 일측 단부에 대향하는 타측 단부를 가지며, 상기 타측 단부가 스택된 반도체 칩(120)들 중 최상부에 배치된 반도체 칩(120)과 동일 선상에 배치되는 높이를 갖도록 형성될 수 있다.
특히, 상기 도전 패턴(130)은 이웃한 계단면(S)들이 만나서 이루는 각이 등각을 이루도록 동일한 두께로 형성하는 것이 바람직하며, 이때 이웃한 계단면(S)들이 만나서 이루는 각은, 예를 들면, 직각일 수 있다.
절연 부재(140)는 계단면(S)들 및 도전 패턴(130)을 제외한 상기 스택된 반도체 칩(120)들의 측면 및 상면을 밀봉하도록 형성된다. 이러한 절연 부재(140)에는, 예를 들면, 감광막 패턴 등을 사용한 일반적인 선택 식각공정을 진행함으로써, 계단면(S)들 및 도전 패턴(130)을 노출되도록 제거된 리세스부(142)가 마련될 수 있다. 절연 부재(140)는 폴리 이미드, 산화 실리콘, 질화 실리콘 등을 포함하는 절연물질그룹 중 선택된 어느 하나로 형성될 수 있다.
연결 부재(150)는 도전 패턴(130), 보다 구체적으로는 도전 패턴(130)의 제2 도전부(130b) 하면에 부착되며, 이러한 연결 부재(150)는 솔더 또는 범프를 포함할 수 있다. 상기 도전 패턴(130)의 제2 도전부(130b) 하면에 부착된 연결 부재(150)는 최하부에 배치된 반도체 칩(120) 외부로 노출된다. 상기 연결 부재(150)는 제2 도전부(130b)와 더불어 절연 부재(140)의 하면에도 부착될 수 있으며, 이 경우 절연 부재(140)의 하면에 부착된 연결 부재(150)는 수평 유지를 위한 목적으로 부착된 것으로, 전기적으로 고립된 섬 구조를 갖는다.
충진 부재(160)는 각 계단면(S) 및 도전 패턴(130)을 가리도록 형성된다. 이러한 충진 부재(160)는 리세스부(142) 내부를 매립하도록 형성될 수 있으며, 외부의 충격 및 진동으로부터 도전 패턴(130) 및 스택된 반도체 칩(120)들을 보호한다. 이러한 충진 부재(160)는 필요에 따라 생략할 수 있으며, ACP(Anisotropic Conductive Paste), ACF(Anisotropic Conductive Film), NCF(Non Conductive Film) 및 NCP(Non Conductive Paste) 중 어느 하나로 형성될 수 있다.
한편, 도 3을 참조하면, 본 발명의 일 실시예에 따른 반도체 패키지(100)는 스택된 반도체 칩(120)들을 지지하는 기판(110)을 더 포함할 수 있다. 이러한 기판(110)은 상면(110a)에 형성된 본드핑거(112) 및 하면(110b)에 형성된 볼랜드(114)를 포함한 회로 배선(도시안함)을 가지며, 상기 스택된 반도체 칩(120)들은 기판(110) 상면(110a)에 접착제(도시안함)를 매개로 하여 부착된다.
상기 기판(110)과 스택된 반도체 칩(120)들은 기판(110)의 본드핑거(112)와 제2 도전부(도 1의 130b)의 하면에 부착된 연결 부재(150)가 상호 맞닿도록 부착되어 전기적 연결을 이룬다. 도면으로 제시하지는 않았지만, 상기 본드핑거(112)와 연결 부재(150)는 솔더를 매개로 하여 전기적 연결을 이룬다.
또한, 상기 기판(110)과 최하부에 배치된 반도체 칩(120)의 사이에 형성된 언더-필(162)을 더 포함할 수 있다. 이러한 언더-필(162)은, 예를 들면, 충진 물질(160)과 동일한 물질이 이용될 수 있으며, 필요에 따라 생략하는 것이 가능하다.
이에 더불어, 상기 스택된 반도체 칩(120)들, 절연 부재(140) 및 도전 패턴(130)을 포함한 기판(110) 상면(110a)을 밀봉하도록 형성된 봉지 부재(170) 및 상기 기판(110) 하면(110b)의 볼랜드(114)에 부착된 외부접속단자(180)를 더 포함할 수 있다. 이러한 봉지 부재(170)는 일 예로 EMC(epoxy molding compound)를, 그리고 외부접속단자(180)는 솔더 볼을 포함할 수 있다.
따라서, 본 실시예에서는 기판과 반도체 칩들 간의 전기적 연결이 도전 패턴 및 연결 부재를 매개로 이루어지므로, 그 전기적 연결 경로가 짧아져 고속 동작에 적합한 반도체 패키지를 제작할 수 있다.
또한, 본 실시예에서는, 금속 와이어를 매개로 기판과 반도체 칩들을 연결하는 종래와 달리, 도전 패턴 및 연결 부재를 매개로 기판과 반도체 칩들 간의 전기적 연결이 이루어지므로, 전기적 연결 신뢰성을 향상시킬 수 있고, 나아가 스택된 반도체 칩들 사이에 와이어 본딩을 위해 일정 공간을 확보할 필요가 없어 반도체 패키지의 전체 두께를 줄일 수 있게 된다.
도 4는 본 발명의 다른 실시예에 따른 반도체 패키지를 나타낸 단면도이고, 도 5는 도 4의 반도체 패키지를 나타낸 평면도이며, 도 6은 본 발명의 또 다른 실시예에 따른 반도체 패키지를 나타낸 단면도이다. 도 4 내지 6에서는 기판을 생략하여 나타내었다. 이때, 본 발명의 다른 실시예 및 또 다른 실시예에 따른 반도체 패키지들은 도 1 및 도 2에 도시하고 설명한 일 실시예에 따른 반도체 패키지와 실질적으로 동일한 구성을 갖는바, 중복된 설명에 대해서는 생략하고 일 실시예와의 차이점에 대해 중점적으로 설명하도록 한다.
도 4 및 도 5를 참조하면, 본 발명의 다른 실시예에 따른 반도체 패키지(100)는 다수의 반도체 칩(120), 도전 패턴(130), 절연 부재(140) 및 연결 부재(150)를 포함한다. 이에 더불어, 상기 반도체 패키지(100)는 충진 부재(160)를 더 포함할 수 있다.
다수의 반도체 칩(120) 및 절연 부재(140)는 도 1 및 도 2에서 설명한 일 실시예의 그것들과 실질적으로 동일한 구성을 갖는바, 이에 대한 설명은 생략하도록 한다.
도전 패턴(130)은 반도체 칩(120)들의 각 계단면(S)을 따라 배치되어 본딩패드(122)들 상호 간을 전기적으로 연결한다. 이러한 도전 패턴(122)은, 평면상으로 볼 때, 사선 형상을 가질 수 있으며, 이 경우 상기 반도체 칩(120)들의 스택시 각 반도체 칩(120)의 인접한 두 면이 노출되는 계단형으로 스택하는 것이 바람직하다.
이러한 도전 패턴(130)은 본 발명의 일 실시예와 동일하게, 제1 도전부(130a), 제2 도전부(130b) 및 제3 도전부(130c)를 갖는다. 이때, 본 발명의 다른 실시예에서는, 일 실시예와 다르게, 상기 연결 부재(150)가 도전 패턴(130)의 제3 도전부(130c)의 상면에 부착된 것에 뚜렷한 차이가 있다. 이러한 연결 부재(150)는 반도체 칩(120)들 중 최상부에 배치된 반도체 칩(120)의 상면과 동일 선상에 배치되어 외부로 노출될 수 있다.
한편, 도 6을 참조하면, 본 발명의 또 다른 실시예에 따른 반도체 패키지(100)에서와 같이, 상기 도전 패턴(130)은 스택된 반도체 칩(120)들 중 최상부에 배치된 반도체 칩(120)으로부터 최하부에 배치된 반도체 칩(120)으로 갈수록 점진적으로 증가하는 두께를 갖도록 형성될 수 있다. 이러한 구성은 도전 패턴(130)의 두께 증가로 각 본딩패드(122)들과의 전기적 연결 신뢰성을 향상시킬 수 있다.
이에 더불어, 본 발명의 또 다른 실시예에 따른 반도체 패키지(100)는 도전 패턴(130) 및 절연 부재(140) 상면에 형성되어 외부 충격으로부터 도전 패턴(130)을 보호하는 추가 절연 부재(144)를 더 포함할 수 있다. 추가 절연 부재(144)는 절연 부재(140)와 동일한 물질로 형성될 수 있다.
이하, 첨부된 도면들을 참조하여 본 발명의 일 실시예에 따른 반도체 패키지의 제조방법에 대해 설명하도록 한다.
도 7a 내지 도 7c는 본 발명의 일 실시예에 따른 반도체 패키지의 제조방법을 공정 순서에 따라 순차적으로 나타낸 공정 평면도이고, 도 8a 내지 도 8e는 본 발명의 일 실시예에 따른 반도체 패키지의 제조방법을 공정 순서에 따라 순차적으로 나타낸 공정 단면도이다.
도 7a 및 도 8a를 참조하면, 캐리어(200) 상에 적어도 둘 이상이 계단면(S)을 가지면서, 각 계단면(S)에 본딩패드(122)가 배치되도록 스택된 반도체 칩(120)들을 갖는 반도체 칩 그룹(210)을 다수 개 부착한다.
반도체 칩 그룹(210)은 적어도 둘 이상의 반도체 칩(120), 상기 반도체 칩(120)들의 상면에 구비된 본딩패드(122)들을 갖는다. 이러한 반도체 칩 그룹(210)들은 캐리어(200)의 동일한 평면에 상호 평행하게 이격되는 코-플래너(co-planer) 타입으로 각각 부착하는 것이 바람직하다. 상기 캐리어(200)는 실리콘 기판, 석영 기판, 유리 기판 및 절연성 테이프 중 어느 하나를 포함할 수 있다.
도 7b 및 도 8b를 참조하면, 상기 반도체 칩 그룹(210)들을 포함한 캐리어(200)의 상면을 덮는 절연 부재(140)를 형성한다. 이러한 절연 부재(140)는 각 반도체 칩 그룹(210)의 측면 및 상면을 밀봉하도록 형성하는 것이 바람직하며, 상기 절연 부재(140)는 폴리 이미드, 산화 실리콘, 질화 실리콘 등을 포함하는 절연물질그룹 중 선택된 어느 하나로 형성될 수 있다.
다음으로, 상기 절연 부재(140)를 선택적으로 제거하여 각 계단면(S) 및 본딩패드(122)를 노출시키는 리세스부(142)를 형성한다.
도 7c 및 도 8c를 참조하면, 상기 각 반도체 칩(120)들의 본딩패드(122)들 상호 간을 전기적으로 연결하는 도전 패턴(130)들을 형성한다. 상기 도전 패턴(130)들은, 도면으로 상세히 제시하지는 않았지만, 리세스부(142)를 포함한 절연 부재(140) 상에 금속층(도시안함)을 형성하고, 상기 금속층 상에 도전 패턴 형성부를 가리는 마스크(도시안함)를 형성한 후, 상기 마스크 주변으로 노출된 상기 금속층을 제거하고 나서, 상기 도전 패턴 형성부를 가리는 마스크를 제거하는 것을 통해 형성될 수 있다. 이러한 금속층은, 예를 들면, 구리를 이용한 전해 도금 또는 무전해 도금을 수행하는 것을 통해 형성될 수 있다.
이러한 도전 패턴(130)은 반도체 칩(120)들의 각 계단면(S)을 따라 배치되어 본딩패드(122)들 상호 간을 전기적으로 연결시키며, 평면상으로 볼 때, 직선 형상을 가질 수 있다. 이와 다르게, 도 5에 도시된 바와 같이, 도전 패턴(130)은, 평면상으로 볼 때, 사선 형상을 가질 수 있다.
상기 각 도전 패턴(130)은 각 계단면(S)을 따라 형성된 제1 도전부(130a), 상기 제1 도전부(130a)로부터 상기 스택된 반도체 칩(120)들 중 최하부에 배치된 반도체 칩(120) 주변으로 연장된 제2 도전부(130b) 및 상기 제2 도전부(130b)로부터 최상부에 배치된 반도체 칩(120)에 대응하는 연직 선상으로 연장된 제3 도전부(130c)를 갖는다. 이때, 제2 도전부(130b)와 일측 단부가 연결되는 제3 도전부(130c)는 상기 일측 단부에 대향하는 타측 단부를 가지며, 상기 타측 단부가 스택된 반도체 칩(120)들 중 최상부에 배치된 반도체 칩(120)과 동일 선상에 배치되는 높이를 갖도록 형성될 수 있다.
상기 각 도전 패턴(130)은 이웃한 계단면(S)들이 만나서 이루는 각이 등각을 이루도록 동일한 두께로 형성하는 것이 바람직하다. 이와 다르게, 도 6에 도시된 바와 같이, 각 도전 패턴(130)은 상기 스택된 반도체 칩(120)들 중 최상부에 배치된 반도체 칩(120)으로부터 최하부에 배치된 반도체 칩(120)으로 갈수록 점진적으로 증가하는 두께를 갖도록 형성할 수도 있다.
다음으로, 상기 도전 패턴(130)들이 형성된 계단면(S)들의 리세스부(142) 내에 충진 부재(160)를 형성한다. 상기 충진 부재(160)는 각 계단면(S) 및 도전 패턴(130)을 노출시키는 리세스부(142)를 매립하도록 형성됨으로써, 외부의 충격 및 진동으로부터 도전 패턴(130)들 및 스택된 반도체 칩(120)들을 갖는 반도체 칩 그룹(210)들을 보호할 수 있다. 이러한 충진 부재(160)는 필요에 따라 생략할 수 있으며, 충진 부재(160)는 ACP(Anisotropic Conductive Paste), ACF(Anisotropic Conductive Film), NCF(Non Conductive Film) 및 NCP(Non Conductive Paste) 중 어느 하나를 포함할 수 있다.
도 7c 및 도 8d를 참조하면, 상기 충진 부재(160) 및 절연 부재(140)를 포함한 반도체 칩 그룹(210)들로부터 상기 캐리어(도 7b의 210)를 제거한다.
다음으로, 상기 반도체 칩 그룹(210)들의 각 계단면(S)을 따라 배치된 도전 패턴(130)들 중 제2 도전부(130b)의 하면, 또는 제3 도전부(130c)의 상면에 연결 부재(150)를 형성한다. 이러한 연결 부재(150)는 솔더 또는 범프를 포함할 수 있다. 상기 연결 부재(150)는 제2 도전부(130b)와 더불어 절연 부재(140)의 하면에 더 부착될 수 있으며, 상기 절연 부재(140)의 하면에 부착된 연결 부재(150)는 수평 유지를 위한 목적으로 부착된 것으로, 전기적으로 고립된 섬 구조를 갖는다.
삭제
다음으로, 도 8e를 참조하면, 상기 반도체 칩 그룹(210)들 간의 경계(SL)를 따라 절연 부재(140)를 쏘잉하여 다수의 반도체 패키지(100)로 개별화한다. 이상으로, 본 발명의 일 실시예에 따른 반도체 패키지를 제작할 수 있다.
전술한 반도체 패키지의 제조 단계에 있어서, 도전 패턴(130)들을 형성하는 단계와 캐리어(도 7b의 210)를 제거하는 단계 사이에, 도 6에 도시된 바와 같이, 상기 도전 패턴(130)들 및 절연 부재(140) 상에 추가 절연 부재(144)를 더 형성할 수도 있다. 이러한 추가 절연 부재(144)는 절연 부재(140)와 동일한 물질로 형성될 수 있으며, 필요에 따라 생략할 수 있다.
따라서, 본 실시예에서는 웨이퍼 레벨에서 도금 공정을 수행하고 이를 선택적으로 식각하여 형성된 도전 패턴을 이용하여 스택된 반도체 칩들 간을 전기적으로 연결함으로써, 종래의 와이어 본딩에 비해 공정이 간소화되므로 작업 속도를 향상시킬 수 있을 뿐만 아니라 전기적 연결 신뢰성을 향상시킬 수 있다.
이상, 전술한 본 발명의 실시예에서는 특정 실시예에 관련하여 도시하고 설명하였지만, 본 발명이 그에 한정되는 것은 아니며, 이하의 특허청구의 범위는 본 발명의 정신과 분야를 이탈하지 않는 한도 내에서 본 발명이 다양하게 개조 및 변형될 수 있다는 것을 당 업계에서 통상의 지식을 가진 자가 용이하게 알 수 있다.

Claims (18)

  1. 계단면을 갖도록 적어도 둘 이상이 스택되고, 각 계단면에 본딩패드가 배치된 반도체 칩들;
    상기 각 계단면을 따라 배치되어 각 반도체 칩들의 본딩패드들 상호 간을 전기적으로 연결하는 도전 패턴; 및
    상기 계단면들 및 도전 패턴을 제외한 상기 스택된 반도체 칩들의 측면 및 상면에 형성된 절연 부재;
    를 포함하는 반도체 패키지.
  2. 제 1 항에 있어서,
    상기 도전 패턴은,
    상기 각 계단면을 따라 형성된 제1 도전부;
    상기 제1 도전부로부터 상기 스택된 반도체 칩들 중 최하부에 배치된 반도체 칩 주변으로 연장된 제2 도전부; 및
    상기 제2 도전부로부터 최상부에 배치된 반도체 칩에 대응하는 수직 선상으로 연장된 제3 도전부;
    를 포함하는 것을 특징으로 하는 반도체 패키지.
  3. 제 2 항에 있어서,
    상기 제2 도전부의 하면, 또는 제3 도전부의 상면에 부착된 연결 부재를 더 포함하는 것을 특징으로 하는 반도체 패키지.
  4. 제 3 항에 있어서,
    상기 연결 부재는 솔더 또는 범프를 포함하는 것을 특징으로 하는 반도체 패키지.
  5. 제 1 항에 있어서,
    상기 도전 패턴은 이웃한 계단면들이 만나서 이루는 각이 등각을 이루도록 동일한 두께로 형성된 것을 특징으로 하는 반도체 패키지.
  6. 제 1 항에 있어서,
    상기 도전 패턴은 상기 스택된 반도체 칩들 중 최상부에 배치된 반도체 칩으로부터 최하부에 배치된 반도체 칩으로 갈수록 점진적으로 증가하는 두께를 갖는 것을 특징으로 하는 반도체 패키지.
  7. 제 1 항에 있어서,
    상기 계단면들 및 도전 패턴을 가리도록 형성된 충진 부재를 더 포함하는 것을 특징으로 하는 반도체 패키지.
  8. 제 1 항에 있어서,
    상기 절연 부재 및 스택된 반도체 칩들을 지지하는 기판을 더 포함하는 것을 특징으로 하는 반도체 패키지.
  9. 제 8 항에 있어서,
    상기 절연 부재 및 스택된 반도체 칩들을 포함한 기판의 상면을 밀봉하도록 형성된 봉지 부재; 및
    상기 기판 하면에 부착된 외부접속단자;
    를 더 포함하는 것을 특징으로 하는 반도체 패키지.
  10. 제 9 항에 있어서,
    상기 기판과 상기 스택된 반도체 칩들 중 최하부에 배치된 반도체 칩 사이에 형성된 언더-필을 더 포함하는 것을 특징으로 하는 반도체 패키지.
  11. 캐리어 상에 적어도 둘 이상이 계단면을 가지면서, 각 계단면에 본딩패드가 배치되도록 스택된 반도체 칩들을 갖는 반도체 칩 그룹을 다수개 부착하는 단계;
    상기 반도체 칩 그룹들을 포함한 캐리어 상에 절연 부재를 형성하는 단계;
    상기 각 계단면 및 본딩패드가 노출되도록 상기 절연부재를 제거하여 리세스부를 형성하는 단계;
    상기 각 계단면을 따라 형성된 제1 도전부, 상기 제1 도전부로부터 상기 스택된 반도체 칩들 중 최하부에 배치된 반도체 칩 주변으로 연장된 제2 도전부; 및 상기 제2 도전부로부터 최상부에 배치된 반도체 칩에 대응하는 수직 선상으로 연장된 제3 도전부를 포함하며, 상기 각 반도체 칩들의 본딩패드들을 전기적으로 연결하는 도전 패턴들을 형성하는 단계;
    상기 도전 패턴들 및 절연 부재를 갖는 반도체 칩 그룹들로부터 상기 캐리어를 제거하는 단계;
    상기 제2 도전부의 하면 및 제3 도전부의 상면 중 적어도 어느 하나에 연결 부재를 형성하는 단계; 및
    상기 반도체 칩 그룹들 간의 경계를 따라 절연 부재를 쏘잉하는 단계;
    를 포함하는 반도체 패키지의 제조방법.
  12. 제 11 항에 있어서,
    상기 캐리어는 실리콘 기판, 석영 기판, 유리 기판 및 절연성 테이프 중 어느 하나를 포함하는 것을 특징으로 하는 반도체 패키지의 제조방법.
  13. 제 11 항에 있어서,
    상기 도전 패턴들을 형성하는 단계와 상기 캐리어를 제거하는 단계 사이에,
    상기 도전 패턴들이 형성된 계단면의 리세스부 내에 충진 부재를 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 패키지의 제조방법.
  14. 삭제
  15. 제 11 항에 있어서,
    상기 도전 패턴은 이웃한 계단면들이 만나서 이루는 각이 등각을 이루도록 동일한 두께로 형성하는 것을 특징으로 하는 반도체 패키지의 제조방법.
  16. 제 11 항에 있어서,
    상기 도전 패턴들을 형성하는 단계는,
    상기 리세스부를 포함한 절연 부재 상에 금속층을 형성하는 단계;
    상기 금속층 상에 도전 패턴 형성부를 가리는 마스크를 형성하는 단계;
    상기 마스크 주변으로 노출된 상기 금속층을 제거하는 단계; 및
    상기 마스크를 제거하는 단계;
    를 포함하는 것을 특징으로 하는 반도체 패키지의 제조방법.
  17. 제 11 항에 있어서,
    상기 각 도전 패턴은 상기 스택된 반도체 칩들 중 최상부에 배치된 반도체 칩으로부터 최하부에 배치된 반도체 칩으로 갈수록 점진적으로 증가하는 두께를 갖도록 형성하는 것을 특징으로 하는 반도체 패키지의 제조방법.
  18. 제 11 항에 있어서,
    상기 도전 패턴들을 형성하는 단계와 캐리어를 제거하는 단계 사이에,
    상기 도전 패턴들 및 절연 부재 상에 추가 절연 부재를 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 패키지의 제조방법.
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